KR20150080283A - 고이득을 실현하는 제한 증폭기 - Google Patents

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Abstract

이득과 대역폭을 독립적으로 제어하면서 고이득을 실현할 수 있는 제한 증폭기가 개시된다. 상기 제한 증폭기는 입력 신호를 수신하는 입력단과 연결되며, 제 1 트랜지스터를 포함하는 제 1 트랜스컨덕턴스부, 상기 제 1 트랜스컨덕턴스부의 출력에 연결되고, 상기 제한 증폭기의 출력단과 연결되는 제 2 트랜스컨덕턴스부, 상기 제 1 트랜스컨덕턴스부 및 상기 제 2 트랜스컨덕턴스부로 기설정된 전압을 공급하는 전압원 및 특정 전류를 출력하는 이득 제어부를 포함한다. 여기서, 상기 전압원에 해당하는 전류와 상기 이득 제어부로부터 출력된 전류가 상기 제 1 트랜지스터로 흐른다.

Description

고이득을 실현하는 제한 증폭기{LIMITING AMPLIFIER FOR REALIZING HIGH GAIN}
본 발명은 고이득을 실현하는 제한 증폭기에 관한 것이다.
통신 시스템은 특정 레벨로 출력을 제한하기 위하여 제한 증폭기를 사용한다.
종래의 제한 증폭기는 전압 스윙 룸을 만족시켜야 하기 때문에 고이득을 실현하기가 어려웠다.
한국공개특허공보 제2006-0032933호 (공개일 : 2006년 4월 18일)
본 발명은 이득과 대역폭을 독립적으로 제어하면서 고이득을 실현할 수 있는 제한 증폭기를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 제한 증폭기는 입력 신호를 수신하는 입력단과 연결되며, 제 1 트랜지스터를 포함하는 제 1 트랜스컨덕턴스부; 상기 제 1 트랜스컨덕턴스부의 출력에 연결되고, 상기 제한 증폭기의 출력단과 연결되는 제 2 트랜스컨덕턴스부; 상기 제 1 트랜스컨덕턴스부 및 상기 제 2 트랜스컨덕턴스부로 기설정된 전압을 공급하는 전압원; 및 특정 전류를 출력하는 이득 제어부를 포함한다. 여기서, 상기 전압원에 해당하는 전류와 상기 이득 제어부로부터 출력된 전류가 상기 제 1 트랜지스터로 흐른다.
본 발명의 다른 실시예에 따른 차동 증폭기 구조를 가지는 제한 증폭기는 제 1 트랜지스터; 상기 제 1 트랜지스터에 연결된 제 2 트랜지스터; 상기 제 2 트랜지스터의 두 단자들 사이에 연결된 피드백 저항; 및 상기 피드백 저항과 상기 제 1 트랜지스터 사이의 노드로 전류를 제공하는 제 3 전류원을 포함한다. 여기서, 상기 피드백 저항을 통하여 흐르는 전압원에 해당하는 전류와 상기 제 3 전류원으로부터 제공된 전류가 상기 제 1 트랜지스터로 흐른다.
본 발명에 따른 제한 증폭기는 커런트 블리딩 기법을 트랜스컨덕턴스부에 적용하여 고이득을 실현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 제한 증폭기의 회로를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 증폭기의 회로를 개념적으로 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 증폭기의 회로를 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 제한 증폭기의 주파수-이득 그래프를 도시한 도면이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 제한 증폭기의 eye-diagram들을 도시한 도면이다.
도 7 및 도 8은 전류원(I3 및 I4)을 포함하지 않는 제한 증폭기의 eye-diagram들을 도시한 도면들이다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 자세히 설명하도록 한다.
본 발명은 증폭기, 특히 특정 레벨까지는 출력이 입력에 비례하나 상기 특정 레벨을 초과하는 경우 입력이 증가하여도 출력이 증가하지 않거나 증가 정도가 낮은 제한 증폭기에 관한 것이다. 예를 들어, 상기 제한 증폭기는 입력 신호의 크기와 무관하게 항상 일정한 크기의 출력 신호를 다음 단으로 제공할 수 있으며, 통신 시스템, 예를 들어 광통신 수신기에 사용될 수 있다.
본 발명은 고이득을 실현하는 제한 증폭기를 제안하며, 특히, 전압 스윙 룸(Voltage swing room)을 유지하면서 고이득을 실현할 수 있는 제한 증폭기를 제안한다.
일 실시예에 따르면, 상기 제한 증폭기는 커런트 블리딩 기법(Current bleeding technique)을 이용하며, 그 결과 큰 피드백 저항이 사용이 가능하여져서 고이득을 실현할 수 있다.
또한, 상기 제한 증폭기는 광대역을 실현하기 위하여 cherry-hopper 구조의 회로를 이용할 수 있다.
도 1은 본 발명의 일 실시예에 따른 제한 증폭기의 회로를 도시한 도면이다.
도 1을 참조하면, 본 실시예의 제한 증폭기는 증폭기(100), 제 1 저역 통과 필터(102, LPF) 및 제 2 저역 통과 필터(104)를 포함할 수 있다.
증폭기(100)는 제한 증폭기로서, 후술하는 바와 같이 커런트 블리딩 기법을 이용하여 고이득을 실현한다.
제 1 저역 통과 필터(102)는 출력단 중 일 노드(Vout-)와 입력단 사이에 연결되며, 제 1 저항(R1), 제 2 저항(R2) 및 제 1 캐패시터(C1)를 포함할 수 있다
제 2 저역 통과 필터(104)는 출력단 중 다른 노드(Vout+)와 입력단 사이에 연결되며, 제 3 저항(R3), 제 4 저항(R4) 및 제 2 캐패시터(C2)를 포함할 수 있다.
이러한 저역 통과 필터들(102 및 104)은 상기 출력단의 노드들(Vout+ 및 Vout-)의 DC 전압의 차이를 보상하는 역할을 수행한다.
일 실시예에 따르면, 제 2 저역 통과 필터(104)는 제 1 저역 통과 필터(102)와 동일한 회로 구조를 가질 수 있다.
도 2는 본 발명의 일 실시예에 따른 증폭기의 회로를 개념적으로 도시한 도면이다.
도 2를 참조하면, 본 실시예의 증폭기(100)는 제 1 트랜스컨덕턴스(gm1)를 가지는 제 1 트랜스컨덕턴스부(200), 제 2 트랜스컨덕턴스(gm2)를 가지는 제 2 트랜스컨덕턴스부(202), 이득 제어부(204) 및 부하부(206)를 포함할 수 있다.
제 2 트랜스컨덕턴스부(202)의 입력단과 출력단 사이에는 피드백 저항(Rf)이 연결되어 있다.
이득 제어부(204)는 제 1 트랜스컨던턴스부(200)에 연결되어 증폭기(100)의 이득을 향상시키는 역할을 수행할 수 있다.
일 실시예에 따르면, 이득 제어부(204)는 커런트 블리딩 기법을 적용하기 위한 전류원일 수 있다. 즉, 이득 제어부(204)는 제 1 트랜스컨덕턴스부(200)에 전류를 추가적으로 제공하여 증폭기(100)의 이득을 증가시킬 수 있다. 이에 대한 상세한 설명은 후술하겠다.
이러한 증폭기(100)에서의 전달함수(H)는 아래의 수학식 1과 같다. 다만, 이득 제어부(204)는 전류원으로 가정한다.
Figure pat00001
위 수학식 1에서 gm2RL≫1로 가정하면, 전달함수(H)는 아래의 수학식 2와 같다.
Figure pat00002
수학식 2에 따라, 증폭기(100)의 이득은 gm1Rf이고, 대역폭은 gm2/CL이다.
즉, 증폭기(100)의 이득과 대역폭은 상호 연관성이 없으며, 따라서 본 발명은 넓은 대역폭을 가지는 증폭기(100)를 실현할 수 있다.
또한, 본 발명은 커런트 블리딩 기법을 적용하여 제한 증폭기의 이득을 최대화시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 증폭기의 회로를 도시한 도면이다.
도 3을 참조하면, 본 실시예의 증폭기(100)는 예를 들어 차동 증폭기(differential amplifier)로서, 제 1 트랜스컨덕턴스부(200), 제 2 트랜스컨덕턴스부(202), 이득 제어부(204), 부하부(206) 및 전원 공급부를 포함할 수 있다.
제 1 트랜스컨덕턴스부(200)는 제 1 트랜지스터들(Q1) 및 제 1 전류원(I1)을 포함할 수 있다.
제 1 트랜지스터들(Q1)은 npn 바이폴러 정션 트랜지스터(BJT)일 수 있다. 제 1 트랜지스터들(Q1) 중 하나의 베이스는 입력 노드(Vin+)에 연결되고, 다른 하나의 제 1 트랜지스터(Q1)의 베이스는 입력 노드(Vin-)에 연결될 수 있다.
제 1 전류원(I1)은 제 1 트랜지스터들(Q1)에 전류를 공급하는 전류원으로 기능한다.
제 2 트랜스컨덕턴스부(202)는 제 2 트랜지스터들(Q2) 및 제 1 전류원(I2)을 포함할 수 있다.
제 2 트랜지스터들(Q2)은 npn BJT일 수 있다. 제 2 트랜지스터들(Q2) 중 하나의 컬렉터는 출력 노드(Vout+)에 연결되고, 다른 하나의 제 2 트랜지스터(Q2)의 컬렉터는 출력 노드(Vin-)에 연결될 수 있다.
제 2 전류원(I2)은 제 2 트랜지스터들(Q2)에 전류를 공급하는 전류원으로 기능한다.
이득 제어부(204)는 제 3 전류원(I3) 및 제 4 전류원(I4)을 포함할 수 있다.
제 3 전류원(I3)은 제 1 트랜지스터(Q1)의 컬렉터 및 제 2 트랜지스터(Q2)의 베이스에 연결되며, 소정 전류를 제 1 트랜지스터(Q1)의 컬렉터와 제 2 트랜지스터(Q2)의 베이스가 만나는 노드로 제공한다.
제 3 전류원(I3)을 상기 노드로 공급하지 않을 때와 공급할 때의 차이를 살펴보겠다.
우선, 제 3 전류원(I3)이 없으면, 피드백 저항(Rf)을 통하여 흐르는 전류, 즉 전압원(Vcc)에 해당하는 전류만이 제 1 트랜지스터(Q1)를 통하여 흐른다. 이러한 회로 구조에서 높은 이득을 얻기 위해서는 제 1 트랜스컨덕턴스부(200)의 트랜스컨덕턴스(gm1)를 상승하거나 피드백 저항(Rf)을 큰 값으로 사용하여야 한다. 그러나, 트랜스컨덕턴스(gm1)를 상승하거나 피드백 저항(Rf)을 큰 값으로 사용하면 제한된 공급 전압과 트랜지스터(Q1)의 동작 영역 특성으로 인하여 전압 스윙 룸의 중심점이 바뀌는 현상이 발생할 수 있다. 따라서, 이러한 회로 구조에서는 증폭기가 고이득을 구현할 수 없다.
반면에, 제 3 전류원(I3)이 존재하면, 피드백 저항(Rf)을 통하여 흐르는 전류와 제 3 전류원(I3)으로부터 제공된 전류가 제 1 트랜지스터(Q1)로 공급될 수 있다. 따라서, 제 3 전류원(I3)이 없을 때의 피드백 저항(Rf)을 통하여 흐르는 전류보다 제 3 전류원(I3)이 존재할 때의 피드백 저항(Rf)을 통하여 흐르는 전류가 작아질 수 있다. 즉, 제 1 트랜지스터(Q1)로 흐르는 전류가 동일하다면, 제 3 전류원(I3)이 존재할 때의 피드백 저항(Rf)의 값이 제 3 전류원(I3)이 존재하지 않을 때의 피드백 저항(Rf) 보다 커질 수 있다. 결과적으로, 제 3 전류원(I3)이 존재할 때의 증폭기(100)의 이득이 제 3 전류원(I3)이 없을 때의 증폭기의 이득보다 향상될 수 있다.
한편, 제 3 전류원(I3)이 존재할 때의 피드백 저항(Rf)의 값을 제 3 전류원(I3)이 존재하지 않을 때의 피드백 저항(Rf)의 값과 동일하게 설계하는 경우, 제 3 전류원(I3)이 존재할 때 제 1 트랜지스터(Q1)를 통하여 흐르는 전류의 세기가 제 3 전류원(I3)이 없을 때 제 1 트랜지스터(Q1)를 통하여 흐르는 전류의 세기보다 클 수 있다. 결과적으로, 제 3 전류원(I3)이 존재할 때의 제 1 트랜지스터(Q1)의 트랜스컨덕턴스(gm1)가 제 3 전류원(I3)이 존재하지 않을 때의 제 1 트랜지스터(Q1)의 트랜스컨덕턴스(gm1)보다 크며, 따라서 제 3 전류원(I3)이 존재할 때의 증폭기(100)의 이득이 제 3 전류원(I3)이 없을 때의 증폭기의 이득보다 향상될 수 있다.
즉, 본 발명의 증폭기(100)는 커런트 블리딩 기법을 사용하여 이득을 향상시킬 수 있다.
제 4 전류원(I4)은 제 1 트랜지스터(Q1)의 컬렉터 및 제 2 트랜지스터(Q2)의 베이스에 연결되며, 소정 전류를 제 1 트랜지스터(Q1)의 컬렉터와 제 2 트랜지스터(Q2)의 베이스가 만나는 노드로 제공한다. 결과적으로, 증폭기(100)의 이득이 향상될 수 있다.
피드백 저항(Rf)은 제 2 트랜지스터(Q2)의 베이스와 컬렉터 사이에 연결될 수 있다. 또한, 피드백 저항(Rf)은 제 1 트랜지스터(Q1)의 컬렉터에 연결될 수 있다.
부하부(206)는 부하 저항(RL) 및 캐패시터(CL)를 포함할 수 있다.
부하 저항(RL)은 제 2 트랜지스터(Q2)의 컬렉터와 출력단에 연결될 수 있다.
캐패시터(CL)는 출력단의 노드에서 보이는 기생 캐패시턴스에 해당한다.
전원 공급부는 전압원(Vcc)의 공급 전압을 트랜지스터들(Q1 및 Q2)에 제공하는 역할을 수행하며, 예를 들어 npn BJT인 제 3 트랜지스터들(Q3) 및 저항들(Rv)을 포함할 수 있다.
정리하면, 본 발명의 제한 증폭기는 이득과 대역폭을 독립적으로 제어하면서 커런트 블리딩 기법을 이용하여 고이득을 실현할 수 있다.
도 4는 본 발명의 일 실시예에 따른 제한 증폭기의 주파수-이득 그래프를 도시한 도면이다.
도 4에 도시된 바와 같이, 전류원(I3 및 I4)이 존재할 때의 제한 증폭기의 이득은 전류원(I3 및 I4)이 없을 때의 제한 증폭기의 이득(점선 곡선)보다 상당히 높음을 확인할 수 있다. 구체적으로는, 전류원(I3 및 I4)이 존재할 때의 제한 증폭기의 이득은 20㏈로서 전류원(I3 및 I4)이 없을 때의 제한 증폭기의 이득(점선 곡선)보다 약 7㏈만큼 높다.
즉, 본 발명은 커런트 블리딩 기법을 적용하여 제한 증폭기의 이득을 향상시킬 수 있다. 따라서, 더 낮은 입력 신호가 상기 제한 증폭기로 입력될지라도 본 발명의 제한 증폭기를 사용하는 시스템은 높은 BER(Bit Error Rate)을 실현할 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 제한 증폭기의 eye-diagram들을 도시한 도면이다. 도 7 및 도 8은 전류원(I3 및 I4)을 포함하지 않는 제한 증폭기의 eye-diagram들을 도시한 도면들이다.
도 5에서는 10Gbps의 입력 신호가 20mVp -p로 인가되었을 때의 본 발명의 제한 증폭기의 출력 신호의 eye-diagram이고, 도 6은 10Gbps의 입력 신호가 40mVp -p로 인가되었을 때의 본 발명의 제한 증폭기의 출력 신호의 eye-diagram이다. 도 7은 10Gbps의 입력 신호가 20mVp -p로 인가되었을 때의 전류원(I3 및 I4)을 포함하지 않는 제한 증폭기의 출력 신호의 eye-diagram이고, 도 8은 10Gbps의 입력 신호가 40mVp-p로 인가되었을 때의 전류원(I3 및 I4)을 포함하지 않는 제한 증폭기의 출력 신호의 eye-diagram이다.
도 5 내지 도 8에서 확인할 수 있는 비와 같이, 본 발명의 제한 증폭기는 입력 신호의 크기가 변화되더라도 출력 신호가 제한되지만, 전류원(I3 및 I4)이 없는 제한 증폭기는 입력 신호의 크기가 변하면 출력 신호가 달라졌으며, 즉 출력 신호가 제한되지 않는다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 증폭기 102, 104 : 저역 통과 필터
200 : 제 1 트랜스컨덕턴스부 202 : 제 2 트랜스컨덕턴스부
204 : 이득 제어부 206 : 부하부

Claims (9)

  1. 제한 증폭기에 있어서,
    입력 신호를 수신하는 입력단과 연결되며, 제 1 트랜지스터를 포함하는 제 1 트랜스컨덕턴스부;
    상기 제 1 트랜스컨덕턴스부의 출력에 연결되고, 상기 제한 증폭기의 출력단과 연결되는 제 2 트랜스컨덕턴스부;
    상기 제 1 트랜스컨덕턴스부 및 상기 제 2 트랜스컨덕턴스부로 기설정된 전압을 공급하는 전압원; 및
    특정 전류를 출력하는 이득 제어부를 포함하되,
    상기 전압원에 해당하는 전류와 상기 이득 제어부로부터 출력된 전류가 상기 제 1 트랜지스터로 흐르는 것을 특징으로 하는 제한 증폭기.
  2. 제1항에 있어서, 상기 제한 증폭기는 차동 증폭기이며, 상기 제 2 트랜스컨덕턴스부의 입력단과 출력단 사이에 연결된 피드백 저항을 더 포함하는 것을 특징으로 하는 제한 증폭기.
  3. 제2에 있어서, 상기 제 2 트랜스컨덕턴스부는 제 2 트랜지스터를 포함하고, 상기 이득 제어부는 전류원을 포함하며,
    상기 전류원은 상기 전류를 상기 피드백 저항과 상기 제 1 트랜지스터의 컬렉터 사이의 노드로 제공하는 것을 특징으로 하는 제한 증폭기.
  4. 제3항에 있어서, 상기 노드는 상기 제 2 트랜지스터의 베이스와 연결되는 것을 특징으로 하는 제한 증폭기.
  5. 제1항에 있어서,
    상기 제 1 트랜스컨덕턴스의 입력단과 상기 제 2 트랜지스터와 연결된 상기 출력단 사이에 연결된 저역 통과 필터를 더 포함하는 것을 특징으로 하는 제한 증폭기.
  6. 차동 증폭기 구조를 가지는 제한 증폭기에 있어서,
    제 1 트랜지스터;
    상기 제 1 트랜지스터에 연결된 제 2 트랜지스터;
    상기 제 2 트랜지스터의 두 단자들 사이에 연결된 피드백 저항; 및
    상기 피드백 저항과 상기 제 1 트랜지스터 사이의 노드로 전류를 제공하는 제 3 전류원을 포함하되,
    상기 피드백 저항을 통하여 흐르는 전압원에 해당하는 전류와 상기 제 3 전류원으로부터 제공된 전류가 상기 제 1 트랜지스터로 흐르는 것을 특징으로 하는 제한 증폭기.
  7. 제6항에 있어서, 상기 트랜지스터들은 모두 npn 바이폴러 정션 트랜지스터(BJT)이며, 상기 제 3 전류원은 상기 피드백 저항과 상기 제 1 트랜지스터의 컬렉터 사이의 노드에 연결되는 것을 특징으로 하는 제한 증폭기.
  8. 제6항에 있어서,
    상기 제 1 트랜지스터의 이미터에 연결되는 제 1 전류원; 및
    상기 제 2 트랜지스터의 이미터에 연결되는 제 2 전류원을 더 포함하는 것을 특징으로 하는 제한 증폭기.
  9. 제6항에 있어서, 상기 제 1 트랜지스터는 상기 제한 증폭기의 입력단과 연결되고, 상기 제 2 트랜지스터는 상기 제한 증폭기의 출력단과 연결되며,
    상기 제한 증폭기는 상기 입력단과 출력단 사이에 연결되는 저역 통과 필터를 더 포함하는 것을 특징으로 하는 제한 증폭기.
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