JP2019192987A - 電力増幅器の制御回路 - Google Patents

Abstract

【課題】増幅出力レベル制御電圧に応じてバイアス電流を可変制御する第１の動作モードと、レベル制御電圧に応じてバイアス電流を可変制御しない第２の動作モードの両方で好適に制御できる電力増幅器を提供する。【解決手段】制御回路１００は、バイアス回路１４２の電気的バイアス状態を設定する一定のバイアス電流Ｉｂｉａｓをバイアス回路に出力する第１出力部１１１と、バイアス回路の電気的バイアス状態を制御するバイアス制御電流Ｉｅｃ又は定電圧をバイアス回路に出力する第２出力部１１２と、一端が基準電位に接続された抵抗１０２と、抵抗の他端と第２出力部の出力端子の間に設けられたスイッチを備える。【選択図】図３

Description

本発明は、電力増幅器を制御する制御回路に関する。

第２世代移動通信システムであるＧＳＭ（登録商標）（Global System for Mobile Communications）では、変調方式として、ＧＭＳＫ（Gaussian minimum shift keying）や、ＥＤＧＥ（Enhanced Data Rates for GSM Evolution）などが、用いられている。ＧＭＳＫは、専ら音声通信に用いられており、ＥＤＧＥは、専らパケットデータ通信に用いられている。

スマートフォンで例示される無線通信装置は、無線周波数入力信号を増幅して無線周波数出力信号を出力する電力増幅器を備える。ＧＭＳＫでは、無線周波数出力信号の電力は、レベル制御電圧に応じたバイアス電流をバイアス回路に供給することで、制御される。ＥＤＧＥでは、無線周波数出力信号の電力は、無線周波数入力信号の電力を制御することで、制御される。

下記の特許文献１には、レベル制御電圧に応じてバイアス電流を制御する第１の動作モードと、レベル制御電圧に応じてバイアス電流を制御しない第２の動作モードと、を有する電力増幅モジュールが、記載されている。

特開２０１７−２２６８５号公報

レベル制御電圧に応じてバイアス電流を可変制御する第１の動作モードと、レベル制御電圧に応じてバイアス電流を可変制御しない第２の動作モードと、の両方で、電力増幅器を好適に制御することが望まれる。

本発明は、上記に鑑みてなされたものであって、電力増幅器を好適に制御することを可能とすることを目的とする。

本発明の一側面の電力増幅器の制御回路は、１段又は複数段の電力増幅回路と、１段又は複数段の電力増幅回路の電気的バイアス状態を設定する１つ又は複数のバイアス回路と、を含む電力増幅器を制御する、制御回路であって、１つ又は複数のバイアス回路の電気的バイアス状態を設定する一定のバイアス電流を、１つ又は複数のバイアス回路に出力する第１出力部と、１つ又は複数のバイアス回路の電気的バイアス状態を制御するバイアス制御電流又は定電圧を、１つ又は複数のバイアス回路に出力する第２出力部と、一端が基準電位に接続された抵抗と、抵抗の他端と、第２出力部の出力端子と、の間に設けられたスイッチと、を備える。

本発明によれば、出力特性を好適にすることが可能となる。

第１の比較例を説明する図である。 第２の比較例を説明する図である。 実施の形態の原理を説明する図である。 実施の形態のレベル制御電圧と出力電力との関係を示す図である。 実施の形態の出力電力と消費電流との関係を示す図である。 実施の形態の全体構成を示す図である。 実施の形態の電力増幅器の構成を示す図である。 実施の形態のレベル制御電圧入力部の構成を示す図である。 実施の形態の第２出力部の構成を示す図である。 実施の形態の動作モードとスイッチとの関係を示す図である。

以下に、本発明の電力増幅器の制御回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。各実施の形態は例示であり、異なる実施の形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。

＜実施の形態の原理＞
実施の形態の原理の理解を容易にするために、まず比較例について説明する。

（第１の比較例）
図１は、第１の比較例を説明する図である。制御ＩＣ（Integrated Circuit：半導体集積回路）１２０は、電力増幅器１４０を制御する。

電力増幅器１４０は、無線周波数の高周波入力信号ＲＦ_ｉｎを増幅して高周波出力信号ＲＦ_ｏｕｔを出力する電力増幅回路１４１と、電力増幅回路１４１の電気的バイアス状態を設定するバイアス回路１４２と、を含む。

バイアス回路１４２は、トランジスタ１５１を含む。第１の比較例では、トランジスタ１５１は、ヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）とするが、これに限定されない。例えば、トランジスタ１５１は、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）であっても良い。

第１の比較例では、電力増幅器１４０が１段の電力増幅回路を含むものとするが、これに限定されない。電力増幅器１４０が複数段の電力増幅回路を含んでも良い。

トランジスタ１５１のベースには、一定のバイアス電流Ｉ_ｂｉａｓが制御ＩＣ１２０から供給される。トランジスタ１５１のコレクタには、トランジスタ１５１の電気的バイアス状態を制御するためのバイアス制御電流Ｉ_ｅｃが、制御ＩＣ１２０から供給される。トランジスタ１５１は、バイアス電流Ｉ_ｂｉａｓ及びバイアス制御電流Ｉ_ｅｃに応じたエミッタ電流（バイアス電流Ｉ_ｅ）を、電力増幅回路１４１に出力する。

バイアス電流Ｉ_ｅにより、電力増幅回路１４１の電気的バイアス状態が設定され、電力増幅回路１４１のゲインが設定される。

制御ＩＣ１２０は、レベル制御電圧Ｖ_ｒａｍｐに応じてバイアス制御電流Ｉ_ｅｃを可変制御する第１の動作モードと、バイアス制御電流Ｉ_ｅｃを可変制御しない第２の動作モードと、を有する。制御ＩＣ１２０が第１の動作モードで動作するのは、変調方式がＧＭＳＫ（Gaussian minimum shift keying）の場合が例示されるが、これに限定されない。制御ＩＣ１２０が第２の動作モードで動作するのは、変調方式がＥＤＧＥ（Enhanced Data Rates for GSM Evolution）の場合が例示されるが、これに限定されない。

制御ＩＣ１２０は、第１出力部１１１と、第２出力部１１２と、を含む。第１出力部１１１は、一定のバイアス電流Ｉ_ｂｉａｓを、トランジスタ１５１のベースに出力する。第１出力部１１１は、定電流源であっても良いし、定電圧源であっても良い。また、第１出力部１１１は、可変電流源もしくは可変電圧源であっても良い。

第２出力部１１２は、第２の動作モードでは、一定のバイアス制御電流Ｉ_ｅｃを、トランジスタ１５１のコレクタに出力する。このとき、第２出力部１１２は、定電流源として動作しても良いし、定電圧源として動作しても良い。

トランジスタ１５１のエミッタ電流（バイアス電流Ｉ_ｅ）は、ベース電流であるバイアス電流Ｉ_ｂｉａｓと、コレクタ電流であるバイアス制御電流Ｉ_ｅｃと、の和である。従って、第２の動作モードでは、バイアス制御電流Ｉ_ｅｃが一定であるので、エミッタ電流（バイアス電流Ｉ_ｅ）も、一定である。つまり、第２の動作モードでは、電力増幅回路１４１のゲインは、一定に保たれる。従って、第２の動作モードでは、高周波出力信号ＲＦ_ｏｕｔの電力は、高周波入力信号ＲＦ_ｉｎの電力を制御することで、制御される。

第２出力部１１２は、第１の動作モードでは、レベル制御電圧Ｖ_ｒａｍｐに応じたバイアス制御電流Ｉ_ｅｃを、トランジスタ１５１のコレクタに出力する。このとき、第２出力部１１２は、電流源として動作すると良い。

第１の動作モードでは、バイアス制御電流Ｉ_ｅｃがレベル制御電圧Ｖ_ｒａｍｐに応じて可変であるので、バイアス電流Ｉ_ｅも、レベル制御電圧Ｖ_ｒａｍｐに応じて可変である。そして、電力増幅回路１４１のゲインは、バイアス電流Ｉ_ｅにより制御される。つまり、第１の動作モードでは、電力増幅回路１４１のゲインは、レベル制御電圧Ｖ_ｒａｍｐに応じたゲインに制御される。

第１の比較例では、第１の動作モードで、且つ、レベル制御電圧Ｖ_ｒａｍｐが非常に低い場合に、次のような課題がある。

第２出力部１１２が、レベル制御電圧Ｖ_ｒａｍｐに応じて、非常に小さいバイアス制御電流Ｉ_ｅｃを出力する。非常に小さいバイアス制御電流Ｉ_ｅｃは、数マイクロアンペア（μＡ）のオーダが例示される。一方、バイアス電流Ｉ_ｂｉａｓは、一定である。バイアス電流Ｉ_ｂｉａｓは数１０マイクロアンペアのオーダが例示される。

トランジスタ１５１のエミッタ電流（バイアス電流Ｉ_ｅ）は、ベース電流であるバイアス電流Ｉ_ｂｉａｓと、コレクタ電流であるバイアス制御電流Ｉ_ｅｃと、の和である。従って、バイアス制御電流Ｉ_ｅｃが数マイクロアンペアのオーダに制御されても、一定のバイアス電流Ｉ_ｂｉａｓが数１０マイクロアンペアのオーダであるので、エミッタ電流（バイアス電流Ｉ_ｅ）は、バイアス電流Ｉ_ｂｉａｓに略等しくなり、数１０マイクロアンペアのオーダになってしまう。

つまり、制御ＩＣ１２０は、レベル制御電圧Ｖ_ｒａｍｐに応じてバイアス制御電流Ｉ_ｅｃを非常に小さく制御したとしても、バイアス電流Ｉ_ｅをバイアス電流Ｉ_ｂｉａｓよりも小さくすることができない。従って、制御ＩＣ１２０は、レベル制御電圧Ｖ_ｒａｍｐが非常に低い場合に、電力増幅器１４０のゲインをレベル制御電圧Ｖ_ｒａｍｐに応じたゲインに、好適に制御できない。

（第２の比較例）
図２は、第２の比較例を説明する図である。第１の比較例と同一の構成要素については、同一の符号を付して、説明を省略する。

第２の比較例では、第２出力部１１２とトランジスタ１５１のコレクタとを結ぶ配線と、基準電位と、の間に、抵抗１０２が設けられている。基準電位は、接地電位が例示されるが、これに限定されない。

第２出力部１１２は、第１の動作モードでは、レベル制御電圧Ｖ_ｒａｍｐに応じたバイアス制御電流Ｉ_ｅｃを、トランジスタ１５１のコレクタに出力する。

第１の動作モードで、且つ、レベル制御電圧Ｖ_ｒａｍｐが非常に低い場合について、説明する。

第２出力部１１２が、レベル制御電圧Ｖ_ｒａｍｐに応じて、非常に小さいバイアス制御電流Ｉ_ｅｃ（数マイクロアンペア（μＡ）のオーダが例示）を出力する。一方、バイアス電流Ｉ_ｂｉａｓは、一定（数１０マイクロアンペアのオーダが例示）である。

このように、バイアス電流Ｉ_ｂｉａｓがバイアス制御電流Ｉ_ｅｃよりも非常に大きい場合には、トランジスタ１５１のベース−コレクタ間の寄生ダイオードがオンし、バイアス電流Ｉ_ｂｉａｓの一部は、トランジスタ１５１のコレクタ端から抵抗１０２に流れる。バイアス電流Ｉ_ｂｉａｓの残りは、エミッタ電流（バイアス電流Ｉ_ｅ）として、トランジスタ１５１のエミッタから電力増幅回路１４１に流れる。

つまり、制御ＩＣ１２０は、レベル制御電圧Ｖ_ｒａｍｐに応じてバイアス制御電流Ｉ_ｅｃを非常に小さく制御することで、バイアス電流Ｉ_ｅを非常に小さくすることができる。

従って、第２の比較例は、第１の比較例と比較して、第１の動作モードで、且つ、レベル制御電圧Ｖ_ｒａｍｐが非常に低い場合でも、電力増幅回路１４１のゲインを好適に制御できる。

但し、第２の比較例では、第２の動作モードで、次のような課題がある。

第２出力部１１２は、第２の動作モードでは、一定のバイアス制御電流Ｉ_ｅｃを出力する。バイアス制御電流Ｉ_ｅｃの一部が、抵抗１０２を経由して、シャント電流として基準電位に流れる。それとともに、バイアス制御電流Ｉ_ｅｃの残りが、トランジスタ１５１のコレクタに流れる。

つまり、第２の比較例では、第２の動作モードで、無駄なシャント電流が常に流れるので、消費電力が大きくなる。

（実施の形態の原理）
図３は、実施の形態の原理を説明する図である。比較例と同一の構成要素については、同一の符号を付して、説明を省略する。

制御回路１００は、電力増幅器１４０を制御する。制御回路１００は、制御ＩＣ１０１と、抵抗１０２と、を含む。制御ＩＣ１０１は、第１出力部１１１及び第２出力部１１２に加えて、スイッチ１１３を更に含む。

実施の形態では、抵抗１０２は、制御ＩＣ１０１の外部に設けられることとしたが、これに限定されない。抵抗１０２は、制御ＩＣ１０１の内部に設けられても良い。抵抗１０２が制御ＩＣ１０１の外部に設けられることとすると、制御回路１００が搭載される製品に応じて抵抗１０２の抵抗値を変えることが容易になる。また、抵抗１０２の抵抗値のばらつきを抑制できる。抵抗１０２が制御ＩＣ１０１の内部に設けられることとすると、部品点数を削減できるとともに、実装面積を縮小できる。

抵抗１０２の抵抗値は、１００オーム（Ω）から２００オーム（Ω）程度が例示されるが、これに限定されない。

実施の形態では、スイッチ１１３は、制御ＩＣ１０１の内部に設けられることとしたが、これに限定されない。スイッチ１１３は、制御ＩＣ１０１の外部に設けられても良い。スイッチ１１３が制御ＩＣ１０１の内部に設けられることとすると、部品点数を削減できるとともに、実装面積を縮小できる。

スイッチ１１３のオン抵抗の抵抗値は、抵抗１０２の抵抗値の１０パーセント（％）以下が好ましく、５パーセント（％）以下が更に好ましい。スイッチ１１３のオン抵抗の抵抗値は、１０オーム（Ω）以下、好ましくは４オーム（Ω）以下が例示されるが、これに限定されない。スイッチ１１３は、ＦＥＴが例示されるが、これに限定されない。

抵抗１０２の一端は、基準電位に接続されている。スイッチ１１３は、抵抗１０２の他端と、第２出力部１１２の出力端子と、の間に電気的に接続されている。

スイッチ１１３は、制御ＩＣ１０１内のデジタル論理回路（後述）より第１動作モード論理の制御信号が出力された場合にオン状態になり、抵抗１０２の他端と第２出力部１１２の出力端子との間を導通する。以降において、デジタル論理回路からの制御信号を、「動作モード制御信号」と称する。

スイッチ１１３は、デジタル論理回路より第２動作モード制御信号が出力された場合にはオフ状態になり、抵抗１０２の他端と第２出力部１１２の出力端子との間を遮断する。

動作モード制御信号は、第１の動作モード時に、第１動作モード論理のデータが出力され、第２の動作モード時に、第２動作モード論理のデータが出力される。

従って、スイッチ１１３は、第１の動作モードでは、抵抗１０２の他端と第２出力部１１２の出力端子との間を導通する。また、スイッチ１１３は、第２の動作モードでは、抵抗１０２の他端と第２出力部１１２の出力端子との間を遮断する。

制御回路１００の第１の動作モードでの動作は、第２の比較例の第１の動作モードでの動作と同様であるので、説明を省略する。

つまり、制御回路１００は、第１の動作モードで、レベル制御電圧Ｖ_ｒａｍｐに応じてバイアス制御電流Ｉ_ｅｃを非常に小さく制御することで、バイアス電流Ｉ_ｅを非常に小さくすることができる。

従って、制御回路１００は、第１の比較例と比較して、第１の動作モードで、且つ、レベル制御電圧Ｖ_ｒａｍｐが非常に低い場合でも、電力増幅回路１４１のゲインを好適に制御できる。

なお、実施の形態では、スイッチ１１３のオン抵抗の抵抗値は、抵抗１０２の抵抗値の１０パーセント（％）以下が好ましく、５パーセント（％）以下が更に好ましいこととした。つまり、（スイッチ１１３のオン抵抗の抵抗値）＜＜（抵抗１０２の抵抗値）が好ましいこととした。これにより、制御回路１００は、抵抗１０２を経由して基準電位に流れるシャント電流のばらつきを、抑制できる。

制御回路１００の第１の動作モードでは、抵抗１０２を経由して基準電位に流れるシャント電流の電流値は、バイアス制御電流Ｉ_ｅｃの電流値に依らず、一定になる。

制御回路１００の第２の動作モードでの動作は、第１の比較例の第２の動作モードでの動作と同様であるので、説明を省略する。

つまり、制御回路１００は、第２の動作モードで、無駄なシャント電流が流れないので、消費電力を抑制できる。

図４は、実施の形態のレベル制御電圧と出力電力との関係を示す図である。波形１６１は、制御回路１００の第１の動作モードでの、レベル制御電圧Ｖ_ｒａｍｐと、高周波出力信号ＲＦ_ｏｕｔの電力と、の関係を示す。波形１６２は、第１の比較例の第１の動作モードでの、レベル制御電圧Ｖ_ｒａｍｐと、高周波出力信号ＲＦ_ｏｕｔの電力と、の関係を示す。

波形１６２に示すように、第１の比較例は、出力電力が非常に小さい（例えば、１０ｄＢｍ以下）領域で、高周波出力信号ＲＦ_ｏｕｔを好適に制御できない。言い換えると、レベル制御電圧Ｖ_ｒａｍｐの電圧変化に対して、出力電力が急激に立ち上がり、細かい出力レベルの調整を行う事ができない。

一方、波形１６１に示すように、制御回路１００は、電力が非常に小さい１０ｄＢｍ以下の領域でも、高周波出力信号ＲＦ_ｏｕｔを好適に制御できる。言い換えると、レベル制御電圧Ｖ_ｒａｍｐの電圧変化に対して、出力電力の変化がなだらかに変化している。よって、波形１６２に比べて、出力電力が非常に小さい１０ｄＢｍ以下の領域でも出力電力をレベル制御電圧Ｖ_ｒａｍｐで制御することができる。

図５は、実施の形態の出力電力と消費電流との関係を示す図である。波形１７１は、制御回路１００の第２の動作モードでの、高周波出力信号ＲＦ_ｏｕｔの電力と、消費電流と、の関係を示す。波形１７２は、第２の比較例の第２の動作モードでの、高周波出力信号ＲＦ_ｏｕｔの電力と、消費電流と、の関係を示す。

波形１７１と波形１７２とを比較すると、制御回路１００は、第２の比較例よりも、消費電流を抑制できる。制御回路１００の消費電流と、第２の比較例の制御ＩＣ１２０の消費電流と、の差１６３は、（第２出力部１１２の出力電圧）÷（抵抗１０２の抵抗値）で表される。

＜実施の形態＞
実施の形態の具体的な構成例を説明する。

図６は、実施の形態の全体構成を示す図である。制御回路１は、電力増幅器８０を制御する。

電力増幅器８０は、第１電力増幅回路８１と、第２電力増幅回路８２と、第３電力増幅回路８３と、第１バイアス回路８４と、第２バイアス回路８５と、第３バイアス回路８６と、を含む。

実施の形態では、電力増幅器８０が、３段の電力増幅回路を含むこととしたが、これに限定されない。電力増幅器８０は、１段、２段又は４段以上の電力増幅回路を含んでも良い。

第１バイアス回路８４は、第１電力増幅回路８１の電気的バイアス状態を設定する。第２バイアス回路８５は、第２電力増幅回路８２の電気的バイアス状態を設定する。第３バイアス回路８６は、第３電力増幅回路８３の電気的バイアス状態を設定する。

制御回路１は、制御ＩＣ２と、抵抗３と、を含む。制御ＩＣ２は、デジタル論理回路２１と、基準電圧生成部２２と、レベル制御電圧入力部２３と、第１出力部２４と、第２出力部２５と、第３出力部２６と、スイッチ２７と、を含む。

デジタル論理回路２１には、外部回路からシリアルデータＳ_ｄａｔａが入力され、値が設定される。外部回路は、ＣＰＵ（Central Processing Unit）が例示されるが、これに限定されない。第１出力部２４、第２出力部２５、第３出力部２６、及び、スイッチ２７は、デジタル論理回路２１に設定された値に応じて、動作する。

基準電圧生成部２２は、制御回路１内部の基準電圧発生回路（Band-Gap回路）より、基準電圧Ｖ_ｒｅｆを生成する。基準電圧Ｖ_ｒｅｆは、レベル制御電圧入力部２３、第１出力部２４、第２出力部２５、及び、第３出力部２６に出力される。レベル制御電圧入力部２３、第１出力部２４、第２出力部２５、及び、第３出力部２６は、基準電圧Ｖ_ｒｅｆを用いて動作する。

レベル制御電圧入力部２３は、外部回路から入力されるレベル制御電圧Ｖ_ｒａｍｐに、上限を抑制するリミッタ処理、及び、外部よりのノイズを抑制するフィルタリング処理を行って、第２出力部２５に出力する。

第１出力部２４は、一定のバイアス電流Ｉ_ｂ１を、第１バイアス回路８４及び第２バイアス回路８５に出力する。第１出力部２４は、定電流源であっても良いし、定電圧源であっても良い。また、第１出力部２４は、バイアスに応じた可変電流源及び可変電圧源であっても良い。

バイアス電流Ｉ_ｂ１の一部であるバイアス電流Ｉ_ｂ１ａは、第１バイアス回路８４に入力され、バイアス電流Ｉ_ｂ１の残りであるバイアス電流Ｉ_ｂ１ｂは、第２バイアス回路８５に入力される。つまり、Ｉ_ｂ１＝Ｉ_ｂ１ａ＋Ｉ_ｂ１ｂである。

第１出力部２４は、一定のバイアス電流Ｉ_ｂ２を、第３バイアス回路８６に出力する。第１出力部２４は、定電流源であっても良いし、定電圧源であっても良い。

なお、実施の形態では、第１出力部２４が、バイアス電流Ｉ_ｂ１を、第１バイアス回路８４及び第２バイアス回路８５に出力し、バイアス電流Ｉ_ｂ２を、第３バイアス回路８６に出力することとしたが、これに限定されない。第１出力部２４は、１つのバイアス電流を、第１バイアス回路８４、第２バイアス回路８５及び第３バイアス回路８６に出力しても良い。或いは、第１出力部２４は、３つのバイアス電流を、第１バイアス回路８４、第２バイアス回路８５及び第３バイアス回路８６に夫々出力しても良い。

第２出力部２５は、第１の動作モードでは、レベル制御電圧Ｖ_ｒａｍｐに応じたバイアス制御電流Ｉ_ｅｃを、第１バイアス回路８４、第２バイアス回路８５、及び、第３バイアス回路８６に出力する。このとき、第２出力部２５は、電流源として動作すると良い。

なお、実施の形態では、第２出力部２５が、バイアス制御電流Ｉ_ｅｃを、第１バイアス回路８４、第２バイアス回路８５及び第３バイアス回路８６に出力することとしたが、これに限定されない。第２出力部２５は、３つのバイアス電流を、第１バイアス回路８４、第２バイアス回路８５及び第３バイアス回路８６に夫々出力しても良い。

第２出力部２５は、第２の動作モードでは、一定のバイアス制御電流Ｉ_ｅｃを、第１バイアス回路８４、第２バイアス回路８５、及び、第３バイアス回路８６に出力する。このとき、第２出力部２５は、定電流源として動作しても良いし、定電圧源として動作しても良い。

バイアス制御電流Ｉ_ｅｃの一部であるバイアス制御電流Ｉ_ｅｃａは、第１バイアス回路８４に入力され、バイアス制御電流Ｉ_ｅｃの他の一部であるバイアス制御電流Ｉ_ｅｃｂは、第２バイアス回路８５に入力され、バイアス制御電流Ｉ_ｅｃの残りであるバイアス制御電流Ｉ_ｅｃｃは、第３バイアス回路８６に入力される。つまり、Ｉ_ｅｃ＝Ｉ_ｅｃａ＋Ｉ_ｅｃｂ＋Ｉ_ｅｃｃである。

第３出力部２６は、バイアス電流Ｉ_ｃａｓを、第１電力増幅回路８１に出力する。後で説明するように、第１電力増幅回路８１は、カスコード接続回路である。第１バイアス回路８４は、カスコード接続回路を構成する一方のトランジスタにバイアス電流Ｉ_ｂ１ａを出力し、第３出力部２６は、カスコード接続回路を構成する他方のトランジスタにバイアス電流Ｉ_ｃａｓを出力する。第３出力部２６は、第２出力部２５が出力するバイアス制御電流Ｉ_ｅｃに応じたバイアス電流Ｉ_ｃａｓを、第１電力増幅回路８１に出力する。

なお、第１電力増幅回路８１がカスコード接続回路ではない場合には、第３出力部２６は不要である。また、第２電力増幅回路８２及び第３電力増幅回路８３がカスコード接続回路である場合には、第３出力部２６は、バイアス電流Ｉ_ｃａｓを、第１電力増幅回路８１、第２電力増幅回路８２及び第３電力増幅回路８３に出力しても良い。

抵抗３の一端は、基準電位に接続されている。基準電位は、接地電位が例示されるが、これに限定されない。スイッチ２７は、抵抗３の他端と、第２出力部２５の出力端子と、の間に電気的に接続されている。

スイッチ２７は、デジタル論理回路２１から第１動作モード制御信号が出力されている場合にはオン状態になり、抵抗３の他端と第２出力部２５の出力端子との間を導通する。

スイッチ２７は、デジタル論理回路２１から第２動作モード制御信号が出力されている場合にはオフ状態になり、抵抗３の他端と第２出力部２５の出力端子との間を遮断する。

デジタル論理回路２１は、第１の動作モード時には、第１動作モード制御信号を出力し、第２の動作モード時には、第２動作モード制御信号を出力する。

従って、スイッチ２７は、第１の動作モードでは、抵抗３の他端と第２出力部２５の出力端子との間を導通する。また、スイッチ２７は、第２の動作モードでは、抵抗３の他端と第２出力部２５の出力端子との間を遮断する。

実施の形態では、抵抗３は、制御ＩＣ２の外部に設けられることとしたが、これに限定されない。抵抗３は、制御ＩＣ２の内部に設けられても良い。抵抗３が制御ＩＣ２の外部に設けられることとすると、制御回路１が搭載される製品に応じて抵抗３の抵抗値を変えることが容易になる。また、抵抗３の抵抗値のばらつきを抑制できる。抵抗３が制御ＩＣ２の内部に設けられることとすると、部品点数を削減できるとともに、実装面積を縮小できる。

抵抗３の抵抗値は、１００オーム（Ω）から２００オーム（Ω）程度が例示されるが、これに限定されない。

実施の形態では、スイッチ２７は、制御ＩＣ２の内部に設けられることとしたが、これに限定されない。スイッチ２７は、制御ＩＣ１０１の外部に設けられても良い。スイッチ２７が制御ＩＣ２の内部に設けられることとすると、部品点数を削減できるとともに、実装面積を縮小できる。

スイッチ２７のオン抵抗の抵抗値は、抵抗３の抵抗値の１０パーセント（％）以下が好ましく、５パーセント（％）以下が更に好ましい。スイッチ２７のオン抵抗の抵抗値は、１０オーム（Ω）以下、好ましくは４オーム（Ω）以下が例示されるが、これに限定されない。スイッチ２７は、ＦＥＴが例示されるが、これに限定されない。

なお、実施の形態では、スイッチ２７のオン抵抗の抵抗値は、抵抗３の抵抗値の１０パーセント（％）以下が好ましく、５パーセント（％）以下が更に好ましいこととした。つまり、（スイッチ２７のオン抵抗の抵抗値）＜＜（抵抗３の抵抗値）が好ましいこととした。これにより、制御回路１は、抵抗３を経由して基準電位に流れるシャント電流のばらつきを、抑制できる。

図７は、実施の形態の電力増幅器の構成を示す図である。

第１電力増幅回路８１は、トランジスタ８１_ａ及び８１_ｂと、抵抗８１_ｃと、を含む。

実施の形態において、トランジスタは、ＨＢＴが例示されるが、これに限定されない。例えば、ＦＥＴであってもよい。また、実施の形態において、トランジスタは、複数の単位トランジスタ（フィンガーとも言う）を電気的に並列接続した、マルチフィンガートランジスタであっても良い。なお、単位トランジスタとは、トランジスタが構成される最小限の構成を言う。

抵抗８１_ｃの一端は、基準電位に接続されている。トランジスタ８１_ａのエミッタは、抵抗８１_ｃの他端に接続されている。つまり、トランジスタ８１_ａは、エミッタフォロワ回路である。トランジスタ８１_ａのベースには、第１バイアス回路８４からバイアス電流が入力される。トランジスタ８１_ａのコレクタは、トランジスタ８１_ｂのエミッタに接続されている。トランジスタ８１_ｂのベースには、ローパスフィルタ８７を介して、バイアス電流Ｉ_ｃａｓが入力される。実施の形態では、ローパスフィルタ８７は、ＲＣ回路としたが、これに限定されない。トランジスタ８１_ｂのベースは、交流的に接地されている。つまり、トランジスタ８１_ｂは、ベース接地回路である。トランジスタ８１_ｂのコレクタは、電源電圧Ｖ_ｃ１ｍにチョークインダクタ９３を介して接続されている。

つまり、トランジスタ８１_ａ及び８１_ｂは、カスコード接続回路を構成する。トランジスタ８１_ａの電気的バイアス状態は、第１出力部２４（図６参照）から第１バイアス回路８４に入力されるバイアス電流Ｉ_ｂ１ａによって設定され、トランジスタ８１_ｂの電気的バイアス状態は、第３出力部２６（図６参照）から入力されるバイアス電流Ｉ_ｃａｓによって設定される。

第２電力増幅回路８２は、トランジスタ８２_ａを含む。

トランジスタ８２_ａのエミッタは、基準電位に接続されている。つまり、トランジスタ８２_ａは、エミッタ接地回路である。トランジスタ８２_ａのベースには、第２バイアス回路８５からバイアス電流が入力される。トランジスタ８２_ａのコレクタは、電源電圧Ｖ_ｃ２ｍにチョークインダクタ９４を介して接続されている。電源電圧Ｖ_ｃ２ｍは、電源電圧Ｖ_ｃ１ｍと同じであっても良いし、異なっていても良い。

トランジスタ８２_ａの電気的バイアス状態は、第１出力部２４（図６参照）から第２バイアス回路８５に入力されるバイアス電流Ｉ_ｂ１ｂによって設定される。

第３電力増幅回路８３は、トランジスタ８３_ａを含む。

トランジスタ８３_ａのエミッタは、基準電位に接続されている。つまり、トランジスタ８３_ａは、エミッタ接地回路である。トランジスタ８３_ａのベースには、第３バイアス回路８６からバイアス電流が入力される。トランジスタ８３_ａは、高周波出力信号ＲＦ_ｏｕｔをコレクタから出力する。

トランジスタ８３_ａの電気的バイアス状態は、第１出力部２４（図６参照）から第３バイアス回路８６に入力されるバイアス電流Ｉ_ｂ２によって設定される。

第１バイアス回路８４は、抵抗８４_ａ、８４_ｅ及び８４_ｆと、トランジスタ８４_ｂ、８４_ｃ及び８４_ｄと、を含む。

抵抗８４_ａの一端には、バイアス電流Ｉ_ｂ１の一部であるバイアス電流Ｉ_ｂ１ａが、第１出力部２４（図６参照）から供給される。なお、抵抗８４_ａの一端には、第１出力部２４から定電圧が供給されても良い。バイアス電流Ｉ_ｂ１の残りであるバイアス電流Ｉ_ｂ１ｂは、第２バイアス回路８５に供給される。

抵抗８４_ａの他端には、トランジスタ８４_ｂのコレクタ及びベースが接続されている。トランジスタ８４_ｂは、コレクタ及びベースが接続されているので、ダイオードと等価である。トランジスタのコレクタとベースを接続する構成を以後、ダイオード接続と呼ぶ。トランジスタ８４_ｂのエミッタには、トランジスタ８４_ｃのコレクタ及びベースが接続されている。トランジスタ８４_ｃは、ダイオード接続されている。トランジスタ８４_ｃのエミッタは、基準電位に接続されている。トランジスタ８４_ｂのコレクタ及びベースの電位は、トランジスタ８４_ｂのコレクタ−エミッタ経路及びトランジスタ８４_ｃのコレクタ−エミッタ経路の電圧降下分に相当する。つまり、ダイオード２個分の電圧降下に相当する。

トランジスタ８４_ｄのベースは、トランジスタ８４_ｂのベース及びコレクタに接続されている。トランジスタ８４_ｄのベースには、抵抗８４_ａを介して、ベース電流が供給される。トランジスタ８４_ｄのベース電位は、トランジスタ８４_ｂのコレクタ及びベースの電位と同電位になる。

トランジスタ８４_ｄのコレクタは、抵抗８４_ｅの一端に接続されている。抵抗８４_ｅの他端には、バイアス制御電流Ｉ_ｅｃの一部であるバイアス制御電流Ｉ_ｅｃａが、第２出力部２５（図６参照）から供給される。バイアス制御電流Ｉ_ｅｃの残りは、第２バイアス回路８５及び第３バイアス回路８６に供給される。なお、第２の動作モードでは、抵抗８４_ｅの一端には、定電圧が第２出力部２５から供給されても良い。

トランジスタ８４_ｄのエミッタは、抵抗８４_ｆを介して、トランジスタ８１_ａのベースに接続されている。つまり、トランジスタ８４_ｄは、エミッタ出力のエミッタフォロワ回路として動作する。従って、トランジスタ８１_ａのベースの電位は、一定に保たれる。

第２バイアス回路８５の回路構成は、第１バイアス回路８４と比較して、抵抗８４_ｅを含まない点で相違し、他は同じである。従って、第２バイアス回路８５と第１バイアス回路８４とで相違する箇所について説明し、同一の箇所については説明を省略する。

第２バイアス回路８５内の抵抗８４_ａの一端には、バイアス電流Ｉ_ｂ１の一部であるバイアス電流Ｉ_ｂ１ｂが、第１出力部２４（図６参照）から供給される。なお、第２バイアス回路８５内の抵抗８４_ａの一端には、定電圧が第１出力部２４から供給されても良い。

第２バイアス回路８５内のトランジスタ８４_ｄのコレクタには、バイアス制御電流Ｉ_ｅｃの一部であるバイアス制御電流Ｉ_ｅｃｂが、第２出力部２５（図６参照）から供給される。バイアス制御電流Ｉ_ｅｃの残りは、第３バイアス回路８６に供給される。なお、第２の動作モードでは、第２バイアス回路８５内のトランジスタ８４_ｄのコレクタには、定電圧が第２出力部２５から供給されても良い。

第３バイアス回路８６の回路構成は、第２バイアス回路８５と同じである。従って、第３バイアス回路８６と第２バイアス回路８５とで相違する箇所について説明し、同一の箇所については説明を省略する。

第３バイアス回路８６内の抵抗８４_ａの一端には、バイアス電流Ｉ_ｂ２が第１出力部２４（図６参照）から供給される。なお、第３バイアス回路８６内の抵抗８４_ａの一端には、定電圧が第１出力部２４から供給されても良い。第３バイアス回路８６内のトランジスタ８４_ｄのコレクタには、バイアス制御電流Ｉ_ｅｃの一部であるバイアス制御電流Ｉ_ｅｃｃが、第２出力部２５（図６参照）から供給される。なお、第２の動作モードでは、第３バイアス回路８６内のトランジスタ８４_ｄのコレクタには、定電圧が第２出力部２５から供給されても良い。

高周波入力信号ＲＦ_ｉｎは、ノードＮ_１に入力される。ノードＮ_１は、第１整合回路８８を介してトランジスタ８１_ａのベースに接続され、ＲＣ直列回路８９を介してトランジスタ８１_ｂのコレクタに接続されている。実施の形態では、第１整合回路８８は、ＲＣ直列回路とするが、これに限定されない。

高周波入力信号ＲＦ_ｉｎは、第１整合回路８８を通過した後、トランジスタ８１_ａのベースに入力される。トランジスタ８１_ａ及び８１_ｂは、高周波入力信号ＲＦ_ｉｎを増幅した高周波信号ＲＦ_１を、トランジスタ８１_ｂのコレクタからノードＮ_２に出力する。

ノードＮ_２は、第２整合回路９０を介してトランジスタ８２_ａのベースに接続され、抵抗９１を介してトランジスタ８２_ａのコレクタに接続されている。実施の形態では、第２整合回路９０は、コンデンサとするが、これに限定されない。

高周波信号ＲＦ_１は、第２整合回路９０を通過した後、トランジスタ８２_ａのベースに入力される。トランジスタ８２_ａは、高周波信号ＲＦ_１を増幅した高周波信号ＲＦ_２を、トランジスタ８２_ａのコレクタから第３整合回路９２に出力する。実施の形態では、第３整合回路９２は、コンデンサとするが、これに限定されない。

高周波信号ＲＦ_２は、第３整合回路９２を通過した後、トランジスタ８３_ａのベースに入力される。トランジスタ８３_ａは、高周波信号ＲＦ_２を増幅した高周波出力信号ＲＦ_ｏｕｔを、コレクタから出力する。

図８は、実施の形態のレベル制御電圧入力部の構成を示す図である。レベル制御電圧入力部２３は、アッテネータ回路３１と、リミッタ回路３２と、演算増幅器３３と、フィルタ回路３４と、を含む。

アッテネータ回路３１は、外部から入力されるレベル制御電圧Ｖ_ｒａｍｐを適切なレベルに減衰させる。

リミッタ回路３２は、アッテネータ回路３１から出力される電圧が所定の上限値を超えている場合には、アッテネータ回路３１から出力される電圧を所定の上限値に抑制して、演算増幅器３３の非反転入力端子に出力する。これにより、バイアス制御電流Ｉ_ｅｃが過大な電流になってしまうことを抑制できる。

演算増幅器３３の反転入力端子は、出力端子に接続されている。つまり、演算増幅器３３には、負帰還が掛かっている。演算増幅器３３は、リミッタ回路３２を通過後の電圧を安定させて、フィルタ回路３４に出力する。

フィルタ回路３４は、演算増幅器３３から出力される電圧のノイズを除去したレベル制御電圧Ｖ_{ｒａｍｐ１}を、第２出力部２５に出力する。

図９は、実施の形態の第２出力部の構成を示す図である。第２出力部２５は、電圧電流変換回路４１と、温度補正回路４２と、抵抗４３、４８及び５２と、Ｎチャネル型のトランジスタ４４、４６及び５０と、スイッチＳＷ_１、ＳＷ_２及びＳＷ_３と、Ｐチャネル型のトランジスタ４７、４９、５１及び５３と、を含む。

実施の形態では、スイッチＳＷ_１、ＳＷ_２及びＳＷ_３の各々は、ＦＥＴとするが、これに限定されない。

電圧電流変換回路４１は、抵抗４３を介して基準電位に接続されており、レベル制御電圧Ｖ_{ｒａｍｐ１}を電流Ｉ_１に変換する。電圧電流変換回路４１は、変換後の電流Ｉ_１を、トランジスタ４４のドレインに出力する。

なお、電圧電流変換回路４１の電流Ｉ_１の出力電流の値は、第３出力部２６（図６参照）によって参照される。第３出力部２６は、電圧電流変換回路４１の出力電流値に応じたバイアス電流Ｉ_ｃａｓを、第１電力増幅回路８１に出力する。

温度補正回路４２は、温度検出素子を含み、温度に応じた電流Ｉ_２を、トランジスタ４４のドレインに出力する。

従って、トランジスタ４４のドレインに流れる電流Ｉ_３は、レベル制御電圧Ｖ_{ｒａｍｐ１}に応じた電流Ｉ_１と、温度に応じた電流Ｉ_２と、の和になる。つまり、Ｉ_３＝Ｉ_１＋Ｉ_２である。

トランジスタ４４は、ダイオード接続されている。トランジスタ４４のソースは、基準電位に接続されている。

トランジスタ４６及び５０のソースは、基準電位に接続されている。トランジスタ４６及び５０のゲートは、トランジスタ４４のゲートに接続されている。つまり、トランジスタ４４と、トランジスタ４６及び５０と、は、カレントミラー回路を構成する。

トランジスタ４６及び５０のゲートは、スイッチＳＷ_３を介して、基準電位に接続されている。スイッチＳＷ_３は、制御信号Ｓ_１に応じて、オン状態又はオフ状態に制御される。制御信号Ｓ_１は、デジタル論理回路２１（図６参照）の動作モード制御信号が第１動作モード論理の制御信号である場合には、ローレベルになる信号であり、第２動作モード論理の制御信号である場合には、ハイレベルになる信号である。

つまり、第１の動作モードでは、スイッチＳＷ_３がオフ状態になり、トランジスタ４６及び５０のゲートの電位は、トランジスタ４４のゲートと同電位になる。

従って、トランジスタ４６及び５０の各々を流れる電流は、トランジスタ４４を流れる電流Ｉ_３と同じになる。つまり、トランジスタ４６及び５０の各々を流れる電流は、レベル制御電圧Ｖ_{ｒａｍｐ１}に応じた電流Ｉ_１と、温度に応じた電流Ｉ_２と、の和になる。

また、第２の動作モードでは、スイッチＳＷ_３がオン状態になり、トランジスタ４６及び５０のゲートは、基準電位に接続され、トランジスタ４６及び５０は、オフ（遮断）状態になる。

トランジスタ５０のドレインには、トランジスタ５１のドレイン及びゲート、並びに、トランジスタ４７のゲートが接続されている。トランジスタ４７のコレクタは、トランジスタ４６のドレインに接続されている。つまり、トランジスタ４７と、トランジスタ５１と、は、カレントミラー回路を構成する。従って、トランジスタ５１を流れる電流と、トランジスタ４７を流れる電流と、は、同じになる。

抵抗４８の一端は、トランジスタ４７のソースに接続されている。抵抗４８の他端は、トランジスタ４９のドレインに接続されている。

トランジスタ４９のソースは、電圧Ｖ_ｂａｔに接続されている。つまり、トランジスタ４９、抵抗４８、トランジスタ４７及びトランジスタ４６は、電圧Ｖ_ｂａｔと基準電位との間に直列に接続されている。

トランジスタ４９のゲートは、トランジスタ４７のドレインに接続されている。従って、トランジスタ４９のドレイン−ゲート間には、抵抗４８及びトランジスタ４７のソース−ドレイン間の電圧降下分の電圧が、印加される。つまり、トランジスタ４９のドレイン−ゲート間に印加される電圧は、トランジスタ４７のドレイン−ゲート間に印加される電圧よりも、大きい。従って、トランジスタ４９単体に着目すると、トランジスタ４７よりも大きな電流を流すことも可能である。但し、トランジスタ４９は、トランジスタ４７及びトランジスタ４６と直列接続されている。従って、トランジスタ４９を流れる電流は、トランジスタ４７及びトランジスタ４６を流れる電流に抑制される。つまり、トランジスタ４９を流れる電流は、レベル制御電圧Ｖ_{ｒａｍｐ１}に応じた電流Ｉ_１と、温度に応じた電流Ｉ_２と、の和に抑制される。

また、抵抗４８及びトランジスタ４７のソース−ドレイン間の電圧降下は、抵抗４８及びトランジスタ４７を流れる電流に応じて、変化する。つまり、抵抗４８及びトランジスタ４７のソース−ドレイン間の電圧降下分の電圧は、レベル制御電圧Ｖ_{ｒａｍｐ１}に応じた電流Ｉ_１と、温度に応じた電流Ｉ_２と、の和に応じて、変化する。従って、トランジスタ４９単体に着目すると、トランジスタ４９が流すことが可能な電流は、レベル制御電圧Ｖ_{ｒａｍｐ１}に応じた電流Ｉ_１と、温度に応じた電流Ｉ_２と、の和に応じて、変化する。

例えば、レベル制御電圧Ｖ_{ｒａｍｐ１}に応じた電流Ｉ_１と、温度に応じた電流Ｉ_２と、の和が増加すると、抵抗４８及びトランジスタ４７のソース−ドレイン間の電圧降下分の電圧も、増加する。従って、トランジスタ４９が流すことが可能な電流も、増加する。

抵抗５２の一端は、トランジスタ５１のソースに接続されている。抵抗５２の他端は、トランジスタ５３のドレインに接続されている。

トランジスタ５３のソースは、電圧Ｖ_ｂａｔに接続されている。つまり、トランジスタ５３、抵抗５２、トランジスタ５１及びトランジスタ５０は、電圧Ｖ_ｂａｔと基準電位との間に直列に接続されている。

トランジスタ５３は、ゲートに印加される電圧に応じた電流を、ドレインから出力する。また、トランジスタ５３は、抵抗５２、トランジスタ５１及びトランジスタ５０と直列接続されている。従って、トランジスタ５３を流れる電流の一部は、抵抗５２、トランジスタ５１及び５０を流れる。抵抗５２、トランジスタ５１及び５０を流れる電流は、レベル制御電圧Ｖ_{ｒａｍｐ１}に応じた電流Ｉ_１と、温度に応じた電流Ｉ_２と、の和である。トランジスタ５３を流れる電流の残りは、バイアス制御電流Ｉ_ｅｃとして、第１バイアス回路８４、第２バイアス回路８５及び第３バイアス回路８６に出力される。

トランジスタ５３のゲートは、スイッチＳＷ_１を介して、基準電位に接続されている。スイッチＳＷ_１は、制御信号Ｓ_１に応じて、オン状態又はオフ状態に制御される。制御信号Ｓ_１は、デジタル論理回路２１（図６参照）の動作モード制御信号が第１動作モード論理の制御信号である場合には、ローレベルになる信号であり、第２動作モード論理の制御信号である場合には、ハイレベルになる信号である。

また、トランジスタ５３のゲートは、スイッチＳＷ_２を介して、トランジスタ４９のゲートに接続されている。スイッチＳＷ_２は、制御信号Ｓ_２に応じて、オン状態又はオフ状態に制御される。制御信号Ｓ_２は、デジタル論理回路２１（図６参照）の動作モード制御信号が第１動作モード論理の制御信号である場合には、ハイレベルになる信号であり、第２動作モード論理の制御信号である場合には、ローレベルになる信号である。

つまり、第１の動作モードでは、スイッチＳＷ_１がオフ状態且つスイッチＳＷ_２がオン状態になり、トランジスタ５３のゲートの電位は、トランジスタ４９のゲートと同電位になる。このとき、トランジスタ４９と、トランジスタ５３と、は、カレントミラー回路を構成する。

また、第２の動作モードでは、スイッチＳＷ_１がオン状態且つスイッチＳＷ_２がオフ状態になり、トランジスタ５３のゲートの電位は、基準電位になり、トランジスタ５３は、オン状態になる。従って、トランジスタ５３は、電圧Ｖ_ｂａｔを、ドレインから第１バイアス回路８４、第２バイアス回路８５及び第３バイアス回路８６に出力する。

図１０は、実施の形態の動作モードとスイッチとの関係を示す図である。

第１の動作モードでは、デジタル論理回路２１内の動作モード制御信号は、第１動作モード論理の制御信号である。このとき、制御信号Ｓ_１はローレベルとなり、制御信号Ｓ_２はハイレベルとなる。

従って、第１の動作モードでは、スイッチＳＷ_１及びＳＷ_３は、オフ状態になり、スイッチＳＷ_２は、オン状態になる。このとき、トランジスタ４６及び５０の各々には、レベル制御電圧Ｖ_{ｒａｍｐ１}に応じた電流Ｉ_１と、温度に応じた電流Ｉ_２と、の和と同じ電流Ｉ_３が、流れる。

また、トランジスタ５３のゲートには、抵抗４８及びトランジスタ４７のソース−ドレイン間の電圧降下分の電圧が印加される。トランジスタ５３は、ゲートに印加される電圧に応じた電流を、ドレインから出力する。トランジスタ５３を流れる電流の一部は、抵抗５２、トランジスタ５１及びトランジスタ５０を流れ、トランジスタ５３を流れる電流の残りは、バイアス制御電流Ｉ_ｅｃとして、第１バイアス回路８４、第２バイアス回路８５及び第３バイアス回路８６に出力される。ここで、抵抗４８及びトランジスタ４７のソース−ドレイン間の電圧降下は、レベル制御電圧Ｖ_{ｒａｍｐ１}に応じた電流Ｉ_１と、温度に応じた電流Ｉ_２と、の和に応じた電圧である。また、トランジスタ５１及びトランジスタ５０を流れる電流は、レベル制御電圧Ｖ_{ｒａｍｐ１}に応じた電流Ｉ_１と、温度に応じた電流Ｉ_２と、の和と同じである。従って、第２出力部２５の出力は、レベル制御電圧Ｖ_{ｒａｍｐ１}に応じた電流Ｉ_１と、温度に応じた電流Ｉ_２と、の和に応じて可変する、つまり、レベル制御電圧Ｖ_{ｒａｍｐ１}に応じて可変する、バイアス制御電流Ｉ_ｅｃとなる。

第２の動作モードでは、デジタル論理回路２１内の動作モード制御信号は、第２動作モード論理の制御信号である。このとき、制御信号Ｓ_１はハイレベルとなり、制御信号Ｓ_２はローレベルとなる。

従って、第２の動作モードでは、スイッチＳＷ_１及びＳＷ_３は、オン状態になり、スイッチＳＷ_２は、オフ状態になる。このとき、トランジスタ４６及び５０の各々は、オフ状態になる。

また、トランジスタ５３のゲートは、基準電位に接続される。従って、トランジスタ５３は、オン状態になる。従って、第２出力部２５の出力は、定電圧である電圧Ｖ_ｂａｔに近い電圧となる。

再び図６及び図７を参照し、第１の動作モードで、且つ、レベル制御電圧Ｖ_ｒａｍｐが非常に低い場合について、説明する。

デジタル論理回路２１は、第１の動作モード時に、第１動作モード制御信号を出力し、第２の動作モード時に、第２動作モード制御信号を出力する。

スイッチ２７は、デジタル論理回路２１から第１動作モード制御信号が出力されたらオン状態になり、抵抗３の他端と第２出力部２５の出力端子との間を導通する。

従って、スイッチ２７は、第１の動作モードでは、抵抗３の他端と第２出力部２５の出力端子との間を導通する。

第２出力部２５が、レベル制御電圧Ｖ_ｒａｍｐに応じて、非常に小さいバイアス制御電流Ｉ_ｅｃ（数マイクロアンペア（μＡ）のオーダが例示）を出力する。一方、バイアス電流Ｉ_ｂ１及びＩ_ｂ２の各々は、一定（数１０マイクロアンペアのオーダが例示）である。

このように、バイアス電流Ｉ_ｂ１及びＩ_ｂ２の各々がバイアス制御電流Ｉ_ｅｃよりも非常に大きい場合には、バイアス電流Ｉ_ｂ１ａの一部が、エミッタ電流として、第１バイアス回路８４内のトランジスタ８４_ｄのエミッタから第１電力増幅回路８１に流れる。それとともに、バイアス電流Ｉ_ｂ１ａの残りが、トランジスタ８４_ｄのベース−コレクタ間のｐｎ接合と抵抗３とを経由して、シャント電流として基準電位に流れる。

同様に、バイアス電流Ｉ_ｂ１ｂの一部が、エミッタ電流として、第２バイアス回路８５内のトランジスタ８４_ｄのエミッタから第２電力増幅回路８２に流れる。それとともに、バイアス電流Ｉ_ｂ１ｂの残りが、トランジスタ８４_ｄのベース−コレクタ間のｐｎ接合と抵抗３とを経由して、シャント電流として基準電位に流れる。

同様に、バイアス電流Ｉ_ｂ２の一部が、エミッタ電流として、第３バイアス回路８６内のトランジスタ８４_ｄのエミッタから第３電力増幅回路８３に流れる。それとともに、バイアス電流Ｉ_ｂ２の残りが、トランジスタ８４_ｄのベース−コレクタ間のｐｎ接合と抵抗３とを経由して、シャント電流として基準電位に流れる。

つまり、制御回路１は、第１の動作モードで、レベル制御電圧Ｖ_ｒａｍｐに応じてバイアス制御電流Ｉ_ｅｃを非常に小さく制御することで、第１バイアス回路８４、第２バイアス回路８５及び第３バイアス回路８６から出力されるバイアス電流を非常に小さくすることができる。

従って、制御回路１は、第１の比較例と比較して、第１の動作モードで、且つ、レベル制御電圧Ｖ_ｒａｍｐが非常に低い場合でも、電力増幅器８０のゲインを好適に制御できる。

次に、第２の動作モードの場合について説明する。

デジタル論理回路２１は、第１の動作モード時に、第１動作モード制御信号を出力し、第２の動作モード時に、第２動作モード制御信号を出力する。

スイッチ２７は、デジタル論理回路２１から第２動作モード制御信号が出力されたらオフ状態になり、抵抗３の他端と第２出力部２５の出力端子との間を遮断する。

従って、スイッチ２７は、第２の動作モードでは、抵抗３の他端と第２出力部２５の出力端子との間を遮断する。従って、第２の動作モードでは、無駄なシャント電流が抵抗３を流れることはない。

従って、制御回路１は、第２の比較例と比較して、第２の動作モードで、消費電流を抑制できる。

なお、上記した実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。

１、１００ 制御回路
２、１０１、１２０ 制御ＩＣ
３、４３，４８、５２、１０２ 抵抗
２１ デジタル論理回路
２２ 基準電圧生成部
２３ レベル制御電圧入力部
２４、１１１ 第１出力部
２５、１１２ 第２出力部
２６ 第３出力部
２７、１１３、ＳＷ_１、ＳＷ_２、ＳＷ_３ スイッチ
３１ アッテネータ回路
３２ リミッタ回路
３３ 演算増幅器
３４ フィルタ回路
４１ 電圧電流変換回路
４２ 温度補正回路
４４、４６、４７、４９、５０、５１、５３ トランジスタ
８０、１４０ 電力増幅器
８１ 第１電力増幅回路
８２ 第２電力増幅回路
８３ 第３電力増幅回路
８４ 第１バイアス回路
８５ 第２バイアス回路
８６ 第３バイアス回路
８８ 第１整合回路
９０ 第２整合回路
９２ 第３整合回路

Claims (4)

1. １段又は複数段の電力増幅回路と、前記１段又は複数段の電力増幅回路の電気的バイアス状態を設定する１つ又は複数のバイアス回路と、を含む電力増幅器を制御する、制御回路であって、
   前記１つ又は複数のバイアス回路の電気的バイアス状態を設定する一定のバイアス電流を、前記１つ又は複数のバイアス回路に出力する第１出力部と、
   前記１つ又は複数のバイアス回路の電気的バイアス状態を制御するバイアス制御電流又は定電圧を、前記１つ又は複数のバイアス回路に出力する第２出力部と、
   一端が基準電位に接続された抵抗と、
   前記抵抗の他端と、前記第２出力部の出力端子と、の間に設けられたスイッチと、
   を備えることを特徴とする制御回路。
2. 請求項１に記載の制御回路であって、
   前記第２出力部は、
   レベル制御電圧に応じて前記バイアス制御電流を可変して、前記１つ又は複数のバイアス回路に出力する第１の動作モードと、前記定電圧を前記１つ又は複数のバイアス回路に出力する第２の動作モードと、を有し、
   前記スイッチは、
   前記第１の動作モードでは、前記抵抗の他端と、前記第２出力部の出力端子と、の間を導通し、前記第２の動作モードでは、前記抵抗の他端と、前記第２出力部の出力端子と、の間を遮断する、
   制御回路。
3. 請求項１または２に記載の制御回路であって、
   前記スイッチのオン抵抗の抵抗値は、前記抵抗の抵抗値の１０パーセント以下である、
   制御回路。
4. 請求項１から３のいずれか１項に記載の制御回路であって、
   前記第１出力部、前記第２出力部及び前記スイッチは、半導体集積回路の内部に設けられ、
   前記抵抗は、前記半導体集積回路の外部に設けられている、
   制御回路。

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