JP2020027992A - 電力増幅回路 - Google Patents

Abstract

【課題】増幅器と前段の回路のインピーダンスを整合しつつ、線形性を向上させる電力増幅回路を提供する。【解決手段】電力増幅回路１００Ａは、増幅トランジスタＱ１と、バイアス回路１１０Ａ、１２０Ａと、第１抵抗素子Ｒ１とを備える。バイアス回路１１０Ａは、電圧生成回路２００ａと、ベースに第１直流電圧が供給されエミッタからバイアス電流又は電圧を供給する第１トランジスタＱ２ａと、ベースに第２直流電圧が供給されエミッタが第１トランジスタのエミッタに接続された第２トランジスタＱ３ａと、第２トランジスタのベースに入力信号を供給する信号供給回路Ｃ２ａと、第１トランジスタのベースと第２トランジスタのベースとの間に設けられたインピーダンス回路Ｒ２ａとを備える。第１モードで動作する場合、電圧生成回路がオン状態に制御され、第１モードより電力レベルが小さい第２モードで動作する場合、電圧生成回路がオフ状態に制御される。【選択図】図１

Description

本発明は、電力増幅回路に関する。

携帯電話等の移動体通信機に搭載される電力増幅回路においては、一般的に増幅器としてバイポーラトランジスタが用いられる。バイポーラトランジスタは、素子の温度が上昇するとコレクタ電流が増加し、これによりさらに温度が上昇してコレクタ電流が増加するという熱的な正帰還特性を有する。従って、温度上昇によるコレクタ電流の増加を抑制するため、例えばバイポーラトランジスタのベースとベースバイアス電圧供給端子との間に抵抗素子（以下、バラスト抵抗とも呼ぶ。）を挿入する構成が知られている。当該構成では、バラスト抵抗における電圧降下によりベース電流の増加が抑制されるため、コレクタ電流の増加もまた抑制される。

バラスト抵抗を備えた構成においては、入力信号の電力レベルの増大に伴いベース電流が増加すると、バラスト抵抗における電圧降下が大きくなるため、ベース電圧が低下する。これにより、コレクタ電流の振幅がベース電流の振幅に伴わずに電力利得が低下し、増幅器の線形性が劣化し得る。当該線形性の劣化を抑制するため、例えば特許文献１には、信号入力端子とベースバイアス電圧供給端子との間に容量素子が設けられた電力増幅器が開示されている。当該構成によれば、信号入力端子から供給される電力をベースバイアス電圧供給端子に伝えることができる。従って、ベース電圧の低下が抑制され、線形性が改善される。

特開２００３−３２４３２５号公報

しかし、特許文献１に開示される構成では、信号入力端子とベースバイアス電圧供給端子との間に接続された容量素子が、信号入力端子から見た整合回路の一部となり得る。すなわち、当該容量素子が、増幅器の入力インピーダンスと当該増幅器の前段の回路の出力インピーダンスの整合に影響を与えるという問題がある。

本発明は、かかる事情に鑑みてなされたものであり、増幅器と前段の回路のインピーダンスを整合しつつ、電力利得の線形性を向上させる電力増幅回路を提供することを目的とする。

かかる目的を達成するため、本発明の一側面に係る電力増幅回路は、ベース又はゲートに入力信号が供給され、コレクタ又はドレインから入力信号を増幅した増幅信号を出力する増幅トランジスタと、増幅トランジスタのベース又はゲートにバイアス電流又はバイアス電圧を供給するバイアス回路と、増幅トランジスタのベース又はゲートと、バイアス回路との間に直列接続された抵抗素子と、を備え、バイアス回路は、制御信号に応じて第１直流電圧を生成する電圧生成回路と、ベース又はゲートに第１直流電圧が供給され、エミッタ又はソースから抵抗素子を経由して増幅トランジスタのベース又はゲートにバイアス電流又はバイアス電圧を供給する第１トランジスタと、ベース又はゲートに第２直流電圧が供給され、エミッタ又はソースが第１トランジスタのエミッタ又はソースに接続された第２トランジスタと、増幅トランジスタのベース又はゲートと、第２トランジスタのベース又はゲートとの間に設けられた信号供給回路であって、第２トランジスタのベース又はゲートに入力信号を供給する信号供給回路と、第１トランジスタのベース又はゲートと第２トランジスタのベース又はゲートとの間に設けられたインピーダンス回路と、を備え、電力増幅回路が第１モードで動作する場合、制御信号により電圧生成回路がオン状態に制御され、電力増幅回路が第１モードより増幅信号の電力レベルが小さい第２モードで動作する場合、制御信号により電圧生成回路がオフ状態に制御される。

本発明によれば、増幅器と前段の回路のインピーダンスを整合しつつ、電力利得の線形性を向上させる電力増幅回路を提供することができる。

本発明の第１実施形態に係る電力増幅回路の構成例を示す図である。 バイアス回路１２０Ａを用いた場合における入力電力Ｐｉｎと電圧Ｖｂｉａｓ´との関係のイメージを示すグラフである。 バイアス回路１２０Ａを用いた場合における利得特性のイメージを示すグラフである。 バイアス回路１２０Ａを用いた場合における入力電力Ｐａでの電圧Ｖｂｉａｓ´の時間変化のイメージを示すグラフである。 バイアス回路１１０Ａを用いた場合における入力電力Ｐｉｎと電圧Ｖｂｉａｓとの関係のイメージを示すグラフである。 バイアス回路１１０Ａを用いた場合における利得特性のイメージを示すグラフである。 バイアス回路１１０Ａを用いた場合における入力電力Ｐａでの電圧Ｖｂｉａｓの時間変化のイメージを示すグラフである。 本発明の第２実施形態に係る電力増幅回路の構成例を示す図である。 本発明の第２実施形態に係る電力増幅回路及び比較例における電力利得のシミュレーション結果を示すグラフである。 本発明の第３実施形態に係る電力増幅回路の構成例を示す図である。 本発明の第４実施形態に係る電力増幅回路の構成例を示す図である。 本発明の第４実施形態に係る電力増幅回路における入力電力Ｐｉｎと電圧Ｖｂｉａｓとの関係のイメージを示すグラフである。 本発明の第４実施形態に係る電力増幅回路における入力電力Ｐｂでの電圧Ｖｂｉａｓの時間変化のイメージを示すグラフである。 本発明の第５実施形態に係る電力増幅回路の構成例を示す図である。

以下、図面を参照して本発明の一実施形態について説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本発明の第１実施形態に係る電力増幅回路の構成例を示す図である。図１に示される電力増幅回路１００Ａは、例えば、携帯電話に搭載され、基地局に送信する無線周波数（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号の電力を増幅するために用いられる。電力増幅回路１００Ａは、例えば、２Ｇ（第２世代移動通信システム）、３Ｇ（第３世代移動通信システム）、４Ｇ（第４世代移動通信システム）、５Ｇ（第５世代移動通信システム）、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）−ＦＤＤ（Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）、ＬＴＥ−ＴＤＤ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）、ＬＴＥ−Ａｄｖａｎｃｅｄ、ＬＴＥ−Ａｄｖａｎｃｅｄ Ｐｒｏ等の通信規格の信号の電力を増幅する。なお、電力増幅回路１００Ａが増幅する信号の通信規格はこれらに限られない。

電力増幅回路１００Ａは、トランジスタＱ１、バイアス回路１１０Ａ，１２０Ａ、キャパシタＣ１及び抵抗素子Ｒ１を備える。電力増幅回路１００Ａは、入力端子に供給された入力信号ＲＦｉｎを増幅し、出力端子から増幅信号ＲＦｏｕｔを出力する。以下に、各構成要素について詳細に説明する。

トランジスタＱ１（増幅トランジスタ）は、コレクタに電源電圧（不図示）が供給され、ベースにキャパシタＣ１が直列接続され、エミッタが接地される。トランジスタＱ１のベースには、電力増幅回路１００Ａの外部からキャパシタＣ１を経由して入力信号ＲＦｉｎが供給され、バイアス回路１１０Ａ又はバイアス回路１２０Ａから抵抗素子Ｒ１を経由してバイアス電流又はバイアス電圧が供給される。これにより、トランジスタＱ１のコレクタから入力信号ＲＦｉｎを増幅した増幅信号ＲＦｏｕｔが出力される。トランジスタＱ１は、バイアス回路１１０Ａ，１２０Ａから供給されるバイアス電流又はバイアス電圧に応じて利得が制御される。

なお、トランジスタＱ１は、複数の単位トランジスタ（フィンガー）が並列接続された構成（すなわち、マルチフィンガー構成）を含むトランジスタ群であってもよい。なお、単位トランジスタとは、トランジスタとしての機能を発揮する最小限の構成であるものとする。

トランジスタＱ１は特に限定されないが、本明細書においてはヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のバイポーラトランジスタであるものとして説明する。なお、バイポーラトランジスタの代わりに電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いてもよい。ＦＥＴは、例えばＭＯＳＦＥＴ（Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（Ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等を含む。バイポーラトランジスタの代わりにＦＥＴを用いる場合、コレクタ、ベース、エミッタを、それぞれ、ドレイン、ゲート、ソースに読み替えればよい。以下に説明する他のトランジスタについても同様である。

バイアス回路１１０Ａ，１２０Ａは、それぞれ、バイアス電流又はバイアス電圧を生成し、トランジスタＱ１のベースに供給する。バイアス回路１１０Ａ，１２０Ａの構成の詳細は後述する。

キャパシタＣ１は、一端が入力端子に接続され、他端がトランジスタＱ１のベースに接続される。キャパシタＣ１は、入力信号ＲＦｉｎの直流成分を除去する。

抵抗素子Ｒ１は、トランジスタＱ１のベースとバイアス回路１１０Ａ，１２０Ａの出力との間に直列接続される。具体的には、抵抗素子Ｒ１は、一端がトランジスタＱ１のベースに接続され、他端が後述するトランジスタＱ２ａ，Ｑ３ａ，Ｑ２ｂの各エミッタに接続される。抵抗素子Ｒ１は、トランジスタＱ１の熱的な正帰還を抑制するためのバラスト抵抗である。すなわち、トランジスタＱ１は、トランジスタ素子の温度が上昇するとコレクタ電流が増加し、これによりさらに温度が上昇してコレクタ電流が増加するという熱的な正帰還特性を有する。従って、例えば複数の単位トランジスタが並列接続されたマルチフィンガー構成において、仮に抵抗素子Ｒ１を備えていなければ、一部のトランジスタにコレクタ電流が集中し、熱暴走を起こして破壊に至る可能性がある。この点、電力増幅回路１００Ａでは抵抗素子Ｒ１を備えることにより、トランジスタＱ１のベース電流が増加すると抵抗素子Ｒ１における電圧降下によりベース電流の当該増加が抑制される。従って、トランジスタＱ１のコレクタ電流の増加が抑制される。

次に、バイアス回路１１０Ａ，１２０Ａの構成の詳細について説明する。バイアス回路１１０Ａは、例えば、電圧生成回路２００ａ、トランジスタＱ２ａ，Ｑ３ａ、キャパシタＣ２ａ及び抵抗素子Ｒ２ａを備える。

電圧生成回路２００ａは、例えば、抵抗素子Ｒ３ａ、トランジスタＱ４ａ，Ｑ５ａ及びキャパシタＣ３ａを含む。抵抗素子Ｒ３ａは、一端に端子Ｔａから制御電流Ｉｃｏｎｔ１が供給され、他端がトランジスタＱ４ａのコレクタに接続される。トランジスタＱ４ａ，Ｑ５ａは直列接続される。具体的には、トランジスタＱ４ａは、コレクタとベースが接続され（以下、ダイオード接続とも呼ぶ。）、コレクタが抵抗素子Ｒ３ａの他端に接続され、エミッタがトランジスタＱ５ａのコレクタに接続される。トランジスタＱ５ａは、ダイオード接続され、エミッタが接地される。キャパシタＣ３ａは、一端がトランジスタＱ４ａのベースに接続され、他端が接地される。キャパシタＣ３ａは、トランジスタＱ２ａのベース電圧を交流的に接地する。

上述の構成により、電圧生成回路２００ａではトランジスタＱ４ａのコレクタに所定レベルの電圧Ｖ１（第１直流電圧）（例えば、２．８Ｖ程度）が生成される。なお、トランジスタＱ４ａ，Ｑ５ａの代わりにダイオード素子が用いられてもよい。

トランジスタＱ２ａ（第１トランジスタ）は、コレクタに電源電圧Ｖｂａｔｔが供給され、ベースに電圧Ｖ１が供給され、エミッタが抵抗素子Ｒ１の他端に接続される。トランジスタＱ２ａは、抵抗素子Ｒ１を経由してトランジスタＱ１のベースにバイアス電流又はバイアス電圧を供給する。なお、トランジスタＱ２ａのエミッタ電圧を電圧Ｖｂｉａｓとする。

抵抗素子Ｒ２ａは、一端がトランジスタＱ２ａのベースに接続され、他端がトランジスタＱ３ａのベースに接続される。抵抗素子Ｒ２ａは、一端に供給される電圧Ｖ１に応じた電圧Ｖ２（第２直流電圧）を他端から出力し、トランジスタＱ３ａのベースにバイアス電圧として供給する。なお、電圧Ｖ２は例えば電圧Ｖ１より低い電圧である。抵抗素子Ｒ２ａの抵抗値の調整により、トランジスタＱ３ａのバイアス電圧を調整することができる。なお、抵抗素子Ｒ２ａはインピーダンス回路の一具体例である。

キャパシタＣ２ａ（信号供給回路）は、トランジスタＱ１のベースとトランジスタＱ３ａのベースとの間に直列接続される。具体的には、キャパシタＣ２ａは、一端が入力端子とキャパシタＣ１の一端との接続点に接続され、他端がトランジスタＱ３ａのベース及び抵抗素子Ｒ２ａの他端に接続される。キャパシタＣ２ａは、入力信号ＲＦｉｎの直流成分を除去し、交流成分を検波してトランジスタＱ３ａのベースに供給する。なお、キャパシタＣ２ａは信号供給回路の一具体例である。また、キャパシタＣ２ａの一端は、キャパシタＣ１の他端と抵抗素子Ｒ１の一端との接続点に接続されてもよい。

トランジスタＱ３ａ（第２トランジスタ）は、コレクタに電源電圧Ｖｂａｔｔが供給され、ベースに電圧Ｖ１に応じた電圧Ｖ２（第２直流電圧）が供給され、エミッタがトランジスタＱ２ａのエミッタに接続される。また、トランジスタＱ３ａのベースには、キャパシタＣ２ａを経由して入力信号ＲＦｉｎの交流成分が供給される。これにより、トランジスタＱ３ａは電圧Ｖ２によりバイアスされ、入力信号ＲＦｉｎを増幅した信号をトランジスタＱ２ａのエミッタに出力する。なお、トランジスタＱ３ａに供給されるバイアス電圧の調整により、トランジスタＱ３ａは、例えば入力信号ＲＦｉｎの電力レベルが比較的小さい場合にオフとなり、入力信号ＲＦｉｎの電力レベルが比較的大きい場合にオンとなるようにバイアスされ得る。

バイアス回路１２０Ａは、例えば、電圧生成回路２００ｂ及びトランジスタＱ２ｂを備える。電圧生成回路２００ｂは、例えば、抵抗素子Ｒ３ｂ、トランジスタＱ４ｂ，Ｑ５ｂ及びキャパシタＣ３ｂを含む。電圧生成回路２００ｂ及びトランジスタＱ２ｂの構成及び作用は、バイアス回路１１０Ａにおける電圧生成回路２００ａ及びトランジスタＱ２ａと同様であるため、詳細な説明を省略する。バイアス回路１２０Ａでは、トランジスタＱ２ａが抵抗素子Ｒ１を経由してトランジスタＱ１のベースにバイアス電流又はバイアス電圧を供給する。

バイアス回路１１０Ａ，１２０Ａは、それぞれ、端子Ｔａ，Ｔｂに供給される制御電流Ｉｃｏｎｔ１，Ｉｃｏｎｔ２によりオン状態及びオフ状態が制御される。なお、制御電流Ｉｃｏｎｔ１，Ｉｃｏｎｔ２は、制御信号の一具体例である。もっとも、バイアス回路１１０Ａ，１２０Ａのオン状態及びオフ状態は、制御電圧により制御されてもよい。

電力増幅回路１００Ａは、出力電力のレベルに応じて異なる２つのパワーモードで動作し、動作するパワーモードに応じて使用されるバイアス回路が切り替わる。具体的には、出力電力が所定レベル以上であるハイパワーモード（第１モード）で電力増幅回路１００Ａが動作する場合、端子Ｔａには電圧生成回路２００ａをオン状態とする制御電流Ｉｃｏｎｔ１が供給され、端子Ｔｂには電圧生成回路２００ｂをオフ状態とする制御電流Ｉｃｏｎｔ２が供給される。これにより、トランジスタＱ１のベースにはバイアス回路１１０Ａからバイアス電流又はバイアス電圧が供給される。他方、出力電力が当該所定レベル未満であるローパワーモード（第２モード）で電力増幅回路１００Ａが動作する場合、端子Ｔａには電圧生成回路２００ａをオフ状態とする制御電流Ｉｃｏｎｔ１が供給され、端子Ｔｂには電圧生成回路２００ｂをオン状態とする制御電流Ｉｃｏｎｔ２が供給される。これにより、トランジスタＱ１のベースには、バイアス回路１２０Ａからバイアス電流又はバイアス電圧が供給される。

次に、図２Ａ〜図２Ｃ及び図３Ａ〜図３Ｃを参照しつつ、バイアス回路１１０Ａとバイアス回路１２０Ａの相違点について説明する。なお、バイアス回路１２０Ａを用いた場合におけるトランジスタＱ２ｂのエミッタ電圧をＶｂｉａｓ´とし、トランジスタＱ２ｂのベース電圧をＶ１´とする。

図２Ａは、バイアス回路１２０Ａを用いた場合における入力電力Ｐｉｎと電圧Ｖｂｉａｓ´との関係のイメージを示すグラフであり、図２Ｂは、バイアス回路１２０Ａを用いた場合における利得特性のイメージを示すグラフであり、図２Ｃは、バイアス回路１２０Ａを用いた場合における入力電力Ｐａでの電圧Ｖｂｉａｓ´の時間変化のイメージを示すグラフである。また、図３Ａは、バイアス回路１１０Ａを用いた場合における入力電力Ｐｉｎと電圧Ｖｂｉａｓとの関係のイメージを示すグラフであり、図３Ｂは、バイアス回路１１０Ａを用いた場合における利得特性のイメージを示すグラフであり、図３Ｃは、バイアス回路１１０Ａを用いた場合における入力電力Ｐａでの電圧Ｖｂｉａｓの時間変化のイメージを示すグラフである。

図２Ａに示されるように、バイアス回路１２０Ａにおける電圧Ｖｂｉａｓ´は、入力電力が比較的小さい領域においては一定であるが、入力電力が所定のレベルを超えると急激に低下する。これは、トランジスタＱ１のベース電流の増加に伴い、抵抗素子Ｒ１における電圧降下が生じ、トランジスタＱ１のベース電圧が低下するためである。従って、コレクタ電流の振幅がベース電流の振幅に伴わず、図２Ｂに示されるように電力利得の低下（以下、ゲインコンプレッションとも呼ぶ。）が生じ得る。

図２Ｃは、入力電力のレベルが比較的大きい場合（図２Ｂに示される入力電力Ｐａ）における電圧Ｖｂｉａｓ´の波形を示している。トランジスタＱ２ｂのエミッタには抵抗素子Ｒ１を経由して入力信号が伝搬されるため、電圧Ｖｂｉａｓ´は振幅波形となる。ここで、入力信号の信号振幅に応じてトランジスタＱ２ｂのエミッタ電圧が低下すると、トランジスタＱ２ｂがオン状態となる。そしてトランジスタＱ２ｂがオン状態である間（時間ｔ１）は、電圧Ｖｂｉａｓ´の波形は所定の値に維持される。具体的には、電圧Ｖｂｉａｓ´は、トランジスタＱ２ｂのベース電圧（Ｖ１´）からトランジスタＱ２ｂのベース・エミッタ間電圧（Ｖｂｅ２）を引いた値（Ｖ１´−Ｖｂｅ２）に維持される。

一方、バイアス回路１１０Ａにおいては、キャパシタＣ２ａにより検波された入力信号がトランジスタＱ３ａのベースに供給され、トランジスタＱ３ａにおいて当該入力信号が増幅されてトランジスタＱ２ａのエミッタに出力される。これにより、特に入力信号の電力レベルが比較的大きい場合に、トランジスタＱ２ａのエミッタの電圧振幅がバイアス回路１２０Ａに比べて大きくなる（図２Ｃ及び図３Ｃ参照）。従って、バイアス回路１１０Ａでは、バイアス回路１２０Ａに比べてトランジスタＱ２ａがオン状態である時間（すなわち電圧Ｖｂｉａｓが所定の値（Ｖ１−Ｖｂｅ２）に維持される時間）ｔ２が長くなる（ｔ１＜ｔ２）。これにより、電圧Ｖｂｉａｓの平均値Ｖｂｉａｓ＿ａｖｅは、電圧Ｖｂｉａｓ´の平均値Ｖｂｉａｓ´＿ａｖｅより高くなる。従って、図３Ａに示されるように、バイアス回路１１０Ａの使用時は、入力電力Ｐｉｎの電力レベルが比較的大きい領域における電圧Ｖｂｉａｓの低下、及びトランジスタＱ１のベース電圧の低下が抑制される。

このように、電力増幅回路１００Ａは、特性の異なる２つのバイアス回路１１０Ａ，１２０Ａを備え、ローパワーモードではバイアス回路１２０Ａが用いられ、ハイパワーモードではバイアス回路１１０Ａが用いられる。これにより、例えば出力電力のレベルに依らずバイアス回路１２０Ａが用いられる構成に比べて、出力電力が比較的大きい領域における線形性を向上させることができる。加えて、仮に出力電力に依らずバイアス回路１１０Ａが用いられるとすると、トランジスタＱ２ａ，Ｑ３ａのエミッタ電圧が上昇することによりトランジスタＱ１のベース電流が増加し、結果として意図しない電力利得の上昇を招き得る。この点、本実施形態に係る電力増幅回路１００Ａでは、ローパワーモードにおいては入力信号の検波機能を有さないバイアス回路１２０Ａが使用されるため、当該電力利得の上昇が抑制される。従って、ローパワーモードにおいて電力利得の線形性を向上させることができる。

図１に戻り、入力端子から見たバイアス回路１１０Ａ側のインピーダンスについて説明する。例えば、特許文献１に開示されるように、トランジスタＱ３ａ及び抵抗素子Ｒ２ａを備えない構成においては、キャパシタＣ２ａの影響により入力端子とトランジスタＱ１のインピーダンスの不整合が生じ、電力付加効率の低下や電力利得の低下を招き得る。また、例えば電力増幅回路が２段の増幅器から構成され、トランジスタＱ１が後段の増幅器である場合は、段間のインピーダンスの不整合が生じ得る。一方、電力増幅回路１００Ａにおいては、入力端子から見たキャパシタＣ２ａの先に、トランジスタＱ３ａのベース及び抵抗素子Ｒ２ａが接続される。ここで、トランジスタのベースは一般的にインピーダンスが比較的高い。従って、電力増幅回路１００Ａでは、特許文献１に開示される構成に比べて、入力端子から見たキャパシタＣ１側のインピーダンスに対するキャパシタＣ２ａ側のインピーダンスが高くなる。これにより、キャパシタＣ２ａが増幅器と当該増幅器の前段の回路とのインピーダンス整合に与える影響を抑制することができる。すなわち、電力増幅回路１００Ａは、増幅器と前段の回路のインピーダンスを整合しつつ、電力利得の線形性を向上させることができる。

図４は、本発明の第２実施形態に係る電力増幅回路の構成例を示す図である。なお、電力増幅回路１００Ａと同一の要素には同一の符号を付して説明を省略する。また、第２実施形態以降では第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。

図４に示されるように、電力増幅回路１００Ｂは、電力増幅回路１００ＡにおけるトランジスタＱ１、キャパシタＣ１及び抵抗素子Ｒ１を含む増幅経路が並列接続される。また、電力増幅回路１００Ｂは、バイアス回路１２０Ａの代わりにバイアス回路１２０Ｂを備える。

並列接続された２つの増幅経路は、それぞれ、トランジスタＱ１ｘ，Ｑ１ｙ、キャパシタＣ１ｘ，Ｃ１ｙ及び抵抗素子Ｒ１ｘ，Ｒ１ｙを含む。なお、これらの各素子の接続関係及び作用については、電力増幅回路１００ＡにおけるトランジスタＱ１、キャパシタＣ１及び抵抗素子Ｒ１と同様であるため、詳細な説明は省略する。トランジスタＱ１ｘのベースには、バイアス回路１１０Ａから抵抗素子Ｒ１ｘを経由してバイアス電流又はバイアス電圧が供給され、トランジスタＱ１ｙのベースには、バイアス回路１２０Ｂから抵抗素子Ｒ１ｙを経由してバイアス電流又はバイアス電圧が供給される。

バイアス回路１２０Ｂは、バイアス回路１２０Ａに比べて、トランジスタＱ３ｂをさらに備える。トランジスタＱ３ｂは、バイアス回路１１０ＡにおけるトランジスタＱ３ａと同様に、コレクタに電源電圧Ｖｂａｔｔが供給され、ベースに電圧Ｖ１に応じた電圧Ｖ２が供給され、エミッタがトランジスタＱ２ｂのエミッタに接続される。また、トランジスタＱ３ｂのベースには、キャパシタＣ２ａを経由して入力信号ＲＦｉｎの交流成分が供給される。これにより、トランジスタＱ３ｂは電圧Ｖ２によりバイアスされ、入力信号ＲＦｉｎを増幅した信号をトランジスタＱ２ｂのエミッタに出力する。

本実施形態では、電力増幅回路１００Ｂがハイパワーモードで動作する場合、端子Ｔａ，Ｔｂそれぞれに電圧生成回路２００ａ，２００ｂをオン状態とする制御電流Ｉｃｏｎｔ１，Ｉｃｏｎｔ２が供給される。これにより、トランジスタＱ１ｘ及びトランジスタＱ１ｙのそれぞれにバイアス回路１１０Ａ，１２０Ｂからバイアス電流が供給され、双方のトランジスタが動作する。このとき、キャパシタＣ２ａにより検波された入力信号がトランジスタＱ３ａに加えてトランジスタＱ３ｂにも供給される。従って、バイアス回路１２０Ｂはバイアス回路１１０Ａと同様に入力信号の検波機能を有する回路として動作する。他方、電力増幅回路１００Ｂがローパワーモードで動作する場合、端子Ｔａには電圧生成回路２００ａをオフ状態とする制御電流Ｉｃｏｎｔ１が供給され、端子Ｔｂには電圧生成回路２００ｂをオン状態とする制御電流Ｉｃｏｎｔ２が供給される。これにより、トランジスタＱ１ｙにバイアス回路１２０Ｂからバイアス電流が供給され、トランジスタＱ１ｙが動作する。このとき、電圧生成回路２００ａがオフ状態であるため、トランジスタＱ３ｂのベースには直流電圧が供給されず、トランジスタＱ３ｂはオフ状態となる。従って、バイアス回路１２０Ｂは、バイアス回路１２０Ａと同様に入力信号の検波機能を有さない回路として動作する。

上述の構成においても、電力増幅回路１００Ｂは、電力増幅回路１００Ａと同様に、増幅器と前段の回路のインピーダンスを整合しつつ、電力利得の線形性を向上させることができる。また、電力増幅回路１００Ｂでは、パワーモードに応じて増幅用のトランジスタサイズが切り替わるため、各パワーモードに応じてトランジスタＱ１ｘ，Ｑ１ｙを設計することができる。

図５は、本発明の第２実施形態に係る電力増幅回路及び比較例における電力利得のシミュレーション結果を示すグラフである。具体的に、同グラフは、入力信号ＲＦｉｎの周波数を８２４ＭＨｚ又は９１５ＭＨｚとした場合における出力電力と電力利得の関係をシミュレーションした結果である。なお、比較例とは、電力増幅回路１００Ｂと同様の構成において、ハイパワーモード及びローパワーモードのいずれにおいてもバイアス回路１１０Ａをオン状態（すなわち、検波機能を有する）とした場合の結果である。図５の横軸は出力電力Ｐｏｕｔ（ｄＢｍ）を示し、縦軸は利得（ｄＢ）を示す。

同図に示されるように、比較例によると、いずれの周波数であっても出力電力の増大に伴って電力利得が大きく上昇している。他方、電力増幅回路１００Ｂによると、出力電力の増大に伴って電力利得は多少上昇するものの、比較例に比べて当該上昇のレベルが小さい。ここから、電力増幅回路１００Ｂは、比較例に比べて電力利得の線形性が向上していることが分かる。

図６は、本発明の第３実施形態に係る電力増幅回路の構成例を示す図である。なお、電力増幅回路１００Ｂと同一の要素には同一の符号を付して説明を省略する。

図６に示されるように、電力増幅回路１００Ｃは、電力増幅回路１００Ｂに比べて、バイアス回路１１０Ａの代わりにバイアス回路１１０Ｂを備える。具体的には、バイアス回路１１０Ｂは、バイアス回路１１０Ａに比べて抵抗素子Ｒ４をさらに備える。

抵抗素子Ｒ４は、キャパシタＣ２ａに直列接続される。抵抗素子Ｒ４の抵抗値の調整により、キャパシタＣ２ａにおける入力信号ＲＦｉｎの検波レベルを調整することができる。

このような構成によっても、電力増幅回路１００Ｃは電力増幅回路１００Ｂと同様に、増幅器と前段の回路のインピーダンスを整合しつつ、電力利得の線形性を向上させることができる。

図７は、本発明の第４実施形態に係る電力増幅回路の構成例を示す図である。なお、電力増幅回路１００Ｂと同一の要素には同一の符号を付して説明を省略する。

図７に示されるように、電力増幅回路１００Ｄは、電力増幅回路１００Ｂに比べて、バイアス回路１１０Ａの代わりにバイアス回路１１０Ｃを備える。具体的には、バイアス回路１１０Ｃは、バイアス回路１１０Ａに比べてトランジスタＱ６をさらに備える。

トランジスタＱ６は、ダイオード接続され、コレクタがトランジスタＱ２ａ，Ｑ３ａのエミッタに接続され、エミッタがトランジスタＱ５ａのベースに接続される。すなわち、トランジスタＱ６のエミッタにはトランジスタＱ５ａのベース・エミッタ間電圧Ｖｂｅ５が供給される。トランジスタＱ６の機能について、図８Ａ及び図８Ｂを参照しつつ説明する。

図８Ａは、本発明の第４実施形態に係る電力増幅回路における入力電力Ｐｉｎと電圧Ｖｂｉａｓとの関係のイメージを示すグラフであり、図８Ｂは、本発明の第４実施形態に係る電力増幅回路における入力電力Ｐｂでの電圧Ｖｂｉａｓの時間変化のイメージを示すグラフである。なお、入力電力Ｐｂとは、入力信号ＲＦｉｎの電力レベルが比較的大きく、例えばトランジスタＱ１が飽和状態で動作する場合における入力電力である。

図８Ｂに示されるように、電力増幅回路１００Ｄにおいては、トランジスタＱ２ａのオン及びオフの切り替えに加えて、トランジスタＱ６もオン及びオフが切り替えられる。すなわち、入力信号の信号振幅に応じてトランジスタＱ６のコレクタ電圧が上昇すると、トランジスタＱ６がオン状態となる。そしてトランジスタＱ６がオン状態である間（時間ｔ３）は、電圧Ｖｂｉａｓの波形は所定の値に維持される。具体的には、電圧Ｖｂｉａｓは、トランジスタＱ５ａのベース・エミッタ間電圧（Ｖｂｅ５）とトランジスタＱ６のベース・エミッタ間電圧（Ｖｂｅ６）を足した値（Ｖｂｅ５＋Ｖｂｅ６）に維持される。

このように、電力増幅回路１００Ｄでは、電圧Ｖｂｉａｓが低下するとトランジスタＱ２ａがオンとなり、上昇するとトランジスタＱ６がオンとなる。これにより、トランジスタＱ１が飽和状態で動作する場合に、トランジスタＱ６を備えない構成に比べて電圧Ｖｂｉａｓの平均値が低下する（図８Ｂ及び図３Ｃ参照）。ここで、電力増幅回路１００Ａでは、図３Ａに示されるように飽和状態において電圧Ｖｂｉａｓが上昇し、電力利得の線形性が向上する一方、電力付加効率が低下するおそれがある。この点、電力増幅回路１００Ｄでは、図８Ａに示されるように飽和状態における電圧Ｖｂｉａｓの上昇が抑制され、電力付加効率を向上させることができる。

このような構成によっても、電力増幅回路１００Ｄは電力増幅回路１００Ｂと同様に、増幅器と前段の回路のインピーダンスを整合しつつ、電力利得の線形性を向上させることができる。また、電力増幅回路１００ＤはトランジスタＱ６を備えることにより、入力信号の電力レベルが比較的高い領域において電力増幅回路１００Ａ〜１００Ｃに比べて電力付加効率を向上させることができる。

なお、トランジスタＱ６の代わりにダイオード素子が用いられてもよい。

また、電力増幅回路１００Ｄは、電力増幅回路１００Ｃに示されるように抵抗素子Ｒ４をさらに備えていてもよい。

図９は、本発明の第５実施形態に係る電力増幅回路の構成例を示す図である。なお、電力増幅回路１００Ａと同一の要素には同一の符号を付して説明を省略する。

図９に示されるように、電力増幅回路１００Ｅでは、増幅器が多段接続される。具体的には、電力増幅回路１００Ｅは、３段の増幅器１０，２０，３０を備える。

１段目の増幅器１０は、トランジスタＱ１０，キャパシタＣ１０及び抵抗素子Ｒ１０により構成される１つの増幅経路を含む。２段目の増幅器２０は、トランジスタＱ２０ｘ、キャパシタＣ２０ｘ及び抵抗素子Ｒ２０ｘにより構成される増幅経路と、トランジスタＱ２０ｙ、キャパシタＣ２０ｙ及び抵抗素子Ｒ２０ｙにより構成される増幅経路と、を含む。３段目の増幅器３０は、トランジスタＱ３０ｘ、キャパシタＣ３０ｘ及び抵抗素子Ｒ３０ｘにより構成される増幅経路と、トランジスタＱ３０ｙ、キャパシタＣ３０ｙ及び抵抗素子Ｒ３０ｙにより構成される増幅経路と、トランジスタＱ３０ｚ、キャパシタＣ３０ｚ及び抵抗素子Ｒ３０ｚにより構成される増幅経路と、を含む。なお、これらの各素子の接続関係及び作用については、電力増幅回路１００ＡにおけるトランジスタＱ１、キャパシタＣ１及び抵抗素子Ｒ１と同様であるため、詳細な説明は省略する。

トランジスタＱ１０，Ｑ２０ｘ，Ｑ２０ｙのベースには、それぞれ、バイアス回路１２１〜１２３からバイアス電流又はバイアス電圧が供給される。また、トランジスタＱ３０ｘ〜Ｑ３０ｚには、それぞれ、バイアス回路１３０からバイアス電流又はバイアス電圧が供給される。なお、バイアス回路１２１〜１２３については、図１に示されるバイアス回路１２０Ａと同様の構成とすることができるため、詳細な説明を省略する。

バイアス回路１３０は、３つの電圧生成回路２０１〜２０３、９つのトランジスタＱ４０ｘ〜Ｑ４０ｚ，Ｑ４１ｘ〜Ｑ４１ｚ，Ｑ４２ｘ〜Ｑ４２ｚ、キャパシタＣ２ａ及び抵抗素子Ｒ２ａ，Ｒ４を含む。なお、３つの電圧生成回路２０１〜２０３については、図１に示される電圧生成回路２００ａと同様の構成とすることができるため、詳細な説明を省略する。

トランジスタＱ４０ｘ〜Ｑ４０ｚ及びトランジスタＱ４２ｘ〜Ｑ４２ｚは、それぞれ、バイアス回路１１０ＡにおけるトランジスタＱ２ａに相当する素子であり、トランジスタＱ３０ｘ〜Ｑ３０ｚにバイアス電流を供給する。トランジスタＱ４１ｘ〜Ｑ４１ｚは、それぞれ、バイアス回路１１０ＡにおけるトランジスタＱ３ａに相当する素子であり、キャパシタＣ２ａにより検波された入力信号が供給される。また、トランジスタＱ４０ｘは、端子Ｔ１に供給されるオン又はオフ信号により制御され、トランジスタ４２ｘ〜４２ｚは、端子Ｔ２に供給されるオン又はオフ信号により制御され、トランジスタ４０ｙ，４０ｚ，４１ｘ〜４１ｚは、端子Ｔ３に供給されるオン又はオフ信号により制御される。

電力増幅回路１００Ｅは、出力電力のレベルに応じて異なる３つのパワーモードで動作し、動作するパワーモードに応じてバイアス電流が切り替わる。具体的には、電力増幅回路１００Ｅがローパワーモードで動作する場合、端子Ｔ１にオン信号が供給され、端子Ｔ２及び端子Ｔ３にオフ信号が供給される。これにより、バイアス回路１２１、バイアス回路１２２及び電圧生成回路２０１がオン状態となる。従って、ローパワーモードでは、トランジスタＱ１０，Ｑ２０ｘ，Ｑ３０ｘが増幅動作を行う。次に、出力電力がローパワーモードより大きくハイパワーモードより小さいミドルパワーモードで電力増幅回路１００Ｅが動作する場合、端子Ｔ１及び端子Ｔ２にオン信号が供給され、端子Ｔ３にオフ信号が供給される。これにより、バイアス回路１２１、バイアス回路１２２、電圧生成回路２０１及び電圧生成回路２０３がオン状態となる。従って、ミドルパワーモードでは、トランジスタＱ１０，Ｑ２０ｘ，Ｑ３０ｘ〜Ｑ３０ｙが増幅動作を行う。そして、電力増幅回路１００Ｅがハイパワーモードで動作する場合、端子Ｔ１〜Ｔ３全てにオン信号が供給される。これにより、バイアス回路１２１〜１２３及び電圧生成回路２０１〜２０３の全てがオン状態となる。従って、ハイパワーモードでは、全てのトランジスタＱ１０，Ｑ２０ｘ，Ｑ２０ｙ，Ｑ３０ｘ〜Ｑ３０ｚが増幅動作を行う。このとき、トランジスタＱ４１ｘ〜Ｑ４１ｚがオン状態となるため、バイアス回路１３０は、バイアス回路１１０Ａと同様に検波機能を有する回路として動作する。

このような構成によっても、電力増幅回路１００Ｅは電力増幅回路１００Ａと同様に、前段の増幅器の出力インピーダンスと後段の増幅器の入力インピーダンスを整合しつつ、電力利得の線形性を向上させることができる。また、電力増幅回路１００Ｅによると、３つのパワーモードに応じてトランジスタサイズ及びバイアス回路の検波機能の有無が切り替えられるため、これらが切り替えられない構成に比べてさらに線形性を向上させることができる。

なお、図９に示されるように、増幅器が多段接続される構成において、バイアス回路１２１〜１２３の構成は特に限定されず、上述のバイアス回路の各種構成を適用することができる。

また、多段接続される増幅器の段数は３段に限られず、２段又は４段以上であってもよい。

以上、本発明の例示的な実施形態について説明した。電力増幅回路１００Ａ〜１００Ｅにおいてバイアス回路１１０Ａ〜１１０Ｃ，１３０は、トランジスタＱ１，Ｑ３０ｘ〜Ｑ３０ｚのベースにバイアス電流又はバイアス電圧を供給するトランジスタＱ２ａ，４０ｘ〜４０ｚと、信号供給回路（例えば、キャパシタＣ２ａ）により供給された入力信号ＲＦｉｎを増幅してトランジスタＱ２ａ，４０ｘ〜４０ｚのエミッタに出力するトランジスタＱ３ａ，Ｑ４１ｘ〜Ｑ４１ｚと、トランジスタＱ２ａ，Ｑ３ａのベース間又はトランジスタＱ４０ｙ，Ｑ４１ｘ〜Ｑ４１ｚのベース間に接続されたインピーダンス回路（例えば、抵抗素子Ｒ２ａ）を備える。これにより、電圧Ｖｂｉａｓの低下が抑制され、電力利得の線形性を向上させることができる。また、入力端子から見たキャパシタＣ２ａ側のインピーダンスが高くなるため、キャパシタＣ２ａが増幅器と当該増幅器の前段の回路とのインピーダンス整合に与える影響が抑制される。従って、電力増幅回路１００Ａ〜１００Ｅは、特許文献１に開示される構成に比べて、増幅器と前段の回路のインピーダンスを整合しつつ、電力利得の線形性を向上させることができる。また、電力増幅回路１００Ａ〜１００Ｅのパワーモードに応じてトランジスタＱ３ａ，Ｑ４１ｘ〜Ｑ４１ｚのオン及びオフが切り替えられることにより、ローパワーモード又はミドルパワーモードにおける電力利得の線形性を向上させることができる。

以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更又は改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。

１００Ａ〜１００Ｅ…電力増幅回路、１１０Ａ〜１１０Ｃ，１２０Ａ，１２０Ｂ，１２１〜１２３，１３０…バイアス回路、２００ａ，２００ｂ，２０１〜２０３…電圧生成回路、１０，２０，３０…増幅器、Ｑ１，Ｑ１ｘ，Ｑ１ｙ，Ｑ２ａ，Ｑ２ｂ，Ｑ３ａ，Ｑ３ｂ，Ｑ４ａ，Ｑ４ｂ，Ｑ５ａ，Ｑ５ｂ，Ｑ６，Ｑ１０，Ｑ２０ｘ，Ｑ２０ｙ，Ｑ３０ｘ〜Ｑ３０ｚ…トランジスタ、Ｃ１，Ｃ１ｘ，Ｃ１ｙ，Ｃ２ａ，Ｃ３ａ，Ｃ３ｂ，Ｃ１０，Ｃ２０ｘ，Ｃ２０ｙ，Ｃ３０ｘ〜Ｃ３０ｚ…キャパシタ、Ｒ１，Ｒ１ｘ，Ｒ１ｙ，Ｒ２ａ，Ｒ３ａ，Ｒ３ｂ，Ｒ４，Ｒ１０，Ｒ２０ｘ，Ｒ２０ｙ，Ｒ３０ｘ〜Ｒ３０ｚ…抵抗素子、Ｔａ，Ｔｂ，Ｔ１〜Ｔ３…端子

Claims (1)

1. 電力増幅回路であって、
   ベース又はゲートに入力信号が供給され、コレクタ又はドレインから前記入力信号を増幅した増幅信号を出力する増幅トランジスタと、
   前記増幅トランジスタのベース又はゲートにバイアス電流又はバイアス電圧を供給するバイアス回路と、
   前記増幅トランジスタのベース又はゲートと、前記バイアス回路との間に直列接続された抵抗素子と、
   を備え、
   前記バイアス回路は、
   制御信号に応じて第１直流電圧を生成する電圧生成回路と、
   ベース又はゲートに前記第１直流電圧が供給され、エミッタ又はソースから前記抵抗素子を経由して前記増幅トランジスタのベース又はゲートに前記バイアス電流又はバイアス電圧を供給する第１トランジスタと、
   ベース又はゲートに第２直流電圧が供給され、エミッタ又はソースが前記第１トランジスタのエミッタ又はソースに接続された第２トランジスタと、
   前記増幅トランジスタのベース又はゲートと、前記第２トランジスタのベース又はゲートとの間に設けられた信号供給回路であって、前記第２トランジスタのベース又はゲートに前記入力信号を供給する信号供給回路と、
   前記第１トランジスタのベース又はゲートと前記第２トランジスタのベース又はゲートとの間に設けられたインピーダンス回路と、
   を備え、
   前記電力増幅回路が第１モードで動作する場合、前記制御信号により前記電圧生成回路がオン状態に制御され、前記電力増幅回路が前記第１モードより前記増幅信号の電力レベルが小さい第２モードで動作する場合、前記制御信号により前記電圧生成回路がオフ状態に制御される、
   電力増幅回路。