KR20200018305A - 전력 증폭 회로 - Google Patents

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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

증폭기와 전단의 회로의 임피던스를 정합하면서, 선형성을 향상시킨다.
전력 증폭 회로는, 증폭 트랜지스터와, 증폭 트랜지스터에 바이어스 전류 또는 전압을 공급하는 바이어스 회로와, 증폭 트랜지스터의 베이스와 바이어스 회로 사이에 접속된 제1 저항 소자를 구비하고, 바이어스 회로는, 전압 생성 회로와, 베이스에 제1 직류 전압이 공급되며 이미터로부터 바이어스 전류 또는 전압을 공급하는 제1 트랜지스터와, 베이스에 제2 직류 전압이 공급되며 이미터가 제1 트랜지스터의 이미터에 접속된 제2 트랜지스터와, 제2 트랜지스터의 베이스에 입력 신호를 공급하는 신호 공급 회로와, 제1 트랜지스터의 베이스와 제2 트랜지스터의 베이스 사이에 마련된 임피던스 회로를 구비하고, 제1 모드에서 동작하는 경우, 전압 생성 회로가 온 상태로 제어되고, 제1 모드보다 전력 레벨이 작은 제2 모드에서 동작하는 경우, 전압 생성 회로가 오프 상태로 제어된다.

Description

전력 증폭 회로{POWER AMPLIFIER CIRCUIT}
본 발명은, 전력 증폭 회로에 관한 것이다.
휴대 전화 등의 이동체 통신기에 탑재되는 전력 증폭 회로에 있어서는, 일반적으로 증폭기로서 바이폴라 트랜지스터가 사용된다. 바이폴라 트랜지스터는, 소자의 온도가 상승하면 콜렉터 전류가 증가되고, 이에 의해 온도가 더 상승하여 콜렉터 전류가 증가된다는 열적인 정귀환 특성을 갖는다. 따라서, 온도 상승에 의한 콜렉터 전류의 증가를 억제하기 위해, 예를 들어 바이폴라 트랜지스터의 베이스와 베이스 바이어스 전압 공급 단자 사이에 저항 소자(이하, 밸러스트 저항이라고도 부름)를 삽입하는 구성이 알려져 있다. 당해 구성에서는, 밸러스트 저항에 있어서의 전압 강하에 의해 베이스 전류의 증가가 억제되기 때문에, 콜렉터 전류의 증가도 또한 억제된다.
밸러스트 저항을 구비한 구성에 있어서는, 입력 신호의 전력 레벨의 증대에 수반하여 베이스 전류가 증가되면, 밸러스트 저항에 있어서의 전압 강하가 커지기 때문에, 베이스 전압이 저하된다. 이에 의해, 콜렉터 전류의 진폭이 베이스 전류의 진폭에 수반하지 않고 전력 이득이 저하되어, 증폭기의 선형성이 열화될 수 있다. 당해 선형성의 열화를 억제하기 위해, 예를 들어 특허문헌 1에는, 신호 입력 단자와 베이스 바이어스 전압 공급 단자 사이에 용량 소자가 마련된 전력 증폭기가 개시되어 있다. 당해 구성에 의하면, 신호 입력 단자로부터 공급되는 전력을 베이스 바이어스 전압 공급 단자에 전달할 수 있다. 따라서, 베이스 전압의 저하가 억제되어, 선형성이 개선된다.
일본 특허 공개 제2003-324325호 공보
그러나, 특허문헌 1에 개시되는 구성에서는, 신호 입력 단자와 베이스 바이어스 전압 공급 단자 사이에 접속된 용량 소자가, 신호 입력 단자로부터 본 정합 회로의 일부가 될 수 있다. 즉, 당해 용량 소자가, 증폭기의 입력 임피던스와 당해 증폭기의 전단의 회로의 출력 임피던스의 정합에 영향을 준다는 문제가 있다.
본 발명은, 이러한 사정을 감안하여 이루어진 것이며, 증폭기와 전단의 회로의 임피던스를 정합하면서, 전력 이득의 선형성을 향상시키는 전력 증폭 회로를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위해, 본 발명의 일 측면에 관한 전력 증폭 회로는, 베이스 또는 게이트에 입력 신호가 공급되고, 콜렉터 또는 드레인으로부터 입력 신호를 증폭한 증폭 신호를 출력하는 증폭 트랜지스터와, 증폭 트랜지스터의 베이스 또는 게이트에 바이어스 전류 또는 바이어스 전압을 공급하는 바이어스 회로와, 증폭 트랜지스터의 베이스 또는 게이트와, 바이어스 회로 사이에 직렬 접속된 저항 소자를 구비하고, 바이어스 회로는, 제어 신호에 따라서 제1 직류 전압을 생성하는 전압 생성 회로와, 베이스 또는 게이트에 제1 직류 전압이 공급되고, 이미터 또는 소스로부터 저항 소자를 경유하여 증폭 트랜지스터의 베이스 또는 게이트에 바이어스 전류 또는 바이어스 전압을 공급하는 제1 트랜지스터와, 베이스 또는 게이트에 제2 직류 전압이 공급되고, 이미터 또는 소스가 제1 트랜지스터의 이미터 또는 소스에 접속된 제2 트랜지스터와, 증폭 트랜지스터의 베이스 또는 게이트와, 제2 트랜지스터의 베이스 또는 게이트 사이에 마련된 신호 공급 회로이며, 제2 트랜지스터의 베이스 또는 게이트에 입력 신호를 공급하는 신호 공급 회로와, 제1 트랜지스터의 베이스 또는 게이트와 제2 트랜지스터의 베이스 또는 게이트 사이에 마련된 임피던스 회로를 구비하고, 전력 증폭 회로가 제1 모드에서 동작하는 경우, 제어 신호에 의해 전압 생성 회로가 온 상태로 제어되고, 전력 증폭 회로가 제1 모드보다 증폭 신호의 전력 레벨이 작은 제2 모드에서 동작하는 경우, 제어 신호에 의해 전압 생성 회로가 오프 상태로 제어된다.
본 발명에 따르면, 증폭기와 전단의 회로의 임피던스를 정합하면서, 전력 이득의 선형성을 향상시키는 전력 증폭 회로를 제공할 수 있다.
도 1은 본 발명의 제1 실시 형태에 관한 전력 증폭 회로의 구성예를 도시하는 도면.
도 2a는 바이어스 회로(120A)를 사용한 경우에 있어서의 입력 전력 Pin과 전압 Vbias'의 관계의 이미지를 나타내는 그래프.
도 2b는 바이어스 회로(120A)를 사용한 경우에 있어서의 이득 특성의 이미지를 나타내는 그래프.
도 2c는 바이어스 회로(120A)를 사용한 경우에 있어서의 입력 전력 Pa에서의 전압 Vbias'의 시간 변화의 이미지를 나타내는 그래프.
도 3a는 바이어스 회로(110A)를 사용한 경우에 있어서의 입력 전력 Pin과 전압 Vbias의 관계의 이미지를 나타내는 그래프.
도 3b는 바이어스 회로(110A)를 사용한 경우에 있어서의 이득 특성의 이미지를 나타내는 그래프.
도 3c는 바이어스 회로(110A)를 사용한 경우에 있어서의 입력 전력 Pa에서의 전압 Vbias의 시간 변화의 이미지를 나타내는 그래프.
도 4는 본 발명의 제2 실시 형태에 관한 전력 증폭 회로의 구성예를 도시하는 도면.
도 5는 본 발명의 제2 실시 형태에 관한 전력 증폭 회로 및 비교예에 있어서의 전력 이득의 시뮬레이션 결과를 나타내는 그래프.
도 6은 본 발명의 제3 실시 형태에 관한 전력 증폭 회로의 구성예를 도시하는 도면.
도 7은 본 발명의 제4 실시 형태에 관한 전력 증폭 회로의 구성예를 도시하는 도면.
도 8a는 본 발명의 제4 실시 형태에 관한 전력 증폭 회로에 있어서의 입력 전력 Pin과 전압 Vbias의 관계의 이미지를 나타내는 그래프.
도 8b는 본 발명의 제4 실시 형태에 관한 전력 증폭 회로에 있어서의 입력 전력 Pb에서의 전압 Vbias의 시간 변화의 이미지를 나타내는 그래프.
도 9는 본 발명의 제5 실시 형태에 관한 전력 증폭 회로의 구성예를 도시하는 도면.
이하, 도면을 참조하여 본 발명의 일 실시 형태에 대하여 설명한다. 또한, 동일한 요소에는 동일한 부호를 붙이고, 중복되는 설명을 생략한다.
도 1은 본 발명의 제1 실시 형태에 관한 전력 증폭 회로의 구성예를 도시하는 도면이다. 도 1에 도시된 전력 증폭 회로(100A)는, 예를 들어 휴대 전화에 탑재되어, 기지국에 송신하는 무선 주파수(RF : Radio Frequency) 신호의 전력을 증폭하기 위해 사용된다. 전력 증폭 회로(100A)는, 예를 들어 2G(제2세대 이동 통신 시스템), 3G(제3세대 이동 통신 시스템), 4G(제4세대 이동 통신 시스템), 5G(제5세대 이동 통신 시스템), LTE(Long Term Evolution)-FDD(Frequency Division Duplex), LTE-TDD(Time Division Duplex), LTE-Advanced, LTE-Advanced Pro 등의 통신 규격의 신호의 전력을 증폭한다. 또한, 전력 증폭 회로(100A)가 증폭하는 신호의 통신 규격은 이들에 한정되지 않는다.
전력 증폭 회로(100A)는, 트랜지스터 Q1, 바이어스 회로(110A, 120A), 캐패시터 C1 및 저항 소자 R1을 구비한다. 전력 증폭 회로(100A)는, 입력 단자에 공급된 입력 신호 RFin을 증폭하고, 출력 단자로부터 증폭 신호 RFout를 출력한다. 이하에, 각 구성 요소에 대하여 상세하게 설명한다.
트랜지스터 Q1(증폭 트랜지스터)은, 콜렉터에 전원 전압(도시하지 않음)이 공급되고, 베이스에 캐패시터 C1이 직렬 접속되며, 이미터가 접지된다. 트랜지스터 Q1의 베이스에는, 전력 증폭 회로(100A)의 외부로부터 캐패시터 C1을 경유하여 입력 신호 RFin이 공급되고, 바이어스 회로(110A) 또는 바이어스 회로(120A)로부터 저항 소자 R1을 경유하여 바이어스 전류 또는 바이어스 전압이 공급된다. 이에 의해, 트랜지스터 Q1의 콜렉터로부터 입력 신호 RFin을 증폭한 증폭 신호 RFout가 출력된다. 트랜지스터 Q1은, 바이어스 회로(110A, 120A)로부터 공급되는 바이어스 전류 또는 바이어스 전압에 따라서 이득이 제어된다.
또한, 트랜지스터 Q1은, 복수의 단위 트랜지스터(핑거)가 병렬 접속된 구성(즉, 멀티 핑거 구성)을 포함하는 트랜지스터군이어도 된다. 또한, 단위 트랜지스터란, 트랜지스터로서의 기능을 발휘하는 최소한의 구성인 것으로 한다.
트랜지스터 Q1은 특별히 한정되지 않지만, 본 명세서에 있어서는 헤테로 접합 바이폴라 트랜지스터(HBT : Heterojunction Bipolar Transistor) 등의 바이폴라 트랜지스터인 것으로서 설명한다. 또한, 바이폴라 트랜지스터 대신에 전계 효과 트랜지스터(FET : Field Effect Transistor)를 사용해도 된다. FET는, 예를 들어 MOSFET(Metal-oxide-semiconductor Field Effect Transistor), JFET(Junction Field Effect Transistor), MESFET(Metal-semiconductor Field Effect Transistor) 등을 포함한다. 바이폴라 트랜지스터 대신에 FET를 사용하는 경우, 콜렉터, 베이스, 이미터를, 각각, 드레인, 게이트, 소스로 대체하면 된다. 이하에 설명하는 다른 트랜지스터에 대해서도 마찬가지이다.
바이어스 회로(110A, 120A)는, 각각, 바이어스 전류 또는 바이어스 전압을 생성하고, 트랜지스터 Q1의 베이스에 공급한다. 바이어스 회로(110A, 120A)의 구성의 상세는 후술한다.
캐패시터 C1은, 일단이 입력 단자에 접속되고, 타단이 트랜지스터 Q1의 베이스에 접속된다. 캐패시터 C1은, 입력 신호 RFin의 직류 성분을 제거한다.
저항 소자 R1은, 트랜지스터 Q1의 베이스와 바이어스 회로(110A, 120A)의 출력 사이에 직렬 접속된다. 구체적으로는, 저항 소자 R1은, 일단이 트랜지스터 Q1의 베이스에 접속되고, 타단이 후술하는 트랜지스터 Q2a, Q3a, Q2b의 각 이미터에 접속된다. 저항 소자 R1은, 트랜지스터 Q1의 열적인 정귀환을 억제하기 위한 밸러스트 저항이다. 즉, 트랜지스터 Q1은, 트랜지스터 소자의 온도가 상승하면 콜렉터 전류가 증가되고, 이에 의해 온도가 더 상승하여 콜렉터 전류가 증가된다는 열적인 정귀환 특성을 갖는다. 따라서, 예를 들어 복수의 단위 트랜지스터가 병렬 접속된 멀티 핑거 구성에 있어서, 만약 저항 소자 R1을 구비하고 있지 않으면, 일부의 트랜지스터에 콜렉터 전류가 집중되어, 열 폭주를 일으켜 파괴에 이를 가능성이 있다. 이 점에서, 전력 증폭 회로(100A)에서는 저항 소자 R1을 구비함으로써, 트랜지스터 Q1의 베이스 전류가 증가되면 저항 소자 R1에 있어서의 전압 강하에 의해 베이스 전류의 당해 증가가 억제된다. 따라서, 트랜지스터 Q1의 콜렉터 전류의 증가가 억제된다.
다음에, 바이어스 회로(110A, 120A)의 구성의 상세에 대하여 설명한다. 바이어스 회로(110A)는, 예를 들어 전압 생성 회로(200a), 트랜지스터 Q2a, Q3a, 캐패시터 C2a 및 저항 소자 R2a를 구비한다.
전압 생성 회로(200a)는, 예를 들어 저항 소자 R3a, 트랜지스터 Q4a, Q5a 및 캐패시터 C3a를 포함한다. 저항 소자 R3a는, 일단에 단자 Ta로부터 제어 전류 Icont1이 공급되고, 타단이 트랜지스터 Q4a의 콜렉터에 접속된다. 트랜지스터 Q4a, Q5a는 직렬 접속된다. 구체적으로는, 트랜지스터 Q4a는, 콜렉터와 베이스가 접속되고(이하, 다이오드 접속이라고도 부름), 콜렉터가 저항 소자 R3a의 타단에 접속되며, 이미터가 트랜지스터 Q5a의 콜렉터에 접속된다. 트랜지스터 Q5a는, 다이오드 접속되고, 이미터가 접지된다. 캐패시터 C3a는, 일단이 트랜지스터 Q4a의 베이스에 접속되고, 타단이 접지된다. 캐패시터 C3a는, 트랜지스터 Q2a의 베이스 전압을 교류적으로 접지한다.
상술한 구성에 의해, 전압 생성 회로(200a)에서는 트랜지스터 Q4a의 콜렉터에 소정 레벨의 전압 V1(제1 직류 전압)(예를 들어, 2.8V 정도)이 생성된다. 또한, 트랜지스터 Q4a, Q5a 대신에 다이오드 소자가 사용되어도 된다.
트랜지스터 Q2a(제1 트랜지스터)는, 콜렉터에 전원 전압 Vbatt가 공급되고, 베이스에 전압 V1이 공급되며, 이미터가 저항 소자 R1의 타단에 접속된다. 트랜지스터 Q2a는, 저항 소자 R1을 경유하여 트랜지스터 Q1의 베이스에 바이어스 전류 또는 바이어스 전압을 공급한다. 또한, 트랜지스터 Q2a의 이미터 전압을 전압 Vbias로 한다.
저항 소자 R2a는, 일단이 트랜지스터 Q2a의 베이스에 접속되고, 타단이 트랜지스터 Q3a의 베이스에 접속된다. 저항 소자 R2a는, 일단에 공급되는 전압 V1에 따른 전압 V2(제2 직류 전압)를 타단으로부터 출력하고, 트랜지스터 Q3a의 베이스에 바이어스 전압으로서 공급한다. 또한, 전압 V2는 예를 들어 전압 V1보다 낮은 전압이다. 저항 소자 R2a의 저항값의 조정에 의해, 트랜지스터 Q3a의 바이어스 전압을 조정할 수 있다.
또한, 저항 소자 R2a는 임피던스 회로의 일 구체예이다.
캐패시터 C2a(신호 공급 회로)는, 트랜지스터 Q1의 베이스와 트랜지스터 Q3a의 베이스 사이에 직렬 접속된다. 구체적으로는, 캐패시터 C2a는, 일단이 입력 단자와 캐패시터 C1의 일단의 접속점에 접속되고, 타단이 트랜지스터 Q3a의 베이스 및 저항 소자 R2a의 타단에 접속된다. 캐패시터 C2a는, 입력 신호 RFin의 직류 성분을 제거하고, 교류 성분을 검파하여 트랜지스터 Q3a의 베이스에 공급한다. 또한, 캐패시터 C2a는 신호 공급 회로의 일 구체예이다. 또한, 캐패시터 C2a의 일단은, 캐패시터 C1의 타단과 저항 소자 R1의 일단의 접속점에 접속되어도 된다.
트랜지스터 Q3a(제2 트랜지스터)는, 콜렉터에 전원 전압 Vbatt가 공급되고, 베이스에 전압 V1에 따른 전압 V2(제2 직류 전압)가 공급되며, 이미터가 트랜지스터 Q2a의 이미터에 접속된다. 또한, 트랜지스터 Q3a의 베이스에는, 캐패시터 C2a를 경유하여 입력 신호 RFin의 교류 성분이 공급된다. 이에 의해, 트랜지스터 Q3a는 전압 V2에 의해 바이어스되어, 입력 신호 RFin을 증폭한 신호를 트랜지스터 Q2a의 이미터에 출력한다. 또한, 트랜지스터 Q3a에 공급되는 바이어스 전압의 조정에 의해, 트랜지스터 Q3a는, 예를 들어 입력 신호 RFin의 전력 레벨이 비교적 작은 경우에 오프로 되고, 입력 신호 RFin의 전력 레벨이 비교적 큰 경우에 온으로 되도록 바이어스될 수 있다.
바이어스 회로(120A)는, 예를 들어 전압 생성 회로(200b) 및 트랜지스터 Q2b를 구비한다. 전압 생성 회로(200b)는, 예를 들어 저항 소자 R3b, 트랜지스터 Q4b, Q5b 및 캐패시터 C3b를 포함한다. 전압 생성 회로(200b) 및 트랜지스터 Q2b의 구성 및 작용은, 바이어스 회로(110A)에 있어서의 전압 생성 회로(200a) 및 트랜지스터 Q2a와 마찬가지이기 때문에, 상세한 설명을 생략한다. 바이어스 회로(120A)에서는, 트랜지스터 Q2a가 저항 소자 R1을 경유하여 트랜지스터 Q1의 베이스에 바이어스 전류 또는 바이어스 전압을 공급한다.
바이어스 회로(110A, 120A)는, 각각, 단자 Ta, Tb에 공급되는 제어 전류 Icont1, Icont2에 의해 온 상태 및 오프 상태가 제어된다. 또한, 제어 전류 Icont1, Icont2는, 제어 신호의 일 구체예이다. 하지만, 바이어스 회로(110A, 120A)의 온 상태 및 오프 상태는, 제어 전압에 의해 제어되어도 된다.
전력 증폭 회로(100A)는, 출력 전력의 레벨에 따라서 상이한 2개의 파워 모드에서 동작하고, 동작하는 파워 모드에 따라서 사용되는 바이어스 회로가 전환된다. 구체적으로는, 출력 전력이 소정 레벨 이상인 하이 파워 모드(제1 모드)에서 전력 증폭 회로(100A)가 동작하는 경우, 단자 Ta에는 전압 생성 회로(200a)를 온 상태로 하는 제어 전류 Icont1이 공급되고, 단자 Tb에는 전압 생성 회로(200b)를 오프 상태로 하는 제어 전류 Icont2가 공급된다. 이에 의해, 트랜지스터 Q1의 베이스에는 바이어스 회로(110A)로부터 바이어스 전류 또는 바이어스 전압이 공급된다. 한편, 출력 전력이 당해 소정 레벨 미만인 로우 파워 모드(제2 모드)에서 전력 증폭 회로(100A)가 동작하는 경우, 단자 Ta에는 전압 생성 회로(200a)를 오프 상태로 하는 제어 전류 Icont1이 공급되고, 단자 Tb에는 전압 생성 회로(200b)를 온 상태로 하는 제어 전류 Icont2가 공급된다. 이에 의해, 트랜지스터 Q1의 베이스에는, 바이어스 회로(120A)로부터 바이어스 전류 또는 바이어스 전압이 공급된다.
다음에, 도 2a 내지 도 2c 및 도 3a 내지 도 3c를 참조하면서, 바이어스 회로(110A)와 바이어스 회로(120A)의 상위점에 대하여 설명한다. 또한, 바이어스 회로(120A)를 사용한 경우에 있어서의 트랜지스터 Q2b의 이미터 전압을 Vbias'라 하고, 트랜지스터 Q2b의 베이스 전압을 V1'라 한다.
도 2a는 바이어스 회로(120A)를 사용한 경우에 있어서의 입력 전력 Pin과 전압 Vbias'의 관계의 이미지를 나타내는 그래프이며, 도 2b는 바이어스 회로(120A)를 사용한 경우에 있어서의 이득 특성의 이미지를 나타내는 그래프이고, 도 2c는 바이어스 회로(120A)를 사용한 경우에 있어서의 입력 전력 Pa에서의 전압 Vbias'의 시간 변화의 이미지를 나타내는 그래프이다. 또한, 도 3a는 바이어스 회로(110A)를 사용한 경우에 있어서의 입력 전력 Pin과 전압 Vbias의 관계의 이미지를 나타내는 그래프이며, 도 3b는 바이어스 회로(110A)를 사용한 경우에 있어서의 이득 특성의 이미지를 나타내는 그래프이고, 도 3c는 바이어스 회로(110A)를 사용한 경우에 있어서의 입력 전력 Pa에서의 전압 Vbias의 시간 변화의 이미지를 나타내는 그래프이다.
도 2a에 도시된 바와 같이, 바이어스 회로(120A)에 있어서의 전압 Vbias'는, 입력 전력이 비교적 작은 영역에 있어서는 일정하지만, 입력 전력이 소정의 레벨을 초과하면 급격하게 저하된다. 이것은, 트랜지스터 Q1의 베이스 전류의 증가에 수반하여, 저항 소자 R1에 있어서의 전압 강하가 발생하여, 트랜지스터 Q1의 베이스 전압이 저하되기 때문이다. 따라서, 콜렉터 전류의 진폭이 베이스 전류의 진폭에 수반하지 않고, 도 2b에 도시된 바와 같이 전력 이득의 저하(이하, 게인 컴프레션이라고도 부름)가 발생할 수 있다.
도 2c는 입력 전력의 레벨이 비교적 큰 경우(도 2b에 도시된 입력 전력 Pa)에 있어서의 전압 Vbias'의 파형을 도시하고 있다. 트랜지스터 Q2b의 이미터에는 저항 소자 R1을 경유하여 입력 신호가 전반되기 때문에, 전압 Vbias'는 진폭 파형이 된다. 여기서, 입력 신호의 신호 진폭에 따라서 트랜지스터 Q2b의 이미터 전압이 저하되면, 트랜지스터 Q2b가 온 상태로 된다. 그리고 트랜지스터 Q2b가 온 상태인 동안(시간 t1)에는, 전압 Vbias'의 파형은 소정의 값으로 유지된다. 구체적으로는, 전압 Vbias'는, 트랜지스터 Q2b의 베이스 전압(V1')으로부터 트랜지스터 Q2b의 베이스·이미터간 전압(Vbe2)을 뺀 값(V1'-Vbe2)으로 유지된다.
한편, 바이어스 회로(110A)에 있어서는, 캐패시터 C2a에 의해 검파된 입력 신호가 트랜지스터 Q3a의 베이스에 공급되고, 트랜지스터 Q3a에 있어서 당해 입력 신호가 증폭되어 트랜지스터 Q2a의 이미터에 출력된다. 이에 의해, 특히 입력 신호의 전력 레벨이 비교적 큰 경우에, 트랜지스터 Q2a의 이미터의 전압 진폭이 바이어스 회로(120A)에 비해 커진다(도 2c 및 도 3c 참조). 따라서, 바이어스 회로(110A)에서는, 바이어스 회로(120A)에 비해 트랜지스터 Q2a가 온 상태인 시간(즉 전압 Vbias가 소정의 값(V1-Vbe2)으로 유지되는 시간) t2가 길어진다(t1<t2). 이에 의해, 전압 Vbias의 평균값 Vbias_ave는, 전압 Vbias'의 평균값 Vbias'_ave보다 높아진다. 따라서, 도 3a에 도시된 바와 같이, 바이어스 회로(110A)의 사용 시에는, 입력 전력 Pin의 전력 레벨이 비교적 큰 영역에 있어서의 전압 Vbias의 저하, 및 트랜지스터 Q1의 베이스 전압의 저하가 억제된다.
이와 같이, 전력 증폭 회로(100A)는, 특성이 상이한 2개의 바이어스 회로(110A, 120A)를 구비하고, 로우 파워 모드에서는 바이어스 회로(120A)가 사용되고, 하이 파워 모드에서는 바이어스 회로(110A)가 사용된다. 이에 의해, 예를 들어 출력 전력의 레벨에 상관없이 바이어스 회로(120A)가 사용되는 구성에 비해, 출력 전력이 비교적 큰 영역에 있어서의 선형성을 향상시킬 수 있다. 게다가, 만약 출력 전력에 상관없이 바이어스 회로(110A)가 사용된다고 하면, 트랜지스터 Q2a, Q3a의 이미터 전압이 상승함으로써 트랜지스터 Q1의 베이스 전류가 증가되고, 결과로서 의도하지 않는 전력 이득의 상승을 초래할 수 있다. 이 점에서, 본 실시 형태에 관한 전력 증폭 회로(100A)에서는, 로우 파워 모드에 있어서는 입력 신호의 검파 기능을 갖지 않는 바이어스 회로(120A)가 사용되기 때문에, 당해 전력 이득의 상승이 억제된다. 따라서, 로우 파워 모드에 있어서 전력 이득의 선형성을 향상시킬 수 있다.
도 1로 되돌아가서, 입력 단자로부터 본 바이어스 회로(110A)측의 임피던스에 대하여 설명한다. 예를 들어, 특허문헌 1에 개시된 바와 같이, 트랜지스터 Q3a 및 저항 소자 R2a를 구비하지 않는 구성에 있어서는, 캐패시터 C2a의 영향에 의해 입력 단자와 트랜지스터 Q1의 임피던스의 부정합이 발생하여, 전력 부가 효율의 저하나 전력 이득의 저하를 초래할 수 있다. 또한, 예를 들어 전력 증폭 회로가 2단의 증폭기를 포함하고, 트랜지스터 Q1이 후단의 증폭기인 경우에는, 단간의 임피던스의 부정합이 발생할 수 있다. 한편, 전력 증폭 회로(100A)에 있어서는, 입력 단자로부터 본 캐패시터 C2a의 선단에, 트랜지스터 Q3a의 베이스 및 저항 소자 R2a가 접속된다. 여기서, 트랜지스터의 베이스는 일반적으로 임피던스가 비교적 높다. 따라서, 전력 증폭 회로(100A)에서는, 특허문헌 1에 개시된 구성에 비해, 입력 단자로부터 본 캐패시터 C1측의 임피던스에 대한 캐패시터 C2a측의 임피던스가 높아진다. 이에 의해, 캐패시터 C2a가 증폭기와 당해 증폭기의 전단의 회로의 임피던스 정합에 미치는 영향을 억제할 수 있다. 즉, 전력 증폭 회로(100A)는, 증폭기와 전단의 회로의 임피던스를 정합하면서, 전력 이득의 선형성을 향상시킬 수 있다.
도 4는 본 발명의 제2 실시 형태에 관한 전력 증폭 회로의 구성예를 도시하는 도면이다. 또한, 전력 증폭 회로(100A)와 동일한 요소에는 동일한 부호를 붙이고 설명을 생략한다. 또한, 제2 실시 형태 이후에서는 제1 실시 형태와 공통의 사항에 대한 기술을 생략하고, 상이한 점에 대해서만 설명한다. 특히, 마찬가지의 구성에 의한 마찬가지의 작용 효과에 대해서는 실시 형태마다 축차적으로 언급하지는 않는다.
도 4에 도시된 바와 같이, 전력 증폭 회로(100B)는, 전력 증폭 회로(100A)에 있어서의 트랜지스터 Q1, 캐패시터 C1 및 저항 소자 R1을 포함하는 증폭 경로가 병렬 접속된다. 또한, 전력 증폭 회로(100B)는, 바이어스 회로(120A) 대신에 바이어스 회로(120B)를 구비한다.
병렬 접속된 2개의 증폭 경로는, 각각, 트랜지스터 Q1x, Q1y, 캐패시터 C1x, C1y 및 저항 소자 R1x, R1y를 포함한다. 또한, 이들 각 소자의 접속 관계 및 작용에 대해서는, 전력 증폭 회로(100A)에 있어서의 트랜지스터 Q1, 캐패시터 C1 및 저항 소자 R1과 마찬가지이기 때문에, 상세한 설명은 생략한다. 트랜지스터 Q1x의 베이스에는, 바이어스 회로(110A)로부터 저항 소자 R1x를 경유하여 바이어스 전류 또는 바이어스 전압이 공급되고, 트랜지스터 Q1y의 베이스에는, 바이어스 회로(120B)로부터 저항 소자 R1y를 경유하여 바이어스 전류 또는 바이어스 전압이 공급된다.
바이어스 회로(120B)는, 바이어스 회로(120A)에 비해, 트랜지스터 Q3b를 더 구비한다. 트랜지스터 Q3b는, 바이어스 회로(110A)에 있어서의 트랜지스터 Q3a와 마찬가지로, 콜렉터에 전원 전압 Vbatt가 공급되고, 베이스에 전압 V1에 따른 전압 V2가 공급되며, 이미터가 트랜지스터 Q2b의 이미터에 접속된다. 또한, 트랜지스터 Q3b의 베이스에는, 캐패시터 C2a를 경유하여 입력 신호 RFin의 교류 성분이 공급된다. 이에 의해, 트랜지스터 Q3b는 전압 V2에 의해 바이어스되어, 입력 신호 RFin을 증폭한 신호를 트랜지스터 Q2b의 이미터에 출력한다.
본 실시 형태에서는, 전력 증폭 회로(100B)가 하이 파워 모드에서 동작하는 경우, 단자 Ta, Tb 각각에 전압 생성 회로(200a, 200b)를 온 상태로 하는 제어 전류 Icont1, Icont2가 공급된다. 이에 의해, 트랜지스터 Q1x 및 트랜지스터 Q1y의 각각에 바이어스 회로(110A, 120B)로부터 바이어스 전류가 공급되어, 양쪽의 트랜지스터가 동작한다. 이때, 캐패시터 C2a에 의해 검파된 입력 신호가 트랜지스터 Q3a에 더하여 트랜지스터 Q3b에도 공급된다. 따라서, 바이어스 회로(120B)는 바이어스 회로(110A)와 마찬가지로 입력 신호의 검파 기능을 갖는 회로로서 동작한다. 한편, 전력 증폭 회로(100B)가 로우 파워 모드에서 동작하는 경우, 단자 Ta에는 전압 생성 회로(200a)를 오프 상태로 하는 제어 전류 Icont1이 공급되고, 단자 Tb에는 전압 생성 회로(200b)를 온 상태로 하는 제어 전류 Icont2가 공급된다. 이에 의해, 트랜지스터 Q1y에 바이어스 회로(120B)로부터 바이어스 전류가 공급되어, 트랜지스터 Q1y가 동작한다. 이때, 전압 생성 회로(200a)가 오프 상태이기 때문에, 트랜지스터 Q3b의 베이스에는 직류 전압이 공급되지 않아, 트랜지스터 Q3b는 오프 상태로 된다. 따라서, 바이어스 회로(120B)는, 바이어스 회로(120A)와 마찬가지로 입력 신호의 검파 기능을 갖지 않는 회로로서 동작한다.
상술한 구성에 있어서도, 전력 증폭 회로(100B)는, 전력 증폭 회로(100A)와 마찬가지로, 증폭기와 전단의 회로의 임피던스를 정합하면서, 전력 이득의 선형성을 향상시킬 수 있다. 또한, 전력 증폭 회로(100B)에서는, 파워 모드에 따라서 증폭용의 트랜지스터 사이즈가 전환되기 때문에, 각 파워 모드에 따라서 트랜지스터 Q1x, Q1y를 설계할 수 있다.
도 5는 본 발명의 제2 실시 형태에 관한 전력 증폭 회로 및 비교예에 있어서의 전력 이득의 시뮬레이션 결과를 나타내는 그래프이다. 구체적으로, 동 그래프는, 입력 신호 RFin의 주파수를 824㎒ 또는 915㎒로 한 경우에 있어서의 출력 전력과 전력 이득의 관계를 시뮬레이션한 결과이다. 또한, 비교예란, 전력 증폭 회로(100B)와 마찬가지의 구성에 있어서, 하이 파워 모드 및 로우 파워 모드 중 어느 것에 있어서도 바이어스 회로(110A)를 온 상태(즉, 검파 기능을 가짐)로 한 경우의 결과이다. 도 5의 횡축은 출력 전력 Pout(dBm)를 나타내고, 종축은 이득(dB)을 나타낸다.
도 5에 도시된 바와 같이, 비교예에 의하면, 어느 주파수라도 출력 전력의 증대에 수반하여 전력 이득이 크게 상승되어 있다. 한편, 전력 증폭 회로(100B)에 의하면, 출력 전력의 증대에 수반하여 전력 이득은 다소 상승하지만, 비교예에 비해 당해 상승의 레벨이 작다. 여기에서, 전력 증폭 회로(100B)는, 비교예에 비해 전력 이득의 선형성이 향상되어 있음을 알 수 있다.
도 6은 본 발명의 제3 실시 형태에 관한 전력 증폭 회로의 구성예를 도시하는 도면이다. 또한, 전력 증폭 회로(100B)와 동일한 요소에는 동일한 부호를 붙이고 설명을 생략한다.
도 6에 도시된 바와 같이, 전력 증폭 회로(100C)는, 전력 증폭 회로(100B)에 비해, 바이어스 회로(110A) 대신에 바이어스 회로(110B)를 구비한다. 구체적으로는, 바이어스 회로(110B)는, 바이어스 회로(110A)에 비해 저항 소자 R4를 더 구비한다.
저항 소자 R4는, 캐패시터 C2a에 직렬 접속된다. 저항 소자 R4의 저항값의 조정에 의해, 캐패시터 C2a에 있어서의 입력 신호 RFin의 검파 레벨을 조정할 수 있다.
이와 같은 구성에 의해서도, 전력 증폭 회로(100C)는, 전력 증폭 회로(100B)와 마찬가지로, 증폭기와 전단의 회로의 임피던스를 정합하면서, 전력 이득의 선형성을 향상시킬 수 있다.
도 7은 본 발명의 제4 실시 형태에 관한 전력 증폭 회로의 구성예를 도시하는 도면이다. 또한, 전력 증폭 회로(100B)와 동일한 요소에는 동일한 부호를 붙이고 설명을 생략한다.
도 7에 도시된 바와 같이, 전력 증폭 회로(100D)는, 전력 증폭 회로(100B)에 비해, 바이어스 회로(110A) 대신에 바이어스 회로(110C)를 구비한다. 구체적으로는, 바이어스 회로(110C)는, 바이어스 회로(110A)에 비해 트랜지스터 Q6을 더 구비한다.
트랜지스터 Q6은, 다이오드 접속되고, 콜렉터가 트랜지스터 Q2a, Q3a의 이미터에 접속되며, 이미터가 트랜지스터 Q5a의 베이스에 접속된다. 즉, 트랜지스터 Q6의 이미터에는 트랜지스터 Q5a의 베이스·이미터간 전압 Vbe5가 공급된다. 트랜지스터 Q6의 기능에 대하여, 도 8a 및 도 8b를 참조하면서 설명한다.
도 8a는 본 발명의 제4 실시 형태에 관한 전력 증폭 회로에 있어서의 입력 전력 Pin과 전압 Vbias의 관계의 이미지를 나타내는 그래프이며, 도 8b는 본 발명의 제4 실시 형태에 관한 전력 증폭 회로에 있어서의 입력 전력 Pb에서의 전압 Vbias의 시간 변화의 이미지를 나타내는 그래프이다. 또한, 입력 전력 Pb란, 입력 신호 RFin의 전력 레벨이 비교적 크고, 예를 들어 트랜지스터 Q1이 포화 상태에서 동작하는 경우에 있어서의 입력 전력이다.
도 8b에 도시된 바와 같이, 전력 증폭 회로(100D)에 있어서는, 트랜지스터 Q2a의 온 및 오프의 전환에 더하여, 트랜지스터 Q6도 온 및 오프가 전환된다. 즉, 입력 신호의 신호 진폭에 따라서 트랜지스터 Q6의 콜렉터 전압이 상승하면, 트랜지스터 Q6이 온 상태로 된다. 그리고 트랜지스터 Q6이 온 상태인 동안(시간 t3)에는, 전압 Vbias의 파형은 소정의 값으로 유지된다. 구체적으로는, 전압 Vbias는, 트랜지스터 Q5a의 베이스·이미터간 전압(Vbe5)과 트랜지스터 Q6의 베이스·이미터간 전압(Vbe6)을 더한 값(Vbe5+Vbe6)으로 유지된다.
이와 같이, 전력 증폭 회로(100D)에서는, 전압 Vbias가 저하되면 트랜지스터 Q2a가 온으로 되고, 상승하면 트랜지스터 Q6이 온으로 된다. 이에 의해, 트랜지스터 Q1이 포화 상태에서 동작하는 경우에, 트랜지스터 Q6을 구비하지 않는 구성에 비해 전압 Vbias의 평균값이 저하된다(도 8b 및 도 3c 참조). 여기서, 전력 증폭 회로(100A)에서는, 도 3a에 도시된 바와 같이 포화 상태에 있어서 전압 Vbias가 상승하여, 전력 이득의 선형성이 향상되는 한편, 전력 부가 효율이 저하될 우려가 있다. 이 점에서, 전력 증폭 회로(100D)에서는, 도 8a에 도시된 바와 같이 포화 상태에 있어서의 전압 Vbias의 상승이 억제되어, 전력 부가 효율을 향상시킬 수 있다.
이와 같은 구성에 의해서도, 전력 증폭 회로(100D)는 전력 증폭 회로(100B)와 마찬가지로, 증폭기와 전단의 회로의 임피던스를 정합하면서, 전력 이득의 선형성을 향상시킬 수 있다. 또한, 전력 증폭 회로(100D)는 트랜지스터 Q6을 구비함으로써, 입력 신호의 전력 레벨이 비교적 높은 영역에 있어서 전력 증폭 회로(100A 내지 100C)에 비해 전력 부가 효율을 향상시킬 수 있다.
또한, 트랜지스터 Q6 대신에 다이오드 소자가 사용되어도 된다.
또한, 전력 증폭 회로(100D)는, 전력 증폭 회로(100C)에 도시된 바와 같이 저항 소자 R4를 더 구비하고 있어도 된다.
도 9는 본 발명의 제5 실시 형태에 관한 전력 증폭 회로의 구성예를 도시하는 도면이다. 또한, 전력 증폭 회로(100A)와 동일한 요소에는 동일한 부호를 붙이고 설명을 생략한다.
도 9에 도시된 바와 같이, 전력 증폭 회로(100E)에서는, 증폭기가 다단 접속된다. 구체적으로는, 전력 증폭 회로(100E)는, 3단의 증폭기(10, 20, 30)를 구비한다.
1단째의 증폭기(10)는, 트랜지스터 Q10, 캐패시터 C10 및 저항 소자 R10에 의해 구성되는 하나의 증폭 경로를 포함한다. 2단째의 증폭기(20)는, 트랜지스터 Q20x, 캐패시터 C20x 및 저항 소자 R20x에 의해 구성되는 증폭 경로와, 트랜지스터 Q20y, 캐패시터 C20y 및 저항 소자 R20y에 의해 구성되는 증폭 경로를 포함한다. 3단째의 증폭기(30)는, 트랜지스터 Q30x, 캐패시터 C30x 및 저항 소자 R30x에 의해 구성되는 증폭 경로와, 트랜지스터 Q30y, 캐패시터 C30y 및 저항 소자 R30y에 의해 구성되는 증폭 경로와, 트랜지스터 Q30z, 캐패시터 C30z 및 저항 소자 R30z에 의해 구성되는 증폭 경로를 포함한다. 또한, 이들 각 소자의 접속 관계 및 작용에 대해서는, 전력 증폭 회로(100A)에 있어서의 트랜지스터 Q1, 캐패시터 C1 및 저항 소자 R1과 마찬가지이기 때문에, 상세한 설명은 생략한다.
트랜지스터 Q10, Q20x, Q20y의 베이스에는, 각각, 바이어스 회로(121 내지 123)로부터 바이어스 전류 또는 바이어스 전압이 공급된다. 또한, 트랜지스터 Q30x 내지 Q30z에는, 각각, 바이어스 회로(130)로부터 바이어스 전류 또는 바이어스 전압이 공급된다. 또한, 바이어스 회로(121 내지 123)에 대해서는, 도 1에 도시된 바이어스 회로(120A)와 마찬가지의 구성으로 할 수 있기 때문에, 상세한 설명을 생략한다.
바이어스 회로(130)는, 3개의 전압 생성 회로(201 내지 203), 9개의 트랜지스터 Q40x 내지 Q40z, Q41x 내지 Q41z, Q42x 내지 Q42z, 캐패시터 C2a 및 저항 소자 R2a, R4를 포함한다. 또한, 3개의 전압 생성 회로(201 내지 203)에 대해서는, 도 1에 도시된 전압 생성 회로(200a)와 마찬가지의 구성으로 할 수 있기 때문에, 상세한 설명을 생략한다.
트랜지스터 Q40x 내지 Q40z 및 트랜지스터 Q42x 내지 Q42z는, 각각, 바이어스 회로(110A)에 있어서의 트랜지스터 Q2a에 상당하는 소자이며, 트랜지스터 Q30x 내지 Q30z에 바이어스 전류를 공급한다. 트랜지스터 Q41x 내지 Q41z는, 각각, 바이어스 회로(110A)에 있어서의 트랜지스터 Q3a에 상당하는 소자이며, 캐패시터 C2a에 의해 검파된 입력 신호가 공급된다. 또한, 트랜지스터 Q40x는, 단자 T1에 공급되는 온 또는 오프 신호에 의해 제어되고, 트랜지스터 42x 내지 42z는, 단자 T2에 공급되는 온 또는 오프 신호에 의해 제어되고, 트랜지스터 40y, 40z, 41x 내지 41z는, 단자 T3에 공급되는 온 또는 오프 신호에 의해 제어된다.
전력 증폭 회로(100E)는, 출력 전력의 레벨에 따라서 상이한 3개의 파워 모드에서 동작하고, 동작하는 파워 모드에 따라서 바이어스 전류가 전환된다. 구체적으로는, 전력 증폭 회로(100E)가 로우 파워 모드에서 동작하는 경우, 단자 T1에 온 신호가 공급되고, 단자 T2 및 단자 T3에 오프 신호가 공급된다. 이에 의해, 바이어스 회로(121), 바이어스 회로(122) 및 전압 생성 회로(201)가 온 상태로 된다. 따라서, 로우 파워 모드에서는, 트랜지스터 Q10, Q20x, Q30x가 증폭 동작을 행한다. 다음에, 출력 전력이 로우 파워 모드보다 크고 하이 파워 모드보다 작은 미들 파워 모드에서 전력 증폭 회로(100E)가 동작하는 경우, 단자 T1 및 단자 T2에 온 신호가 공급되고, 단자 T3에 오프 신호가 공급된다. 이에 의해, 바이어스 회로(121), 바이어스 회로(122), 전압 생성 회로(201) 및 전압 생성 회로(203)가 온 상태로 된다. 따라서, 미들 파워 모드에서는, 트랜지스터 Q10, Q20x, Q30x 내지 Q30y가 증폭 동작을 행한다. 그리고, 전력 증폭 회로(100E)가 하이 파워 모드에서 동작하는 경우, 단자 T1 내지 T3 모두에 온 신호가 공급된다. 이에 의해, 바이어스 회로(121 내지 123) 및 전압 생성 회로(201 내지 203) 모두가 온 상태로 된다. 따라서, 하이 파워 모드에서는, 모든 트랜지스터 Q10, Q20x, Q20y, Q30x 내지 Q30z가 증폭 동작을 행한다. 이때, 트랜지스터 Q41x 내지 Q41z가 온 상태로 되기 때문에, 바이어스 회로(130)는, 바이어스 회로(110A)와 마찬가지로 검파 기능을 갖는 회로로서 동작한다.
이와 같은 구성에 의해서도, 전력 증폭 회로(100E)는 전력 증폭 회로(100A)와 마찬가지로, 전단의 증폭기의 출력 임피던스와 후단의 증폭기의 입력 임피던스를 정합하면서, 전력 이득의 선형성을 향상시킬 수 있다. 또한, 전력 증폭 회로(100E)에 의하면, 3개의 파워 모드에 따라서 트랜지스터 사이즈 및 바이어스 회로의 검파 기능의 유무가 전환되기 때문에, 이들이 전환되지 않는 구성에 비해 선형성을 더욱 향상시킬 수 있다.
또한, 도 9에 도시된 바와 같이, 증폭기가 다단 접속되는 구성에 있어서, 바이어스 회로(121 내지 123)의 구성은 특별히 한정되지 않고, 상술한 바이어스 회로의 각종 구성을 적용할 수 있다.
또한, 다단 접속되는 증폭기의 단수는 3단에 한정되지 않고, 2단 또는 4단 이상이어도 된다.
이상, 본 발명의 예시적인 실시 형태에 대하여 설명하였다. 전력 증폭 회로(100A 내지 100E)에 있어서 바이어스 회로(110A 내지 110C, 130)는, 트랜지스터 Q1, Q30x 내지 Q30z의 베이스에 바이어스 전류 또는 바이어스 전압을 공급하는 트랜지스터 Q2a, 40x 내지 40z와, 신호 공급 회로(예를 들어, 캐패시터 C2a)에 의해 공급된 입력 신호 RFin을 증폭하여 트랜지스터 Q2a, 40x 내지 40z의 이미터에 출력하는 트랜지스터 Q3a, Q41x 내지 Q41z와, 트랜지스터 Q2a, Q3a의 베이스간 또는 트랜지스터 Q40y, Q41x 내지 Q41z의 베이스간에 접속된 임피던스 회로(예를 들어, 저항 소자 R2a)를 구비한다. 이에 의해, 전압 Vbias의 저하가 억제되어, 전력 이득의 선형성을 향상시킬 수 있다. 또한, 입력 단자로부터 본 캐패시터 C2a측의 임피던스가 높아지기 때문에, 캐패시터 C2a가 증폭기와 당해 증폭기의 전단의 회로의 임피던스 정합에 미치는 영향이 억제된다. 따라서, 전력 증폭 회로(100A 내지 100E)는, 특허문헌 1에 개시된 구성에 비해, 증폭기와 전단의 회로의 임피던스를 정합하면서, 전력 이득의 선형성을 향상시킬 수 있다. 또한, 전력 증폭 회로(100A 내지 100E)의 파워 모드에 따라서 트랜지스터 Q3a, Q41x 내지 Q41z의 온 및 오프가 전환됨으로써, 로우 파워 모드 또는 미들 파워 모드에 있어서의 전력 이득의 선형성을 향상시킬 수 있다.
이상 설명한 각 실시 형태는, 본 발명의 이해를 용이하게 하기 위한 것이며, 본 발명을 한정하여 해석하기 위한 것은 아니다. 본 발명은 그 취지를 일탈하지 않고, 변경 또는 개량될 수 있음과 함께, 본 발명에는 그 등가물도 포함된다. 즉, 각 실시 형태에 당업자가 적절히 설계 변경을 가한 것도, 본 발명의 특징을 구비하고 있는 한, 본 발명의 범위에 포함된다. 예를 들어, 각 실시 형태가 구비하는 각 요소 및 그 배치, 재료, 조건, 형상, 사이즈 등은, 예시한 것에 한정되는 것은 아니고 적절히 변경할 수 있다. 또한, 각 실시 형태가 구비하는 각 요소는, 기술적으로 가능한 한에 있어서 조합할 수 있고, 이들을 조합한 것도 본 발명의 특징을 포함하는 한 본 발명의 범위에 포함된다.
100A 내지 100E : 전력 증폭 회로
110A 내지 110C, 120A, 120B, 121 내지 123, 130 : 바이어스 회로
200a, 200b, 201 내지 203 : 전압 생성 회로
10, 20, 30 : 증폭기
Q1, Q1x, Q1y, Q2a, Q2b, Q3a, Q3b, Q4a, Q4b, Q5a, Q5b, Q6, Q10, Q20x, Q20y, Q30x 내지 Q30z : 트랜지스터
C1, C1x, C1y, C2a, C3a, C3b, C10, C20x, C20y, C30x 내지 C30z : 캐패시터
R1, R1x, R1y, R2a, R3a, R3b, R4, R10, R20x, R20y, R30x 내지 R30z : 저항 소자
Ta, Tb, T1 내지 T3 : 단자

Claims (1)

  1. 전력 증폭 회로이며,
    베이스 또는 게이트에 입력 신호가 공급되고, 콜렉터 또는 드레인으로부터 상기 입력 신호를 증폭한 증폭 신호를 출력하는 증폭 트랜지스터와,
    상기 증폭 트랜지스터의 베이스 또는 게이트에 바이어스 전류 또는 바이어스 전압을 공급하는 바이어스 회로와,
    상기 증폭 트랜지스터의 베이스 또는 게이트와, 상기 바이어스 회로 사이에 직렬 접속된 저항 소자를 구비하고,
    상기 바이어스 회로는,
    제어 신호에 따라서 제1 직류 전압을 생성하는 전압 생성 회로와,
    베이스 또는 게이트에 상기 제1 직류 전압이 공급되고, 이미터 또는 소스로부터 상기 저항 소자를 경유하여 상기 증폭 트랜지스터의 베이스 또는 게이트에 상기 바이어스 전류 또는 바이어스 전압을 공급하는 제1 트랜지스터와,
    베이스 또는 게이트에 제2 직류 전압이 공급되고, 이미터 또는 소스가 상기 제1 트랜지스터의 이미터 또는 소스에 접속된 제2 트랜지스터와,
    상기 증폭 트랜지스터의 베이스 또는 게이트와, 상기 제2 트랜지스터의 베이스 또는 게이트 사이에 마련된 신호 공급 회로이며, 상기 제2 트랜지스터의 베이스 또는 게이트에 상기 입력 신호를 공급하는 신호 공급 회로와,
    상기 제1 트랜지스터의 베이스 또는 게이트와 상기 제2 트랜지스터의 베이스 또는 게이트 사이에 마련된 임피던스 회로를 구비하고,
    상기 전력 증폭 회로가 제1 모드에서 동작하는 경우, 상기 제어 신호에 의해 상기 전압 생성 회로가 온 상태로 제어되고, 상기 전력 증폭 회로가 상기 제1 모드보다 상기 증폭 신호의 전력 레벨이 작은 제2 모드에서 동작하는 경우, 상기 제어 신호에 의해 상기 전압 생성 회로가 오프 상태로 제어되는 전력 증폭 회로.
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