JP2003133863A - 電力増幅回路 - Google Patents
電力増幅回路Info
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Abstract
(57)【要約】
【課題】 低歪み且つ高効率動作を実現する電力増幅器
を提供する。 【解決手段】 増幅トランジスタ201の入力側に入力整
合回路を構成するインダクタ202が直列に挿入されてお
り、インダクタ入力側に、増幅トランジスタ201と並列
に歪み補償回路としてのダイオード203が接続される。2
06は入力整合回路の構成要素であるキャパシタ、207
は、キャパシタとインダクタとから構成される出力整合
回路、208はコレクタとコレクタ電源間を交流的に遮断
するチョークインダクタ、209、210はDCブロッキングキ
ャパシタ、211はベースバイアス回路、212、213は本増
幅回路の入力端子と出力端子である。
を提供する。 【解決手段】 増幅トランジスタ201の入力側に入力整
合回路を構成するインダクタ202が直列に挿入されてお
り、インダクタ入力側に、増幅トランジスタ201と並列
に歪み補償回路としてのダイオード203が接続される。2
06は入力整合回路の構成要素であるキャパシタ、207
は、キャパシタとインダクタとから構成される出力整合
回路、208はコレクタとコレクタ電源間を交流的に遮断
するチョークインダクタ、209、210はDCブロッキングキ
ャパシタ、211はベースバイアス回路、212、213は本増
幅回路の入力端子と出力端子である。
Description
【０００１】
【発明の属する技術分野】本発明は電力増幅回路に関
し、特に低歪み増幅を必要とする無線通信装置等で使用
される送信用電力増幅器に関する。
し、特に低歪み増幅を必要とする無線通信装置等で使用
される送信用電力増幅器に関する。
【０００２】
【従来の技術】近年急速な普及を見せる携帯電話におい
ては、用いられる携帯端末には待ち受け・通話時間の長
時間化が要求されている。これらの要求に対する解決策
の一つとして、携帯端末に用いるパワーアンプの高効率
化があげられる。その理由はパワーアンプは全体の約6
割の電力を消費すると言われ、パワーアンプの高効率化
により電池の寿命が延びるからである。また、パワーア
ンプには高効率化の他に、CDMA(code division multipl
e access)などの広帯域伝送方式の導入により低歪み化
という要求が高まっている。しかしパワーアンプの高効
率化のためにはデバイスを飽和領域で用いることが望ま
しいが、このとき歪みは増大する傾向にある。つまり一
般に低歪み化と高効率化はトレードオフの関係にある。
ては、用いられる携帯端末には待ち受け・通話時間の長
時間化が要求されている。これらの要求に対する解決策
の一つとして、携帯端末に用いるパワーアンプの高効率
化があげられる。その理由はパワーアンプは全体の約6
割の電力を消費すると言われ、パワーアンプの高効率化
により電池の寿命が延びるからである。また、パワーア
ンプには高効率化の他に、CDMA(code division multipl
e access)などの広帯域伝送方式の導入により低歪み化
という要求が高まっている。しかしパワーアンプの高効
率化のためにはデバイスを飽和領域で用いることが望ま
しいが、このとき歪みは増大する傾向にある。つまり一
般に低歪み化と高効率化はトレードオフの関係にある。
【０００３】図９は、従来の送信用電力増幅器の回路図
である。図９に示されるように、入力端子912から入力
されたRF信号は、DCブロッキングキャパシタ909、キャ
パシタ906とインダクタ902によって構成される入力整合
回路を介して、増幅トランジスタ901のベースに入力さ
れる。増幅トランジスタ901にて増幅された信号は、キ
ャパシタとインダクタとによって構成される出力整合回
路907、DCブロッキングキャパシタ910を介して出力端子
913から出力される。ここで、ベースにはベースバイア
ス回路911よりバイアス電流が供給され、コレクタには
コレクタバイアス源よりチョークインダクタ908を介し
てバイアス電流が供給される。また、増幅トランジスタ
901には例えばGaAs HBTが用いられる。
である。図９に示されるように、入力端子912から入力
されたRF信号は、DCブロッキングキャパシタ909、キャ
パシタ906とインダクタ902によって構成される入力整合
回路を介して、増幅トランジスタ901のベースに入力さ
れる。増幅トランジスタ901にて増幅された信号は、キ
ャパシタとインダクタとによって構成される出力整合回
路907、DCブロッキングキャパシタ910を介して出力端子
913から出力される。ここで、ベースにはベースバイア
ス回路911よりバイアス電流が供給され、コレクタには
コレクタバイアス源よりチョークインダクタ908を介し
てバイアス電流が供給される。また、増幅トランジスタ
901には例えばGaAs HBTが用いられる。
【０００４】電力増幅器の歪み発生原因の一つとして、
高出力時に増幅トランジスタのベースのDC電圧が、減少
することが挙げられる。高入力電力時にベースのDC電圧
が低下する理由は次のように考えられる。トランジスタ
のベース・エミッタ間は、RF入力ラインから順方向に接
続されているダイオードとみなすことができ、そしてダ
イオード特性として高電圧印加時にインピーダンスが低
下する傾向にあるため、高入力電力時には入力電圧波形
は（＋）側と（−）側で対称にならず、図１０に示され
るように、（＋）側がクリップされた波形となる。その
結果、高入力電力時の平均ベース電圧は、無信号時や低
入力電力時のそれに比較して低下する。この電圧の低下
は、入力電力の増大に連れて大きくなる。この場合トラ
ンジスタのコレクタ電流が入力電力の増加に追随して増
加することができなくなり、高入力電力時に利得が低下
して結果としていわゆる振幅−振幅歪みが発生すること
になる。
高出力時に増幅トランジスタのベースのDC電圧が、減少
することが挙げられる。高入力電力時にベースのDC電圧
が低下する理由は次のように考えられる。トランジスタ
のベース・エミッタ間は、RF入力ラインから順方向に接
続されているダイオードとみなすことができ、そしてダ
イオード特性として高電圧印加時にインピーダンスが低
下する傾向にあるため、高入力電力時には入力電圧波形
は（＋）側と（−）側で対称にならず、図１０に示され
るように、（＋）側がクリップされた波形となる。その
結果、高入力電力時の平均ベース電圧は、無信号時や低
入力電力時のそれに比較して低下する。この電圧の低下
は、入力電力の増大に連れて大きくなる。この場合トラ
ンジスタのコレクタ電流が入力電力の増加に追随して増
加することができなくなり、高入力電力時に利得が低下
して結果としていわゆる振幅−振幅歪みが発生すること
になる。
【０００５】なお、この高入力時において発生する歪み
を低減する手法が従来いくつか提案されている。その１
例として、特開2001−94360号公報には、ベースバイア
ス回路に可変インピーダンス素子を挿入すると共にベー
スバイアス源と接地間に抵抗とキャパシタとの直列回路
を接続することが提案されている。また別の例として、
特開平11−68471号公報には、シングルエンドプッシュ
プル回路において、増幅用トランジスタの入力部に並列
にトランジスタを含む予歪回路を挿入し、増幅用トラン
ジスタの入力信号の振幅歪みをあらかじめ予歪回路によ
り逆方向に歪ませることが提案されている。而して、こ
れらの提案例はいずれもベースバイアス回路内に歪み補
償回路を設けるものである。
を低減する手法が従来いくつか提案されている。その１
例として、特開2001−94360号公報には、ベースバイア
ス回路に可変インピーダンス素子を挿入すると共にベー
スバイアス源と接地間に抵抗とキャパシタとの直列回路
を接続することが提案されている。また別の例として、
特開平11−68471号公報には、シングルエンドプッシュ
プル回路において、増幅用トランジスタの入力部に並列
にトランジスタを含む予歪回路を挿入し、増幅用トラン
ジスタの入力信号の振幅歪みをあらかじめ予歪回路によ
り逆方向に歪ませることが提案されている。而して、こ
れらの提案例はいずれもベースバイアス回路内に歪み補
償回路を設けるものである。
【０００６】
【発明が解決しようとする課題】本発明の解決すべき課
題は、上述した、入力電力の増加に伴ってトランジスタ
の入力端子の平均電圧低下しこれにより歪みが増大する
ことであって、その目的は、低歪みで高効率動作を実現
する電力増幅回路を提供することである。
題は、上述した、入力電力の増加に伴ってトランジスタ
の入力端子の平均電圧低下しこれにより歪みが増大する
ことであって、その目的は、低歪みで高効率動作を実現
する電力増幅回路を提供することである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、トランジスタと、信号入力端子と
前記トランジスタの入力端子との間に接続された入力整
合回路とを備えた電力増幅器において、前記入力整合回
路の前記信号入力端子側端子と接地間には非直線抵抗抵
抗素子を含む歪み補償回路が接続されていることを特徴
とする電力増幅回路、が提供される。そして、好ましく
は前記非直線抵抗抵抗素子は、所定の電圧以上または所
定の電圧以下で電流が流れる素子、例えばダイオードで
ある。また、一層好ましくは、前記歪み補償回路が前記
非直線抵抗素子と抵抗との直列接続回路を含んでおり、
さらに、この抵抗に並列にリアクタンス素子を接続する
ことができる。
め、本発明によれば、トランジスタと、信号入力端子と
前記トランジスタの入力端子との間に接続された入力整
合回路とを備えた電力増幅器において、前記入力整合回
路の前記信号入力端子側端子と接地間には非直線抵抗抵
抗素子を含む歪み補償回路が接続されていることを特徴
とする電力増幅回路、が提供される。そして、好ましく
は前記非直線抵抗抵抗素子は、所定の電圧以上または所
定の電圧以下で電流が流れる素子、例えばダイオードで
ある。また、一層好ましくは、前記歪み補償回路が前記
非直線抵抗素子と抵抗との直列接続回路を含んでおり、
さらに、この抵抗に並列にリアクタンス素子を接続する
ことができる。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の実施の形
態を説明するための回路図である。図１において、101
は増幅トランジスタ、102は入力整合回路、103はある定
められた電圧以上で電流が流れる素子もしくは回路を用
いた歪み補償回路である。本発明の構成によると、増幅
トランジスタ101の入力インピーダンスは入力整合回路1
02によりインピーダンス変換され、端子105からトラン
ジスタを見たインピーダンスは端子104からトランジス
タを見たインピーダンスより大きくなる。これにより、
端子105での電圧振幅を端子104における電圧振幅より大
きくすることが出来る。ここで、端子105での電圧振幅
が（−）側に大きく振れ、定められた電圧を超えた時、
歪み補償回路103に電流が流れ、（−）側の電圧をクリ
ップする。これにより、端子105の電圧減少は抑制さ
れ、これに伴って入力電力増加に起因する端子104の電
圧減少は緩和され歪みの発生を抑制することが出来る。
て図面を参照して説明する。図１は、本発明の実施の形
態を説明するための回路図である。図１において、101
は増幅トランジスタ、102は入力整合回路、103はある定
められた電圧以上で電流が流れる素子もしくは回路を用
いた歪み補償回路である。本発明の構成によると、増幅
トランジスタ101の入力インピーダンスは入力整合回路1
02によりインピーダンス変換され、端子105からトラン
ジスタを見たインピーダンスは端子104からトランジス
タを見たインピーダンスより大きくなる。これにより、
端子105での電圧振幅を端子104における電圧振幅より大
きくすることが出来る。ここで、端子105での電圧振幅
が（−）側に大きく振れ、定められた電圧を超えた時、
歪み補償回路103に電流が流れ、（−）側の電圧をクリ
ップする。これにより、端子105の電圧減少は抑制さ
れ、これに伴って入力電力増加に起因する端子104の電
圧減少は緩和され歪みの発生を抑制することが出来る。
【０００９】
【実施例】以下、本発明の実施例について、図面を参照
して詳細に説明する。図２は、本発明の第1の実施例を
示す回路図である。増幅トランジスタ201の入力側の端
子204に入力整合回路の素子としてインダクタ202が直列
に挿入されており、インダクタ入力側の端子205に、増
幅トランジスタ201と並列に歪み補償回路としてのダイ
オード203が接続されている。ダイオード203の方向は、
増幅トランジスタ201のベース−エミッタ接合と逆方向
になされている。図２において、206は入力整合回路の
構成要素であるキャパシタ、207は、キャパシタとイン
ダクタとから構成される出力整合回路、208はコレクタ
とコレクタ電源間を交流的に遮断するチョークインダク
タ、209、210はDCブロッキングキャパシタ、211はベー
スバイアス回路、212、213は本増幅回路の入力端子と出
力端子である。
して詳細に説明する。図２は、本発明の第1の実施例を
示す回路図である。増幅トランジスタ201の入力側の端
子204に入力整合回路の素子としてインダクタ202が直列
に挿入されており、インダクタ入力側の端子205に、増
幅トランジスタ201と並列に歪み補償回路としてのダイ
オード203が接続されている。ダイオード203の方向は、
増幅トランジスタ201のベース−エミッタ接合と逆方向
になされている。図２において、206は入力整合回路の
構成要素であるキャパシタ、207は、キャパシタとイン
ダクタとから構成される出力整合回路、208はコレクタ
とコレクタ電源間を交流的に遮断するチョークインダク
タ、209、210はDCブロッキングキャパシタ、211はベー
スバイアス回路、212、213は本増幅回路の入力端子と出
力端子である。
【００１０】本発明の歪み補償回路の動作を説明するた
め、図９に示した従来例の回路におけるインダクタ902
の二つの端子904、905間の電圧の時間波形を図８に示
す。ここで、増幅トランジスタ901にGaAs HBT(heteroju
nction bipolar transistor)を用いており、端子904、
端子905の平均DC電圧はともに順方向B−Eダイオードの
オン電圧付近の1.2V付近となっている。しかし、端子90
4、端子905それぞれからトランジスタ側を見たインピー
ダンスの相違により、電圧振幅は大きく異なり、インダ
クタ902の入力側の端子905では大振幅となる。よって、
図２に示すように、直列にインダクタ202を増幅トラン
ジスタ201の入力に挿入することで容易に電圧振幅の差
を発生させることができ、且つB-E接合と逆方向のダイ
オード203を端子205に接続することで端子205における
電圧減少の抑制が可能になる。ダイオード203は素子構
造と材料で決定される電圧で電流が流れ始める。本例で
は約1.2Vであり、端子205における電圧振幅が（−）側
でこの電圧より低くなる場合、このダイオード203に直
流電流が流れ始める。その結果、端子205のDC電圧値が
上昇し、高出力時の歪み特性が改善される。
め、図９に示した従来例の回路におけるインダクタ902
の二つの端子904、905間の電圧の時間波形を図８に示
す。ここで、増幅トランジスタ901にGaAs HBT(heteroju
nction bipolar transistor)を用いており、端子904、
端子905の平均DC電圧はともに順方向B−Eダイオードの
オン電圧付近の1.2V付近となっている。しかし、端子90
4、端子905それぞれからトランジスタ側を見たインピー
ダンスの相違により、電圧振幅は大きく異なり、インダ
クタ902の入力側の端子905では大振幅となる。よって、
図２に示すように、直列にインダクタ202を増幅トラン
ジスタ201の入力に挿入することで容易に電圧振幅の差
を発生させることができ、且つB-E接合と逆方向のダイ
オード203を端子205に接続することで端子205における
電圧減少の抑制が可能になる。ダイオード203は素子構
造と材料で決定される電圧で電流が流れ始める。本例で
は約1.2Vであり、端子205における電圧振幅が（−）側
でこの電圧より低くなる場合、このダイオード203に直
流電流が流れ始める。その結果、端子205のDC電圧値が
上昇し、高出力時の歪み特性が改善される。
【００１１】図３は、本発明の第2の実施例を示す回路
図である。図３において、図２に示した第1の実施例の
部分と同等の部分には下２桁が共通する参照番号を付
し、第１の実施例との重複する説明は省略する。本実施
例においては、歪み補償回路は、ダイオード303と抵抗3
14との直列回路により構成されている。そして、ダイオ
ード303はベース-コレクタ間が短絡されたnpnトランジ
スタにより構成されており、そのエミッタが端子305に
接続されている。ダイオード303の陽極は抵抗314の一端
に接続され、抵抗314の他端は接地されている。本実施
例においては、ダイオードはトランジスタのベースとコ
レクタを短絡させたものを用いているが、ダイオードと
してこれ以外の構成のダイオードを用いても構わない。
図である。図３において、図２に示した第1の実施例の
部分と同等の部分には下２桁が共通する参照番号を付
し、第１の実施例との重複する説明は省略する。本実施
例においては、歪み補償回路は、ダイオード303と抵抗3
14との直列回路により構成されている。そして、ダイオ
ード303はベース-コレクタ間が短絡されたnpnトランジ
スタにより構成されており、そのエミッタが端子305に
接続されている。ダイオード303の陽極は抵抗314の一端
に接続され、抵抗314の他端は接地されている。本実施
例においては、ダイオードはトランジスタのベースとコ
レクタを短絡させたものを用いているが、ダイオードと
してこれ以外の構成のダイオードを用いても構わない。
【００１２】本実施例の端子305のDC電圧の入力電力依
存性を図６に示す。図６においては、従来の回路構成
（図９）における端子905でのDC電圧も示す。図３に示
した本実施例により、ある入力電力を越えるとダイオー
ド303がオンして端子305から接地方向へ歪み補償回路を
通じて電流が流れ初め、図6に示されるように、端子305
での電圧は上昇に転じる。これにより、ベース電圧が上
昇し高入力電力時の歪み補償が実現される。図７は、本
実施例と図9に示した従来例とのACPR（隣接チャネル電
力比）および利得と出力電力との関係を示すグラフであ
る。図７を見ると、歪み補償回路を設けたことによりAC
PRが高出力側に置いて改善され、利得特性が平坦化され
ていることが分かる。
存性を図６に示す。図６においては、従来の回路構成
（図９）における端子905でのDC電圧も示す。図３に示
した本実施例により、ある入力電力を越えるとダイオー
ド303がオンして端子305から接地方向へ歪み補償回路を
通じて電流が流れ初め、図6に示されるように、端子305
での電圧は上昇に転じる。これにより、ベース電圧が上
昇し高入力電力時の歪み補償が実現される。図７は、本
実施例と図9に示した従来例とのACPR（隣接チャネル電
力比）および利得と出力電力との関係を示すグラフであ
る。図７を見ると、歪み補償回路を設けたことによりAC
PRが高出力側に置いて改善され、利得特性が平坦化され
ていることが分かる。
【００１３】図４は、本発明の第３の実施例を示す回路
図である。図４において、図３に示した第２の実施例の
部分と同等の部分には下２桁が共通する参照番号を付
し、他実施例との重複する説明は省略する。本実施例に
おいては、図３に示した第２の実施例の歪み補償回路に
対し、抵抗414と並列にリアクタンス素子415が接続され
ている。このリアクタンス素子415は、インダクタある
いはキャパシタ若しくはそれらの複合回路により構成さ
れる。本実施例によれば、ダイオードが導通しない場合
は切り離されていたリアクタンス素子415がダイオード
の導通により接続されるため高出力時の整合状態を変化
させることができ、特性向上を図ることが可能になる。
図である。図４において、図３に示した第２の実施例の
部分と同等の部分には下２桁が共通する参照番号を付
し、他実施例との重複する説明は省略する。本実施例に
おいては、図３に示した第２の実施例の歪み補償回路に
対し、抵抗414と並列にリアクタンス素子415が接続され
ている。このリアクタンス素子415は、インダクタある
いはキャパシタ若しくはそれらの複合回路により構成さ
れる。本実施例によれば、ダイオードが導通しない場合
は切り離されていたリアクタンス素子415がダイオード
の導通により接続されるため高出力時の整合状態を変化
させることができ、特性向上を図ることが可能になる。
【００１４】図５は、本発明の第４の実施例を示す回路
図である。図５において、図３に示した第２の実施例の
部分と同等の部分には下２桁が共通する参照番号を付
し、他実施例との重複する説明は省略する。本実施例に
おいては、歪み補償回路としてダイオード503と可変抵
抗514との直列接続回路が用いられている。また、本実
施例においては、入力整合回路は、インダクタ502とキ
ャパシタ506とからなる回路とインダクタ502aとキャパ
シタ506aとからなる回路との２段縦続接続回路によって
構成されている。本実施例によれば、デュアルバンド対
応の増幅器を設計する際に、抵抗514をそれぞれの周波
数において抵抗値をスイッチで切り替える構成をとるこ
とにより、高出力時における歪み補償回路の動作を最適
状態にすることが出来る。また、入力整合回路を２段縦
続接続回路によって構成したことにより、より良好な整
合状態を実現することができる。本実施例に上述の第３
の実施例を適用して可変抵抗514に並列にリアクタンス
素子を接続するようにしてもよい。
図である。図５において、図３に示した第２の実施例の
部分と同等の部分には下２桁が共通する参照番号を付
し、他実施例との重複する説明は省略する。本実施例に
おいては、歪み補償回路としてダイオード503と可変抵
抗514との直列接続回路が用いられている。また、本実
施例においては、入力整合回路は、インダクタ502とキ
ャパシタ506とからなる回路とインダクタ502aとキャパ
シタ506aとからなる回路との２段縦続接続回路によって
構成されている。本実施例によれば、デュアルバンド対
応の増幅器を設計する際に、抵抗514をそれぞれの周波
数において抵抗値をスイッチで切り替える構成をとるこ
とにより、高出力時における歪み補償回路の動作を最適
状態にすることが出来る。また、入力整合回路を２段縦
続接続回路によって構成したことにより、より良好な整
合状態を実現することができる。本実施例に上述の第３
の実施例を適用して可変抵抗514に並列にリアクタンス
素子を接続するようにしてもよい。
【００１５】以上好ましい実施例について説明したが、
本発明はこれらの実施例に限定されるものではなく、本
発明の要旨を逸脱しない範囲内において適宜の変更が可
能なものである。例えば、上記の実施例では、トランジ
スタとしてバイポーラトランジスタを用いた例を説明し
たが、電界効果トランジスタを用いた場合にも同様な効
果が得られる。バイポーラトランジスタを用いる場合は
高利得な、電界効果トランジスタを用いる場合はシリコ
ン系デバイスであれば低コスト、化合物系デバイスであ
れば高効率な増幅回路を構成することが出来、システム
が要求する仕様に対して最適なデバイスを選択すること
が出来る。また、トランジスタは、npn型に限定されずp
np型のものであってもよく、さらに電界効果トランジス
タの場合にはnチャネル型、pチャネル型のいずれのもの
をも用い得る。また、歪み補償回路に用いるダイオード
としてベース−エミッタ接合を用いたダイオードの他、
ベース−コレクタ接合を用いたダイオード、pn接合ダイ
オード、ショットキーダイオードも使用できる。特にト
ランジスタをダイオードとして用いる場合は、トランジ
スタ、整合回路、歪み補償回路を同一基板上に形成で
き、集積化に有利になる。
本発明はこれらの実施例に限定されるものではなく、本
発明の要旨を逸脱しない範囲内において適宜の変更が可
能なものである。例えば、上記の実施例では、トランジ
スタとしてバイポーラトランジスタを用いた例を説明し
たが、電界効果トランジスタを用いた場合にも同様な効
果が得られる。バイポーラトランジスタを用いる場合は
高利得な、電界効果トランジスタを用いる場合はシリコ
ン系デバイスであれば低コスト、化合物系デバイスであ
れば高効率な増幅回路を構成することが出来、システム
が要求する仕様に対して最適なデバイスを選択すること
が出来る。また、トランジスタは、npn型に限定されずp
np型のものであってもよく、さらに電界効果トランジス
タの場合にはnチャネル型、pチャネル型のいずれのもの
をも用い得る。また、歪み補償回路に用いるダイオード
としてベース−エミッタ接合を用いたダイオードの他、
ベース−コレクタ接合を用いたダイオード、pn接合ダイ
オード、ショットキーダイオードも使用できる。特にト
ランジスタをダイオードとして用いる場合は、トランジ
スタ、整合回路、歪み補償回路を同一基板上に形成で
き、集積化に有利になる。
【００１６】
【発明の効果】以上説明したように、本発明の電力増幅
回路は、入力整合回路の信号入力端子側に、クリップ機
能を有する非直線抵抗を含む歪み補償回路を増幅トラン
ジスタと並列に接続したものであるので、入力電力の増
加に伴い入力信号の一部を接地側に流すことが出来、入
力部の平均電圧の低下を抑制することが出来る。従っ
て、本発明によれば、高入力時におけるベース電圧低下
を防ぐことができ、その結果高出力時の歪み特性が改善
され、低歪み・高効率動作の電力増幅回路を実現するこ
とができる。
回路は、入力整合回路の信号入力端子側に、クリップ機
能を有する非直線抵抗を含む歪み補償回路を増幅トラン
ジスタと並列に接続したものであるので、入力電力の増
加に伴い入力信号の一部を接地側に流すことが出来、入
力部の平均電圧の低下を抑制することが出来る。従っ
て、本発明によれば、高入力時におけるベース電圧低下
を防ぐことができ、その結果高出力時の歪み特性が改善
され、低歪み・高効率動作の電力増幅回路を実現するこ
とができる。
【図１】 本発明の実施の形態を説明するための回路
図。
図。
【図２】 本発明の第１の実施例を示す回路図。
【図３】 本発明の第２の実施例を示す回路図。
【図４】 本発明の第３の実施例を示す回路図。
【図５】 本発明の第４の実施例を示す回路図。
【図６】 従来例と本発明の第２の実施例におけるトラ
ンジスタ入力端子電圧の入力電力依存性を示すグラフ。
ンジスタ入力端子電圧の入力電力依存性を示すグラフ。
【図７】 従来例と本発明の第２の実施例における利得
およびACPR（隣接チャネル電力比）と出力との関係を示
すグラフ。
およびACPR（隣接チャネル電力比）と出力との関係を示
すグラフ。
【図８】 従来例（図９）における入力整合回路の入力
側と出力側との電圧波形。
側と出力側との電圧波形。
【図９】 従来例の回路図。
【図１０】 従来例の動作説明図。
101、201、301、401、501、901 増幅トランジスタ
102 入力整合回路
202、302、402、502、502a、902 インダクタ
103 歪み補償回路
104、105、204、205、304、305、404、405、504、505、
904、905 端子 203、303、403、503 ダイオード 206、306、406、506、506a、906 キャパシタ 207、307、407、507、907 出力整合回路 208、308、408、508、908 チョークインダクタ 209、210、309、310、409、410、509、510、909、910
DCブロッキングキャパシタ 211、311、411、511、911 バイアス回路 212、312、412、512、912 入力端子 213、313、413、513、913 出力端子 314、414 抵抗 514 可変抵抗 415 リアクタンス素子
904、905 端子 203、303、403、503 ダイオード 206、306、406、506、506a、906 キャパシタ 207、307、407、507、907 出力整合回路 208、308、408、508、908 チョークインダクタ 209、210、309、310、409、410、509、510、909、910
DCブロッキングキャパシタ 211、311、411、511、911 バイアス回路 212、312、412、512、912 入力端子 213、313、413、513、913 出力端子 314、414 抵抗 514 可変抵抗 415 リアクタンス素子
─────────────────────────────────────────────────────
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Ｆターム(参考） 5J090 AA01 AA41 CA21 CA36 FA11
GN01 HA02 HA08 HA19 HA25
HA26 HA29 HA32 HA33 KA12
KA29 SA14 TA02 TA06
5J091 AA01 AA41 CA21 CA36 FA11
HA02 HA08 HA19 HA25 HA26
HA29 HA32 HA33 KA12 KA29
SA14 TA02 TA06 UW08
5J500 AA01 AA41 AC21 AC36 AF11
AH02 AH08 AH19 AH25 AH26
AH29 AH32 AH33 AK12 AK29
AS14 AT02 AT06 WU08
Claims (12)
- 【請求項１】 トランジスタと、信号入力端子と前記ト
ランジスタの入力端子との間に接続された入力整合回路
とを備えた電力増幅器において、前記入力整合回路の前
記信号入力端子側端子と接地間には非直線抵抗抵抗素子
を含む歪み補償回路が接続されていることを特徴とする
電力増幅回路。 - 【請求項２】 前記非直線抵抗抵抗素子は、所定の電圧
以上または所定の電圧以下で電流が流れる素子であるこ
とを特徴とする請求項１に記載の電力増幅回路。 - 【請求項３】 前記入力整合回路が、信号伝送路に直列
に少なくとも1つのインダクタを含んでいることを特徴
とする請求項１または２に記載の電力増幅回路。 - 【請求項４】 前記非直線抵抗素子に電流が流れること
によって生じる前記歪み補償回路と前記入力整合回路と
の接続点の電位変動の方向が、前記信号入力端子に入力
される信号のレベルの増大に伴って生じる前記トランジ
スタの入力端子の電位変動の方向と逆方向であることを
特徴とする請求項１〜３のいずれかに記載の電力増幅回
路。 - 【請求項５】 前記非直線抵抗素子がダイオードである
ことを特徴とする請求項１〜４のいずれかに記載の電力
増幅回路。 - 【請求項６】 前記非直線抵抗素子がダイオードであっ
て、前記歪み補償回路が該ダイオードと抵抗との直列接
続回路を含んでいることを特徴とする請求項１〜４のい
ずれかに記載の電力増幅回路。 - 【請求項７】 前記抵抗に並列にリアクタンス素子が接
続されていることを特徴とする請求項６に記載の電力増
幅回路。 - 【請求項８】 前記抵抗が可変抵抗であることを特徴と
する請求項６または７に記載の電力増幅回路。 - 【請求項９】 前記トランジスタがバイポーラトランジ
スタであることを特徴とする請求項１〜８のいずれかに
記載の電力増幅回路。 - 【請求項１０】 前記非直線抵抗素子がダイオードであ
って、該ダイオードが前記トランジスタと同一基板上に
形成されたトランジスタのベース−エミッタ接合あるい
はベース−コレクタ接合を用いたダイオードであること
を特徴とする請求項９に記載の電力増幅回路。 - 【請求項１１】 前記トランジスタが電界効果トランジ
スタであることを特徴とする請求項１〜８のいずれかに
記載の電力増幅回路。 - 【請求項１２】 前記歪み補償回路に並列に前記入力整
合回路の構成要素であるキャパシタが接続されているこ
とを特徴とする請求項１〜１１のいずれかに記載の電力
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001327240A JP2003133863A (ja) | 2001-10-25 | 2001-10-25 | 電力増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001327240A JP2003133863A (ja) | 2001-10-25 | 2001-10-25 | 電力増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003133863A true JP2003133863A (ja) | 2003-05-09 |
Family
ID=19143498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001327240A Pending JP2003133863A (ja) | 2001-10-25 | 2001-10-25 | 電力増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003133863A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5804267B2 (ja) * | 2009-09-28 | 2015-11-04 | 日本電気株式会社 | ドハティ増幅器 |
| CN111064438A (zh) * | 2019-12-25 | 2020-04-24 | 北京普能微电子科技有限公司 | 模拟预失真电路、功率放大器及射频模块 |
-
2001
- 2001-10-25 JP JP2001327240A patent/JP2003133863A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5804267B2 (ja) * | 2009-09-28 | 2015-11-04 | 日本電気株式会社 | ドハティ増幅器 |
| CN111064438A (zh) * | 2019-12-25 | 2020-04-24 | 北京普能微电子科技有限公司 | 模拟预失真电路、功率放大器及射频模块 |
| CN111064438B (zh) * | 2019-12-25 | 2023-12-08 | 北京普能微电子科技有限公司 | 模拟预失真电路、功率放大器及射频模块 |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061212 |
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