JP2014057154A - 電力増幅器 - Google Patents

Abstract

【課題】半導体プロセスばらつきに起因したアイドル電流の変動を抑制することができる電力増幅器を得る。
【解決手段】増幅素子Ｔｒ３が外部から入力された入力信号を増幅する。バイアス回路２がバイアス電流を増幅素子Ｔｒ３の入力に供給する。バイアス回路２において、バッテリからバッテリ電圧が印加される参照電圧端子Ｖｒｅｆに第１の抵抗Ｒｂ８の一端が接続されている。第２の抵抗Ｒｂ１０がＲｂ８の他端と接地点との間に接続されている。第１のトランジスタＴｒｂ８のベースがＲｂ８とＲｂ１０の接続点に接続され、コレクタが電源に接続され、エミッタがＴｒ３の入力に接続されている。Ｒｂ８，Ｒｂ１０は同じ材料により構成されている。
【選択図】図５

Description

本発明は、主に携帯電話等の移動体通信用の電力増幅器に関する。

ＣＤＭＡをはじめとする携帯電話用電力増幅器として、ＧａＡｓ−ＨＢＴ電力増幅器が広く用いられている（例えば、特許文献１参照）。従来の電力増幅器には外部から参照電圧を入力する必要があった。この参照電圧は、電力増幅器のアイドル電流を決定するため、電源電圧の変動に対して強く高い精度で一定に保つ（例えば、２．８５Ｖ±０．１Ｖ程度）必要がある。

近年、電力増幅器内部で参照電圧を発生させることが求められている。この場合、外部から与えられたイネーブル信号（電力増幅器をオン／オフするためのデジタル信号）に応じて、増幅器内部で参照電圧を発生させ、電力増幅器を動作させる（例えば、特許文献２参照）。

低出力動作時の低出力用トランジスタに流れるアイドル電流は数ｍＡ（例えば２ｍＡ〜７ｍＡ）程度であり、中出力時（例えば１５〜３０ｍＡ程度）及び大出力時（例えば〜１２０ｍＡ程度）に比べて値が小さい。低出力用トランジスタの出力電力の最大値を決めるトランジスタのエミッタ電極のサイズも他の動作モードに用いるトランジスタに比べて、例えば数１０分の１以下となりずっと小さい（例えば低出力用トランジスタのエミッタ電極の面積は２０〜４０ｕｍ^２）。バイアス回路に用いるトランジスタのサイズは更に小さくても十分（低出力用トランジスタの数分の１〜２０分の１程度）である。ただし、半導体プロセス装置の制約や製品の信頼性の観点等の理由からトランジスタのエミッタ電極サイズには下限がある。従って、バイアス回路に用いるトランジスタのサイズは低出力用トランジスタよりやや大きめになる場合がある（低出力用トランジスタの数分の１）。

特開２００４−３４３２４４号公報 特開２０１０−１２４４０８号公報

バイアス回路は、参照電圧端子からバイアス回路に流れる電流を制限する電流制限抵抗を有する。半導体プロセスばらつきに起因して電流制限抵抗の抵抗値は変動する。電流制限抵抗の抵抗値は数ｋΩオーダ（例えば、２〜７ｋΩ）と大きいため、その変動範囲も大きくなる（例えば、設定値４０００Ωで２０％の変動を想定すると変動範囲は３２００〜４８００Ω）。これにより、増幅素子のアイドル電流が変動するため、増幅素子の利得が大きく変動するという問題があった。

また、最近では、高出力動作（２７ｄＢｍ程度）時に加えて中低出力動作（〜１８ｄＢｍ程度）時での効率向上が重要となってきている。これは、基地局が比較的密集している都市部では主に中低出力で動作しており、中低出力動作時の効率向上が携帯電話機の通話時間にとって重要だからである。特に低出力時において、更なる効率向上が求められている。ＲＦ部の回路構成は既に最適化されているので、更なる効率向上にはバイアス回路を含む制御部の消費電流を減らす必要がある。

低出力時の効率向上のために低出力時のみ参照電圧発生回路を停止し消費電流を削減することが考えられる。しかし、参照電圧発生回路を停止すると、バイアス回路に供給される参照電圧はバッテリ直結のバッテリ電圧となることが多い。従来のバイアス回路ではバッテリ電圧が印加される場合に、バッテリ電圧の変動によって増幅素子のアイドル電流が変動する。例えば、バッテリ電圧の変動量が３〜５Ｖの場合、３．４Ｖで３ｍＡに設定されたアイドル電流の変動量が６ｍＡに達することを発明者らは発見した。このバッテリ電圧の変動によるアイドル電流の変動も問題となる。

本発明は、上述のような課題を解決するためになされたもので、第１の目的は半導体プロセスばらつきに起因したアイドル電流の変動を抑制することができる電力増幅器を得るものである。第２の目的は、更にバッテリ電圧の変動に起因したアイドル電流の変動も抑制することができる電力増幅器を得るものである。

本発明に係る電力増幅器は、外部から入力された入力信号を増幅する増幅素子と、バイアス電流を前記増幅素子の入力に供給するバイアス回路とを備え、前記バイアス回路は、バッテリからバッテリ電圧が印加される参照電圧端子と、前記参照電圧端子に一端が接続された第１の抵抗と、前記第１の抵抗の他端と接地点との間に接続された第２の抵抗と、前記第１の抵抗と前記第２の抵抗の接続点に接続された制御端子と、電源に接続された第１の端子と、前記増幅素子の入力に接続された第２の端子とを有する第１のトランジスタとを有し、前記第１及び第２の抵抗は同じ材料により構成されている。

本発明により、半導体プロセスばらつきに起因したアイドル電流の変動を抑制することができる。

本発明の実施の形態１に係る電力増幅器を示すブロック図である。 本発明の実施の形態１に係る電力増幅器の一部を示す回路図である。 本発明の実施の形態１に係るＴｒ２用のバイアス回路を示す回路図である。 本発明の実施の形態１に係る参照電圧発生回路を示す回路図である。 本発明の実施の形態１に係るＴｒ３用のバイアス回路を示す回路図である。 比較例に係るバイアス回路を示す回路図である。 比較例におけるバッテリ電圧に対するＴｒ３のアイドル電流を示す図である。 実施の形態１と比較例についてバッテリ電圧に対するＴｒ３のアイドル電流の変化率を示す図である。 本発明の実施の形態２に係るＴｒ３用のバイアス回路を示す回路図である。 本発明の実施の形態３に係るＴｒ３用のバイアス回路を示す回路図である。 本発明の実施の形態４に係るＴｒ３用のバイアス回路を示す回路図である。 本発明の実施の形態５に係るＴｒ３用のバイアス回路を示す回路図である。 実施の形態１，５と比較例についてバッテリ電圧に対するＴｒ３のアイドル電流の変化率を示す図である。 実施の形態１，５と比較例について環境温度に対するＴｒ３のアイドル電流の変化率を示す図である。 本発明の実施の形態６に係るＴｒ３用のバイアス回路を示す回路図である。

本発明の実施の形態に係る電力増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、本発明の実施の形態１に係る電力増幅器を示すブロック図である。この電力増幅器は、ＨＢＴとＦＥＴを同一基板上に形成するＢｉＦＥＴプロセスにより形成される。

増幅素子Ｔｒ１は、外部から入力された入力信号を増幅する。増幅素子Ｔｒ２は増幅素子Ｔｒ１の出力信号を増幅する。増幅素子Ｔｒ３は入力信号を増幅する。スイッチＳＷ１が増幅素子Ｔｒ１の出力と増幅素子Ｔｒ２の入力との間に接続されている。スイッチＳＷ２が増幅素子Ｔｒ１の出力と増幅素子Ｔｒ３の出力との間に接続されている。スイッチＳＷ３が増幅素子Ｔｒ１の出力と増幅素子Ｔｒ２の出力との間に接続されている。

参照電圧発生回路１は参照電圧を発生する。バイアス回路２は、参照電圧に基づいたバイアス電流をＴｒ１，Ｔｒ２，Ｔｒ３の入力に供給する。制御回路３は、ＳＷ１，ＳＷ２，ＳＷ３と参照電圧発生回路１を制御する。参照電圧発生回路１やバイアス回路２は、ＧａＡｓ系ＢｉＦＥＴ（ＨＢＴ＋ＦＥＴ）プロセスを用いて同一ＧａＡｓチップ上に集積化されている。

続いて、本実施の形態に係る電力増幅器の動作を説明する。１７ｄＢｍ以上の大電力出力を得る場合は、制御回路３がＳＷ１をオン、ＳＷ２，ＳＷ３をオフにし、高出力用経路Ａが有効になる。Ｔｒ３はオフされる。入力端子ＩＮに入力された信号をＴｒ１が増幅し、Ｔｒ１の出力信号をＴｒ２が増幅して、出力端子ＯＵＴから出力させる。

７〜１７ｄＢｍの中電力出力を得る場合は、制御回路３がＳＷ１，ＳＷ２をオフ、ＳＷ３をオンにし、中出力用経路Ｂが有効になる。Ｔｒ２，Ｔｒ３はオフされる。入力端子ＩＮに入力された信号をＴｒ１が増幅して、出力端子ＯＵＴから出力させる。

７ｄＢｍ以下の小電力出力を得る場合は、制御回路３がＳＷ１をオフ、ＳＷ２，ＳＷ３をオンにし、低出力用経路Ｃが有効になる。Ｔｒ１，Ｔｒ２はオフされる。入力端子ＩＮに入力された信号をＴｒ３が増幅して、出力端子ＯＵＴから出力させる。また、本実施の形態の特徴として、この低出力時に制御回路３は参照電圧発生回路１を停止させる。

図２は、本発明の実施の形態１に係る電力増幅器の一部を示す回路図である。Ｔｒ３やＳＷ１，ＳＷ２，ＳＷ３等は省略している。ＧａＡｓ−ＨＢＴ電力増幅器とバイアス回路が同一ＧａＡｓチップ上に集積化されている。点線枠内がＧａＡｓチップであり、点線枠外の回路素子はモジュール基板上にチップ部品や線路によって形成されている。

入力信号を増幅する初段増幅素子であるＴｒ１と、Ｔｒ１の出力信号を増幅する後段増幅素子であるＴｒ２とが同一のＧａＡｓ基板上に形成されている。Ｔｒ１，Ｔｒ２はＧａＡｓ−ＨＢＴ（ヘテロ接合バイポーラトランジスタ）である。Ｔｒ１のベースには入力信号が入力され、コレクタにはコレクタ電圧が印加され、エミッタは接地されている。Ｂｉａｓ１はＴｒ１のベースにバイアス電流を供給する初段バイアス回路であり、Ｂｉａｓ２はＴｒ２のベースにバイアス電流を供給する後段バイアス回路である。

ＩＮはＲＦ信号入力端子、ＯＵＴはＲＦ出力信号端子、Ｒ２〜Ｒ４は抵抗、Ｃ１〜Ｃ１０は容量、Ｌ１，Ｌ２はインダクタである。Ｌ３〜Ｌ８は特定の電気長を有する線路であり、インダクタとして作用する。Ｖｃはコレクタ電源端子、Ｖｃ１はＴｒ１用のコレクタ電源端子、Ｖｃ２はＴｒ２用のコレクタ電源端子、ＶｃｂはＢｉａｓ１，Ｂｉａｓ２の電源端子、ＶｒｅｆはＢｉａｓ１，Ｂｉａｓ２に参照電圧を印加する端子である。

図３は、本発明の実施の形態１に係るＴｒ２用のバイアス回路を示す回路図である。この回路はＴｒ２用のバイアス回路Ｂｉａｓ２に該当するエミッタフォロワ型のバイアス回路である。Ｔｒ１用のバイアス回路Ｂｉａｓ１の構成も同様である。Ｖｒｅｆは参照電圧が印加される端子、Ｔｒｂ１〜Ｔｒｂ５はＧａＡｓ−ＨＢＴ、Ｒｂ１〜Ｒｂ７は抵抗である。このバイアス回路はＴｒ１及びＴｒ２のアイドル電流を温度変化に対して一定に保つように動作する。ここで、アイドル電流とは、ＲＦ入力電力が無い場合の電力増幅器のバイアス電流である。

図４は、本発明の実施の形態１に係る参照電圧発生回路を示す回路図である。ＦＥＴｖ１１〜ＦＥＴｖ４はデプレションモードＦＥＴ、Ｔｒｖ１〜Ｔｒｖ６はＨＢＴ、Ｒｖ１〜Ｒｖ９は抵抗、Ｖｃｂは電源端子、Ｖｅｎはイネーブル電圧が印加されるイネーブル端子、Ｖｒｅｆは参照電圧が出力される出力端子である。ＶｘはＦＥＴｖ５を制御するための信号端子である。

ＦＥＴｖ１のゲートはＲｖ１を介して端子Ｖｅｎに接続され、ＦＥＴｖ１のドレインは電源端子Ｖｃｂに接続されている。ＦＥＴｖ２のドレインはＦＥＴｖ１のソースに接続されている。Ｒｖ２の一端はＦＥＴｖ２のソースに接続され、Ｒｖ２の他端はＴｒｖ１のゲートに接続されている。Ｔｒｖ１のコレクタはＦＥＴｖ１のソースに接続されている。Ｒｖ３の一端はＦＥＴｖ２のゲートとＴｒｖ２のコレクタに接続されている。Ｔｒｖ２のベースはＲｖ４を介してＴｒｖ１のエミッタに接続されている。Ｔｒｖ３のベース及びコレクタは、Ｔｒｖ２のベース及びＲｖ４に接続されている。Ｒｖ６がＴｒｖ２のエミッタとＴｒｖ６のコレクタの間に接続されている。Ｒｖ７がＴｒｖ３のエミッタとＴｒｖ６のコレクタの間に接続されている。この参照電圧発生回路は、ＦＥＴｖ２のソース電圧を参照電圧として出力端子Ｖｒｅｆから出力する。

ＦＥＴｖ３，Ｒｖ５，Ｔｒｖ４は、デプレションモードＦＥＴであるＦＥＴｖ２の閾値電圧のバラツキを補償する回路を構成する。ＦＥＴｖ３のドレインはＲｖ３の一端及びＴｒｖ２のコレクタに接続されている。Ｔｒｖ４のベース及びコレクタはＦＥＴｖ３のゲートに接続され、かつＲｖ５を介してＦＥＴｖ３のソースに接続されている。Ｔｒｖ４のエミッタはＴｒｖ６のコレクタに接続されている。なお、設計によっては抵抗Ｒｖ５を省略することができる。

ＦＥＴｖ４、Ｔｒｖ５、Ｔｒｖ６、Ｒｖ８、Ｒｖ９は、リークを防止する回路を構成する。ＦＥＴｖ４のゲートはＲｖ８を介して端子Ｖｅｎに接続され、ドレインは電源端子Ｖｃｂに接続され、エミッタはＲｖ９を介してＴｒｖ５のベース及びコレクタに接続されている。Ｔｒｖ５のエミッタはＴｒｖ６のベースに接続され、Ｔｒｖ６のエミッタは接地されている。

出力端子ＶｒｅｆとＲｖ３の間にスイッチＦＥＴｖ５が接続されている。即ち、出力端子Ｖｒｅｆと接地点の間にＦＥＴｖ５が接続されている。ＦＥＴｖ５のゲートはＲｖ１０及び端子Ｖｘを介して制御回路３に接続されている。制御回路３は、ＦＥＴｖ５のオン・オフを制御する。

続いて、参照電圧発生回路１の動作を説明する。制御回路３から端子ＶｘにＨｉｇｈレベル（参照電圧）の制御信号が入力されると、ＦＥＴｖ５はオンするため、参照電圧発生回路１は通常動作する。一方、制御回路３から端子ＶｘにＬｏｗレベル（約０．３Ｖ以下）の制御信号が入力されると、ＦＥＴｖ５はオフするため、ＦＥＴｖ２のドレイン電流は流れなくなる。また、参照電圧が動作時よりも下がるため、Ｔｒｖ１のコレクタ電流も流れなくなる。すなわち、電源端子Ｖｃｂから参照電圧発生回路１に電流が流れ込まず、参照電圧発生回路１は停止する。

図５は、本発明の実施の形態１に係るＴｒ３用のバイアス回路を示す回路図である。Ｔｒｂ６〜Ｔｒｂ８はＨＢＴ、Ｒｂ８〜Ｒｂ１０は抵抗、Ｖｃｂは電源端子、Ｖｒｅｆは参照電圧端子、Ｖｃ３はＴｒ３用のコレクタ電源端子である。Ｔｒ３用のバイアス回路の参照電圧端子Ｖｒｅｆは常にバッテリに直結され、バッテリからバッテリ電圧が印加される。

参照電圧端子ＶｒｅｆにＲｂ８の一端が接続されている。このＲｂ８の他端と接地点との間に、Ｒｂ１０と、ダイオード接続されたＴｒｂ６，Ｔｒｂ７とが直列に接続されている。Ｔｒｂ８のベースがＲｂ８とＲｂ１０の接続点に接続され、コレクタが電源に接続され、エミッタがＲｂ９を介して低出力用のＴｒ３の入力に接続されている。

このバイアス回路はエミッタフォロワ型であり、Ｔｒｂ８がエミッタフォロアトランジスタである。Ｒｂ８は参照電圧端子Ｖｒｅｆからバイアス回路に流れる電流を制限する電流制限抵抗である。ダイオード接続されたＴｒｂ６，Ｔｒｂ７はＴｒｂ８のベース電位を安定させる定電圧回路として機能する。

Ｒｂ８，Ｒｂ１０は例えばＮｉＣｒやＴａＳｉＮなどの薄膜抵抗、又はベース層などの半導体抵抗であるが、両者は同じ材料により構成されている。ここで、半導体プロセスばらつきに起因してウェハ面内で素子特性に分布があるものの、同一チップ内では一律に抵抗値が変動する。従って、半導体プロセスばらつきに対してＲｂ８，Ｒｂ１０の抵抗値の変動は同じである。

続いて、Ｔｒ３用のバイアス回路に流れる電流を説明する。電流Ｉｂ１が参照電圧端子ＶｒｅｆからＲｂ８に流れる。そのうち、電流Ｉｂ２がＲｂ１０とＴｒｂ６，Ｔｒｂ７を通って接地点に流れ、電流Ｉｂ３がＴｒｂ８のベース電流となる。Ｔｒｂ８から出力された電流Ｉｂ４がＴｒ３のベース電流となる。Ｔｒ３にアイドル電流Ｉｃｑが流れる。これらの電流の関係は、Ｔｒｂ８の電流増幅率をβ１、Ｔｒ３の電流増幅率をβ２、とすると以下の通りである。
Ｉｂ１＝Ｉｂ２＋Ｉｂ３ …（数式１）
Ｉｂ４＝β１×Ｉｂ３ …（数式２）
Ｉｃｑ＝β２×Ｉｂ４ …（数式３）

続いて、本実施の形態の効果を比較例と比較しながら説明する。図６は、比較例に係るバイアス回路を示す回路図である。比較例では実施の形態１に比べてＲｂ１０が存在しない点が異なる。

半導体プロセスばらつきによりＲｂ８，Ｒｂ１０の抵抗値が高くなった場合、比較例ではＩｂ１が減少してＩｂ３が減少し、Ｔｒ３のアイドル電流Ｉｃｑが低下してしまう。一方、実施の形態１では、Ｒｂ１０の抵抗値も高くなってＩｂ２が減ってＩｂ３を増やすため、アイドル電流Ｉｃｑの減少を抑えることができる。

逆にＲｂ８，Ｒｂ１０の抵抗値が低くなった場合は、比較例ではＩｂ１が増えてアイドル電流Ｉｃｑが増える。一方、実施の形態１では、Ｒｂ１０の抵抗値も低くなってＩｂ２が増えてＩｂ３を減らすため、アイドル電流Ｉｃｑの増加を抑えることができる。

図７は、比較例におけるバッテリ電圧に対するＴｒ３のアイドル電流を示す図である。比較例の参照電圧端子Ｖｒｅｆにバッテリ電圧が接続された場合、バッテリ電圧が３〜５Ｖの範囲で変動すると、３．４Ｖで３．４ｍＡに設定されたＴｒ３のアイドル電流は２〜７ｍＡの範囲で変動する。また、半導体プロセスばらつきによりＲｂ８，Ｒｂ１０の抵抗値が設計値の０．８倍になった場合には、アイドル電流が設計中心値（Ｒｂ８，Ｒｂ１０の抵抗値が設計値の場合のＴｒ３のアイドル電流）から１９〜１６％多くなり、抵抗値が設計値の１．２倍になった場合にはアイドル電流が１４〜１２％少なくなる。

図８は、実施の形態１と比較例についてバッテリ電圧に対するＴｒ３のアイドル電流の変化率を示す図である。縦軸は設計中心値を１００として規格化したアイドル電流を示し、横軸はバッテリ電圧を示している。Ｒｂ８，Ｒｂ１０の抵抗値は設計値から±２０％変動している。実施の形態１では比較例よりも設計値からのアイドル電流の変動が小さくなっている。実施の形態１では、Ｒｂ８，Ｒｂ１０の抵抗値が設計値の０．８倍になった場合には、アイドル電流が設計中心値から１９〜１２％多くなり、抵抗値が設計値の１．２倍になった場合にはアイドル電流が１４〜９％少なくなる。従って、実施の形態１では比較例よりも設計値からのアイドル電流の変動が２〜３％小さくなっている。よって、本実施の形態により半導体プロセスばらつきに起因したアイドル電流の変動を抑制することができる。

また、ダイオード接続されたＴｒｂ６，Ｔｒｂ７からなる定電圧回路にも温度特性があるが、この定電圧回路にＲｂ１０を直列に接続することで、温度特性によるアイドル電流の変化量を小さくする（抑制する）こともできる。即ち、Ｒｂ１０を接続することで、定電圧回路のダイオード間に印加される電圧が小さくなるため、ダイオードの動作点は電流を絞る方向に設定され、比較例に比べて定電圧回路に流れる電流Ｉｂ２の温度変化に対する変化量が小さくなる。このため、ベース電流Ｉｂ３の変化量も小さくなり、アイドル電流の変化量を抑制することができる。また、Ｒｂ８，Ｒｂ１０に温度特性を有する材料を用いることで、温度特性を制御することもできる。

また、Ｒｂ１０の抵抗値が５０Ωより小さいとばらつきを抑制する効果が小さくなり、抵抗値が５００Ωより高いと参照電圧の電圧変動に対してアイドル電流の変化量が大きくなる。例えば抵抗値が高い場合に参照電圧が３．０Ｖだとアイドル電流は２ｍＡとなり、５Ｖだと９ｍＡ程度となり、アイドル電流の変化量は７ｍＡとなる。このため、Ｒｂ１０の抵抗値は５０Ω以上、５００Ω以下であることが好ましい。

実施の形態２．
図９は、本発明の実施の形態２に係るＴｒ３用のバイアス回路を示す回路図である。実施の形態１の構成に加えて抵抗Ｒｂ１１がＲｂ８に直列に接続され、抵抗Ｒｂ１２がＲｂ１０に直列に接続されている。このＲｂ１１，Ｒｂ１２はＮｉＣｒやＴａＳｉＮなどの薄膜抵抗、又はベース層などの半導体抵抗である。ただし、Ｒｂ８，Ｒｂ１０とＲｂ１１，Ｒｂ１２は異なる温度係数を持つ。例えばＮｉＣｒ薄膜抵抗の温度係数はほぼフラットであり、ＴａＳｉＮ薄膜抵抗の温度係数は負（温度が高くなると抵抗値が小さくなる）であり、ベース層を用いた抵抗の温度係数は正（温度が高くなると抵抗値が大きくなる）である。このように異なる温度係数を持つ抵抗を組み合わせることにより、定電流源の電流値の温度特性を制御できるため、Ｔｒ３のアイドル電流の温度特性も制御できる。

実施の形態３．
図１０は、本発明の実施の形態３に係るＴｒ３用のバイアス回路を示す回路図である。実施の形態１の構成に加えて抵抗Ｒｂ１１がＲｂ８に直列に接続されている。このＲｂ１１はＮｉＣｒやＴａＳｉＮなどの薄膜抵抗、又はベース層などの半導体抵抗である。ただし、Ｒｂ８，Ｒｂ１０とＲｂ１１は異なる温度係数を持つ。このように異なる温度係数を持つ抵抗を組み合わせることにより、定電流源の電流値の温度特性を制御できるため、Ｔｒ３のアイドル電流の温度特性も制御できる。

実施の形態４．
図１１は、本発明の実施の形態４に係るＴｒ３用のバイアス回路を示す回路図である。実施の形態１の構成に加えて抵抗Ｒｂ１２がＲｂ１０に直列に接続されている。このＲｂ１２はＮｉＣｒやＴａＳｉＮなどの薄膜抵抗、又はベース層などの半導体抵抗である。ただし、Ｒｂ８，Ｒｂ１０とＲｂ１２は異なる温度係数を持つ。このように異なる温度係数を持つ抵抗を組み合わせることにより、定電流源の電流値の温度特性を制御できるため、Ｔｒ３のアイドル電流の温度特性も制御できる。

実施の形態５．
図１２は、本発明の実施の形態５に係るＴｒ３用のバイアス回路を示す回路図である。実施の形態１の構成にデプレションモードＦＥＴであるＦＥＴｂ１が追加されている。ＦＥＴｂ１のコレクタが参照電圧端子Ｖｒｅｆに接続され、エミッタがＲｂ８の一端に接続され、ゲートがＲｂ８の他端に接続されている。ＦＥＴｂ１とＲｂ８は定電流源４を構成する。この定電流源４は、参照電圧端子Ｖｒｅｆに印加された電圧から一定の電流を生成する。この定電流源４の出力電流からＴｒｂ８やＲｂ９がバイアス電流を生成し、そのバイアス電流をＴｒ３のベースに供給する。

続いて、本実施の形態の効果を実施の形態１及び比較例と比較して説明する。図１３は、実施の形態１，５と比較例についてバッテリ電圧に対するＴｒ３のアイドル電流の変化率を示す図である。実施の形態１及び比較例には定電流源４が存在しないため、参照電圧端子Ｖｒｅｆにバッテリ電圧が印加される場合、バッテリ電圧の変動に起因してＴｒ３のアイドル電流が変動する。一方、本実施の形態では、バッテリ電圧が変動しても、バッテリ電圧が十分高ければ定電流源４の出力電流（Ｔｒｂ８のベース電流）は変動しない。このため、バッテリ電圧の変動に起因したＴｒ３のアイドル電流の変動を抑制することができる。この結果、バッテリ電圧の変動に起因した利得変動を抑制することもできる。具体的には、バッテリ電圧が３．４Ｖ以上であればよい。なお、バッテリ電圧が３．４Ｖより小さいと定電流源の出力電流が十分に立ち上がらず一定とならないため、アイドル電流や利得が若干変動する。

また、半導体プロセスばらつきによりＲｂ８，Ｒｂ１０の抵抗値が設計値の０．８倍になった場合には、本実施の形態では、アイドル電流が設計中心値から１３〜１２％程度多くなり抵抗値が設計値の１．２倍になった場合にはアイドル電流が１０〜９％程度少なくなる。従って、比較例に比べて半導体プロセスばらつきに起因したアイドル電流の変動を抑制することができる。

図１４は、実施の形態１，５と比較例について環境温度に対するＴｒ３のアイドル電流の変化率を示す図である。参照電圧は３．４Ｖであり、縦軸は常温（２５℃）の時の電流を１００として規格化したアイドル電流を示し、横軸は環境温度を示している。

比較例では高温（７５℃）時に常温に比べて電流が約２２％変化し、低温（−２５℃）時には電流が２２％変化する。実施の形態１では高温時の変化は２１％、低温時の変化は２１％程度であり、実施の形態５では高温時の変化は１２％、低温時の変化は１５％である。従って、実施の形態５は比較例及び実施の形態１に比べて温度変化に対するアイドル電流の変化量を抑制することができる。

実施の形態６．
図１５は、本発明の実施の形態６に係るＴｒ３用のバイアス回路を示す回路図である。実施の形態５の構成に加えて抵抗Ｒｂ１１がＲｂ８に直列に接続され、抵抗Ｒｂ１２がＲｂ１０に直列に接続されている。このＲｂ１１，Ｒｂ１２はＮｉＣｒやＴａＳｉＮなどの薄膜抵抗、又はベース層などの半導体抵抗である。ただし、Ｒｂ８，Ｒｂ１０とＲｂ１１，Ｒｂ１２は異なる温度係数を持つ。このように異なる温度係数を持つ抵抗を組み合わせることにより、定電流源の電流値の温度特性を制御できるため、Ｔｒ３のアイドル電流の温度特性も制御できる。

１ 参照電圧発生回路
２ バイアス回路
３ 制御回路
ＦＥＴｂ１ 第２のトランジスタ
Ｒｂ８ 第１の抵抗
Ｒｂ１０ 第２の抵抗
Ｒｂ１１，Ｒｂ１２ 第３の抵抗
ＳＷ１ 第１のスイッチ
ＳＷ２ 第２のスイッチ
ＳＷ３ 第３のスイッチ
Ｔｒ１ 第１の増幅素子
Ｔｒ２ 第２の増幅素子
Ｔｒ３ 第３の増幅素子
Ｔｒｂ６，Ｔｒｂ７ ダイオード
Ｔｒｂ８ 第１のトランジスタ
Ｖｒｅｆ 参照電圧端子

Claims (5)

1. 外部から入力された入力信号を増幅する増幅素子と、
   バイアス電流を前記増幅素子の入力に供給するバイアス回路とを備え、
   前記バイアス回路は、
   バッテリからバッテリ電圧が印加される参照電圧端子と、
   前記参照電圧端子に一端が接続された第１の抵抗と、
   前記第１の抵抗の他端と接地点との間に接続された第２の抵抗と
   前記第１の抵抗と前記第２の抵抗の接続点に接続された制御端子と、電源に接続された第１の端子と、前記増幅素子の入力に接続された第２の端子とを有する第１のトランジスタとを有し、
   前記第１及び第２の抵抗は同じ材料により構成されていることを特徴とする電力増幅器。
2. 外部から入力された入力信号を増幅する第１の増幅素子と、
   前記第１の増幅素子の出力信号を増幅する第２の増幅素子と、
   前記入力信号を増幅する第３の増幅素子と、
   前記第１の増幅素子の出力と前記第２の増幅素子の入力との間に接続された第１のスイッチと、
   前記第１の増幅素子の出力と前記第３の増幅素子の出力との間に接続された第２のスイッチと、
   前記第１の増幅素子の出力と前記第２の増幅素子の出力との間に接続された第３のスイッチと、
   参照電圧を発生する参照電圧発生回路と、
   前記参照電圧に基づいたバイアス電流を前記第１、第２、及び第３の増幅素子の入力に供給するバイアス回路と、
   前記第１、第２、及び第３のスイッチと前記参照電圧発生回路を制御する制御回路とを備え、
   前記制御回路は、前記第１のスイッチをオフ、前記第２及び第３のスイッチをオンにした場合に、前記参照電圧発生回路を停止させ、
   前記バイアス回路は、
   バッテリからバッテリ電圧が印加される参照電圧端子と、
   前記参照電圧端子に一端が接続された第１の抵抗と、
   前記第１の抵抗の他端と接地点との間に接続された第２の抵抗と
   前記第１の抵抗と前記第２の抵抗の接続点に接続された制御端子と、電源に接続された第１の端子と、前記第３の増幅素子の入力に接続された第２の端子とを有する第１のトランジスタとを有し、
   前記第１及び第２の抵抗は同じ材料により構成されていることを特徴とする電力増幅器。
3. 前記バイアス回路は、前記第１の抵抗の他端と接地点との間において前記第２の抵抗と直列に接続されたダイオードを更に有することを特徴とする請求項１又は２に記載の電力増幅器。
4. 前記バイアス回路は、前記第１及び第２の抵抗の少なくとも一方に直列に接続され、前記第１及び第２の抵抗とは異なる温度係数を持つ第３の抵抗を更に有することを特徴とする請求項１〜３の何れか１項に記載の電力増幅器。
5. 前記バイアス回路は、前記参照電圧端子に接続された第１の端子と、前記第１の抵抗の一端に接続された第２の端子と、前記第１の抵抗の他端に接続された制御端子とを持つ第２のトランジスタを更に有することを特徴とする請求項１〜４の何れか１項に記載の電力増幅器。

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