JP5786745B2

JP5786745B2 - 電力増幅器

Info

Publication number: JP5786745B2
Application number: JP2012026142A
Authority: JP
Inventors: 篤司岡村; 松塚　隆之; 隆之松塚
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2012-02-09
Filing date: 2012-02-09
Publication date: 2015-09-30
Anticipated expiration: 2032-02-09
Also published as: CN103248325A; TW201334399A; JP2013165320A; US8686795B2; CN103248325B; TWI469508B; US20130207729A1; KR20130092442A; KR101441574B1

Description

本発明は、携帯電話等の移動体通信用の電力増幅器に関する。

現在、ＣＤＭＡ（Code Division Multiple Access）をはじめとする携帯電話用電力増幅器として、ＧａＡｓ−ＨＢＴ（Heterojunction Bipolar Transistor）電力増幅器が広く用いられている（例えば、特許文献１参照）。この電力増幅器は、基地局が比較的密集している都市部では主に中低出力で動作している。このため、中低出力動作時の動作効率の向上が携帯電話機の通話時間延長に効果的である。従って、高出力動作（２８ｄＢｍ程度）時に加えて、中低出力動作（０〜１７ｄＢｍ程度）時での動作効率の向上が重要となってきている。中低出力動作時の動作効率を向上するために、ＤＣ／ＤＣコンバータにより増幅素子のコレクタ電圧を出力電力に応じて下げる方法が知られている。

図９は、増幅素子の出力電力と歪の関係を示す図である。図１０は、増幅素子の出力電力と動作効率の関係を示す図である。コレクタ電圧を下げる（Ｖｃ＿Ｈｉｇｈ→Ｖｃ＿Ｍｉｄ）と、効率は良くなるが歪特性は劣化する。また、出力電力が小さいほど歪特性は良くなるが、動作効率は下がる。そこで、コレクタ電圧を下げ、歪特性の規格を満たす範囲に出力電力を抑制することで動作効率が改善する。

特開２００４−３４３２４４号公報

中低出力の歪特性が良いほど動作効率が改善できるため、低コレクタ電圧時における中低出力の歪特性の改善が求められる。一般に、バイアス回路の容量を最適化することで、ＧａＡｓ−ＨＢＴ電力増幅器の中低出力（低コレクタ電圧時）の歪特性が改善することが知られている。しかし、通常、バイアス回路の容量は高出力（高コレクタ電圧時）の歪特性が良くなるように設計されるので、低コレクタ電圧時での最適値とは必ずしも一致しない。このため、従来の電力増幅器では、中低出力時に増幅用トランジスタのコレクタ電圧の影響により歪特性が劣化するという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的は中低出力の歪特性を改善することができる電力増幅器を得るものである。

本発明は、入力信号が入力されるベースと、コレクタ電圧が印加されるコレクタと、エミッタとを有する増幅素子と、バイアス電流を前記増幅素子の前記ベースに供給するバイアス回路とを備え、前記バイアス回路は、リファレンス電圧が入力される第１の制御端子と、電源電圧が入力される第１の端子と、前記増幅素子の前記ベースに接続された第２端子とを持つ第１のトランジスタと、前記増幅素子の前記コレクタ電圧が低くなると、前記第１のトランジスタの前記第１の制御端子及び前記第１の端子の少なくとも一方と接地点との間の容量値を増加させる容量調整回路とを有し、前記容量調整回路は、第２の制御端子と、前記第１のトランジスタの前記第１の制御端子又は前記第１の端子に接続された第３の端子と、第４の端子とを持つ第２のトランジスタと、前記第４の端子と接地点との間に接続された容量と、前記第２のトランジスタの前記第２の制御端子に制御電圧を供給する制御回路とを有し、前記制御回路は、前記増幅素子の前記コレクタ電圧が所定の閾値より低い場合に前記第２のトランジスタをＯＮさせることを特徴とする。

本発明により、中低出力の歪特性を改善することができる。

本発明の実施の形態１に係る電力増幅器を示す図である。本発明の実施の形態１に係るバイアス回路を示す図である。コレクタ電圧と制御電圧の関係を示す図である。比較例に係るバイアス回路を示す図である。実施の形態１と比較例の歪特性を示す図である。本発明の実施の形態２に係るバイアス回路を示す図である。本発明の実施の形態３に係るバイアス回路を示す図である。本発明の実施の形態３に係るバイアス回路の変形例を示す図である。増幅素子の出力電力と歪の関係を示す図である。増幅素子の出力電力と動作効率の関係を示す図である。

本発明の実施の形態に係る電力増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、本発明の実施の形態１に係る電力増幅器を示す図である。この電力増幅器は、ＨＢＴとＦＥＴを同一基板上に形成するＢｉＦＥＴプロセスにより形成される２段増幅器である。ＧａＡｓ−ＨＢＴ電力増幅器とバイアス回路が同一ＧａＡｓチップ上に集積化されている。点線枠内がＧａＡｓチップであり、点線枠外の回路素子はモジュール基板上にチップ部品や線路によって形成されている。

入力信号を増幅する初段増幅素子Ｔｒ１と、Ｔｒ１の出力信号を増幅する後段増幅素子Ｔｒ２とが同一のＧａＡｓ基板上に形成されている。Ｔｒ１，Ｔｒ２はＧａＡｓ−ＨＢＴである。Ｔｒ１のベースには入力信号が入力され、コレクタにはコレクタ電圧が印加され、エミッタは接地されている。Ｂｉａｓ１はＴｒ１のベースにバイアス電流を供給する初段バイアス回路であり、Ｂｉａｓ２はＴｒ２のベースにバイアス電流を供給する後段バイアス回路である。

ＩＮはＲＦ信号入力端子、ＯＵＴはＲＦ信号出力端子、Ｒ１〜Ｒ４は抵抗、Ｃ１〜Ｃ１０は容量、Ｌ１，Ｌ２はインダクタである。Ｌ３〜Ｌ８は特定の電気長を有する線路であり、インダクタとして作用する。Ｖｃはコレクタ電源端子、Ｖｃ１はＴｒ１用のコレクタ電源端子、Ｖｃ２はＴｒ２用のコレクタ電源端子、ＶｃｂはＢｉａｓ１，Ｂｉａｓ２の電源端子、ＶｒｅｆはＢｉａｓ１，Ｂｉａｓ２にリファレンス電圧を印加する端子である。

図２は、本発明の実施の形態１に係るバイアス回路を示す図である。このバイアス回路は、図１の初段増幅素子Ｔｒ１のベースにバイアス電流を供給する初段バイアス回路Ｂｉａｓ１である。ただし、後段バイアス回路Ｂｉａｓ２の構成も同様である。

トランジスタＴｒｂ１のベースには、Ｖｒｅｆ端子及び抵抗Ｒｂ１を介してリファレンス電圧が入力される。Ｔｒｂ１のコレクタには、Ｖｃｂ端子を介して電源電圧が入力される。Ｔｒｂ１のエミッタは、Ｖｂｏ１端子を介して初段増幅素子Ｔｒ１のベースに接続されている。Ｔｒｂ１のエミッタと接地点との間に抵抗Ｒｂ２が接続されている。Ｔｒｂ１のベースと接地点との間に、ベースとコレクタが短絡したＴｒｂ２，Ｔｒｂ３が直列に接続されている。

容量調整回路１は、トランジスタＦＥＴ１，ＦＥＴ２、抵抗Ｒｂ３〜Ｒｂ６、容量Ｃｒｅｆ，Ｃｃｂ、及び制御回路２を有する。トランジスタＦＥＴ１，ＦＥＴ２はＧａＡｓ−ＦＥＴであり、その閾値電圧は−０．２〜−１．０Ｖである。

ＦＥＴ１のドレインはＲｂ３を介してＴｒｂ１のベースに接続されている。ＣｒｅｆはＦＥＴ１のソースと接地点との間に接続されている。ＦＥＴ２のドレインはＲｂ４を介してＴｒｂ１のコレクタに接続されている。ＣｃｂはＦＥＴ２のソースと接地点との間に接続されている。制御回路２は、それぞれＲｂ５，Ｒｂ６を介してＦＥＴ１，ＦＥＴ２のゲートに制御電圧Ｖｃｔｒｌ１，Ｖｃｔｒｌ２を供給する。

Ｒｂ３，Ｒｂ４はそれぞれＦＥＴ１，ＦＥＴ２がＯＮ／ＯＦＦした際のインピーダンス変化を緩慢にする作用があり、Ｃｒｅｆ，Ｃｃｂとの組合せにより最適なインピーダンスとなるように設計されている。

図３は、コレクタ電圧と制御電圧の関係を示す図である。コレクタ電圧が所定の閾値Ｖｔｈより低いと制御電圧がＨｉｇｈとなり、コレクタ電圧が所定の閾値Ｖｔｈより高いと制御電圧がＬｏｗとなる。従って、制御回路２は、増幅素子Ｔｒ１のコレクタ電圧が所定の閾値Ｖｔｈより低い場合にＦＥＴ１，ＦＥＴ２をＯＮさせる。ただし、ＦＥＴ１とＦＥＴ２を同時にＯＮさせる必要はない。これにより、容量調整回路１は、増幅素子Ｔｒ１のコレクタ電圧が低くなると、Ｔｒｂ１のベース及びコレクタと接地点との間の容量値をそれぞれ増加させる。

続いて、本実施の形態の効果を比較例と比較して説明する。図４は、比較例に係るバイアス回路を示す図である。比較例には、容量値を調整する容量調整回路１が存在せず、容量値が固定された容量Ｃｒｅｆ，Ｃｃｂのみが存在する。

図５は、実施の形態１と比較例の歪特性を示す図である。比較例では、Ｃｒｅｆ，Ｃｃｂの容量値が高出力（高コレクタ電圧時）の歪特性が良くなるように設計されるので、低コレクタ電圧時での最適値とは必ずしも一致しない。このため、比較例では、中低出力時にコレクタ電圧の影響により歪特性（ＡＣＬＲ）が劣化する。一方、実施の形態１では、コレクタ電圧に応じて容量値を最適化できるため、中低出力の歪特性を改善することができる。

実施の形態２．
図６は、本発明の実施の形態２に係るバイアス回路を示す図である。本実施の形態では、実施の形態１の容量調整回路１の容量切替部を多段にしている。具体的には、実施の形態１のＦＥＴ１を並列接続されたｎ個（ｎは２以上の整数）のＦＥＴ＿１，・・・，ＦＥＴ＿ｎに置き換えている。Ｃｒｅｆ，Ｃｃｂ、ＦＥＴ２、Ｒｂ３〜Ｒｂ６も同様にそれぞれｎ個の構成に置き換えている。

これにより、容量調整回路１は、増幅素子Ｔｒ１のコレクタ電圧に応じて容量値を多段に変化させる。よって、実施の形態１よりもコレクタ電圧の変動に対して細かく容量値を最適化して低歪な特性を維持することができる。

実施の形態３．
図７は、本発明の実施の形態３に係るバイアス回路を示す図である。実施の形態１のトランジスタＦＥＴ１と容量Ｃｒｅｆの代わりに固定容量Ｃ１と可変容量素子Ｃｖ１を用い、トランジスタＦＥＴ２と容量Ｃｃｂの代わりに固定容量Ｃ２と可変容量素子Ｃｖ２を用いている。可変容量素子Ｃｖ１，Ｃｖ２はバラクタダイオード等である。Ｃ１とＣｖ１は直列に接続され、Ｃ２とＣｖ２は直列に接続されている。

制御回路２は、Ｃ１とＣｖ１の接続点とＣ２とＣｖ２の接続点にそれぞれ制御電圧を供給する。これにより、容量調整回路１は、増幅素子Ｔｒ１のコレクタ電圧に応じて容量値をアナログ的に変化させる。よって、実施の形態１よりもコレクタ電圧の変動に対して細かく容量値を最適化して低歪な特性を維持することができる。また、固定容量Ｃ１，Ｃ２の製造バラツキを調整することもできる。

図８は、本発明の実施の形態３に係るバイアス回路の変形例を示す図である。Ｃ１とＣｖ１が並列に接続され、Ｃ２とＣｖ２が並列に接続されている。その他の構成は図７のバイアス回路と同様であり、同様の効果を得ることができる。

１容量調整回路
２制御回路
Ｂｉａｓ１，Ｂｉａｓ２バイアス回路
Ｃｒｅｆ，Ｃｃｂ容量
ＦＥＴ１，ＦＥＴ２トランジスタ（第２のトランジスタ）
Ｔｒ１，Ｔｒ２増幅素子
Ｔｒｂ１第１のトランジスタ（第１のトランジスタ）

Claims

入力信号が入力されるベースと、コレクタ電圧が印加されるコレクタと、エミッタとを有する増幅素子と、
バイアス電流を前記増幅素子の前記ベースに供給するバイアス回路とを備え、
前記バイアス回路は、
リファレンス電圧が入力される第１の制御端子と、電源電圧が入力される第１の端子と、前記増幅素子の前記ベースに接続された第２の端子とを持つ第１のトランジスタと、
前記増幅素子の前記コレクタ電圧が低くなると、前記第１のトランジスタの前記第１の制御端子及び前記第１の端子の少なくとも一方と接地点との間の容量値を増加させる容量調整回路とを有し、
前記容量調整回路は、
第２の制御端子と、前記第１のトランジスタの前記第１の制御端子又は前記第１の端子に接続された第３の端子と、第４の端子とを持つ第２のトランジスタと、
前記第４の端子と接地点との間に接続された容量と、
前記第２のトランジスタの前記第２の制御端子に制御電圧を供給する制御回路とを有し、
前記制御回路は、前記増幅素子の前記コレクタ電圧が所定の閾値より低い場合に前記第２のトランジスタをＯＮさせることを特徴とする電力増幅器。
前記容量調整回路は前記容量値を多段に変化させることを特徴とする請求項１に記載の電力増幅器。