JP2011160256A - エミッタフォロワ型バイアス回路 - Google Patents

Abstract

【課題】ＧａＡｓ系ＢｉＦＥＴ（ＨＢＴ＋ＦＥＴ）プロセスを用いた基準電圧発生回路に適した、低い基準電圧で動作できるエミッタフォロワ型バイアス回路を提供する。
【解決手段】エミッタフォロワ型バイアス回路は、増幅段トランジスタＴｒ１，Ｔｒ２のベースにバイアス電圧を供給するバイアス回路Ｂｉａｓ１，Ｂｉａｓ２である。このバイアス回路は、基準電圧を昇圧するデプレションモードＦＥＴであるＦｄｂ１と、Ｆｄｂ１により昇圧された基準電圧に応じてバイアス電圧を発生させるエミッタフォロワ回路とを備える。このように基準電圧を昇圧するデプレションモードＦＥＴを設けたことで、低い基準電圧で動作できる。
【選択図】図２

Description

本発明は、増幅段トランジスタのベースにバイアス電圧を供給するバイアス回路に関し、特に低い基準電圧で動作できるエミッタフォロワ型バイアス回路に関する。

現在、ＣＤＭＡなどの携帯電話や無線ＬＡＮなどにＧａＡｓ−ＨＢＴ電力増幅器が盛んに用いられている（例えば、特許文献１参照）。

従来の電力増幅器は外部から基準電圧を入力していた。基準電圧は電力増幅器のアイドル電流を決定するため、電源電圧の変動に対して高い精度で基準電圧を一定（例えば、２．８５Ｖ±０．１Ｖ程度）に保つ必要がある。近年、基準電圧を電力増幅器内部で発生させることが求められている。この場合、外部から与えられるイネーブル信号（電力増幅器をオン／オフするためのデジタル信号）に応じて電力増幅器内部で基準電圧を発生させる。

また、近年になってイネーブル信号の低電圧化が求められている。即ち、従来は２．６Ｖ程度のイネーブル信号で電力増幅器を動作させていたが、最近になって１．４Ｖ程度のイネーブル信号で動作させることが求められている。

特開２００４−３４３２４４号公報

ＧａＡｓ系ＢｉＦＥＴ（ＨＢＴ＋ＦＥＴ）プロセスを用いた基準電圧発生回路において、低いイネーブル信号で基準電圧が立ち上がるように設計した場合、基準電圧発生回路が出力する基準電圧が低くなってしまう。例えばイネーブル信号が１．４Ｖ程度の場合、基準電圧は２Ｖ程度になる。しかし、従来のエミッタフォロワ型バイアス回路は、少なくとも２．７Ｖ程度の基準電圧が必要であり、低い基準電圧では駆動できないという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的は、低い基準電圧で動作できるエミッタフォロワ型バイアス回路を得るものである。

本発明は、増幅段トランジスタのベースにバイアス電圧を供給するバイアス回路であって、基準電圧を昇圧するデプレションモードＦＥＴと、前記デプレションモードＦＥＴにより昇圧された前記基準電圧に応じてバイアス電圧を発生させるエミッタフォロワ回路とを備えることを特徴とするエミッタフォロワ型バイアス回路である。

本発明により、低い基準電圧で動作できるエミッタフォロワ型バイアス回路を得ることができる。

実施の形態１に係る電力増幅器を示す図である。 実施の形態１に係るエミッタフォロワ型バイアス回路を示す図である。 実施の形態１に係る基準電圧発生回路を示す図である。 図３の基準電圧発生回路が発生する基準電圧のイネーブル電圧依存性を示す図である。 実施の形態２に係るエミッタフォロワ型バイアス回路を示す図である。 実施の形態３に係るエミッタフォロワ型バイアス回路を示す図である。 図６のバイアス回路を適用した増幅段トランジスタのアイドル電流を示す図である。 実施の形態４に係るエミッタフォロワ型バイアス回路を示す図である。 実施の形態５に係るエミッタフォロワ型バイアス回路を示す図である。 実施の形態６に係るエミッタフォロワ型バイアス回路を示す図である。 実施の形態７に係るエミッタフォロワ型バイアス回路を示す図である。 実施の形態８に係るエミッタフォロワ型バイアス回路を示す図である。 実施の形態９に係るエミッタフォロワ型バイアス回路を示す図である。 実施の形態１０に係るエミッタフォロワ型バイアス回路を示す図である。 実施の形態１０に係る基準電圧発生回路を示す図である。

実施の形態１．
図１は、実施の形態１に係る電力増幅器を示す図である。この電力増幅器は、ＨＢＴとＦＥＴを同一基板上に形成するＢｉＦＥＴプロセスにより形成される２段増幅器である。

点線枠内がＧａＡｓチップであり、点線枠外の回路素子はモジュール基板上にチップ部品や線路によって形成されている。入力信号を増幅する初段増幅素子であるＴｒ１と、Ｔｒ１の出力信号を増幅する後段増幅素子であるＴｒ２とが同一のＧａＡｓ基板上に形成されている。Ｔｒ１，Ｔｒ２はＧａＡｓ−ＨＢＴ（ヘテロ接合バイポーラトランジスタ）である。

Ｂｉａｓ１はＴｒ１のベースにバイアス電流を供給する初段バイアス回路であり、Ｂｉａｓ２はＴｒ２のベースにバイアス電流を供給する後段バイアス回路である。ＩＮはＲＦ信号入力端子、ＯＵＴはＲＦ出力信号端子、Ｒ２〜Ｒ４は抵抗、Ｃ１〜Ｃ１０は容量、Ｌ１，Ｌ２はインダクタである。Ｌ３〜Ｌ８は特定の電気長を有する線路でインダクタとして作用する。Ｖｃ１はＴｒ１用のコレクタ電源端子、Ｖｃ２はＴｒ２用のコレクタ電源端子、ＶｃｂはＢｉａｓ１，Ｂｉａｓ２の電源端子、ＶｒｅｆはＢｉａｓ１，Ｂｉａｓ２に基準電圧を印加する端子である。

Ｃ３、Ｃ４、Ｌ２は、Ｔｒ１のドレインとＴｒ２のベースの間に接続された段間整合回路を構成する。なお、最近では、モジュールの小型化のために、入力整合回路であるＣ１、Ｃ２、Ｌ１や、段間整合回路であるＣ３、Ｃ４、Ｌ２もＧａＡｓチップ上に集積化する場合が多い。

図２は、実施の形態１に係るエミッタフォロワ型バイアス回路を示す図である。ここでは初段バイアス回路について説明するが、後段バイアス回路の回路構成も同様である。

Ｆｄｂ１はデプレションモードＦＥＴ、Ｆｅｂ１はエンハンスメントモードＦＥＴ、Ｔｒｂ１〜Ｔｒｂ５はＧａＡｓ−ＨＢＴ、Ｒｂｂ１〜Ｒｂｂ７は抵抗、Ｖｅｎはイネーブル信号が入力される端子である。

Ｆｄｂ１のドレインは電源端子Ｖｃｂに接続され、Ｆｄｂ１のゲートは端子Ｖｒｅｆに接続されている。Ｔｒｂ1のコレクタは電源端子Ｖｃｂに接続され、Ｔｒｂ1のベースはＲｂｂ１を介してＦｄｂ１のソースに接続され、Ｔｒｂ１のエミッタはＲｂｂ２を介してＴｒ１のベースに接続されている。Ｔｒｂ２のコレクタはＲｂｂ３を介してＴｒｂ１のエミッタに接続され、Ｔｒｂ２のエミッタは接地されている。Ｔｒｂ３のコレクタはＲｂｂ４を介して電源端子Ｖｃｂに接続され、Ｔｒｂ３のベースはＲｂｂ５を介してＴｒｂ１のベース及びＲｂｂ１に接続されている。Ｔｒｂ３のエミッタはＴｒｂ２のベースに接続されている。

Ｆｅｂ１のドレインはＲｂｂ６を介してＴｒｂ３のエミッタに接続され、Ｆｅｂ１のゲートはＲｂｂ７を介して端子Ｖｅｎに接続され、Ｆｅｂ１のソースは接地されている。Ｔｒｂ４のベース及びコレクタはＴｒｂ１のベース及びＲｂｂ１に接続されている。Ｔｒｂ５のベース及びコレクタはＴｒｂ４のエミッタに接続され、Ｔｒｂ５のエミッタは接地されている。

Ｆｄｂ１は、端子Ｖｒｅｆから入力された基準電圧を昇圧する。エミッタフォロワ回路は、Ｆｄｂ１により昇圧された基準電圧に応じてバイアス電圧を発生させる。このエミッタフォロワ回路は、Ｔｒ１のアイドル電流（ＲＦ信号が入力されない場合のバイアス電流）を温度変化に対して一定に保つように動作する。

図３は、実施の形態１に係る基準電圧発生回路を示す図である。この基準電圧発生回路は、ＢｉＦＥＴプロセスを用いて上記のバイアス回路と同一のＧａＡｓチップ上に集積化される。また、この基準電圧発生回路は、１．４Ｖ程度の低いイネーブル信号で動作できる。

Ｆｇｄ１〜Ｆｇｄ３はディプレッションモードＦＥＴ、Ｆｇｅ１，Ｆｇｅ２はエンハンスメントモードＦＥＴ、Ｒｇ１〜Ｒｇ５は抵抗、Ｄｇ１，Ｄｇ２はショットキーバリアダイオード、Ｖｃｇは電源電圧（通常３．４Ｖ程度）を印加する端子である。

Ｆｇｄ１のドレインは端子Ｖｃｇに接続され、Ｆｇｄ１のゲートはＲｇ１を介して端子Ｖｅｎに接続されている。Ｆｄｇ２のドレインはＦｇｄ１のソースに接続され、Ｆｄｇ２のゲートはＲｇ２の一端に接続され、Ｆｄｇ２のソースはＲｇ２の他端に接続されている。

Ｆｇｅ１のドレインはＲｇ３を介してＲｇ２の一端に接続され、Ｆｇｄ３のドレインは端子Ｖｃｇに接続され、Ｆｇｄ３のゲートはＲｇ４を介してＦｇｄ２のソースに接続されている。Ｆｄｇ３のソースはＤｇ１及びＲｇ５を介してＦｇｅ１のゲート及びＦｇｅ２のドレイン並びにゲートに接続されている。Ｆｇｅ１のソース及びＦｇｅ２のソースはＤｇ２を介して接地されている。

この基準電圧発生回路において、Ｆｇｄ１は基準電圧発生回路をオン／オフするためのスイッチの役割を果たしている。Ｆｄｇ２のソース電圧が基準電圧として出力される。

図４は、図３の基準電圧発生回路が発生する基準電圧のイネーブル電圧依存性を示す図である。Ｖｅｎ’は所望の基準電圧Ｖｒｅｆ’を出力するための最低のイネーブル電圧を示す。

Ｆｇｄ１のソース電圧（Ｆｇｄ２のドレイン電圧）はイネーブル電圧に応じて変化するため、低いイネーブル電圧領域ではＦｇｄ２のソース電圧（基準電圧）はイネーブル電圧によって制限を受ける。従って、更に低いイネーブル電圧Ｖｅｎ’’で基準電圧を立ち上がるようにすると（Ｖｅｎ’→Ｖｅｎ’’）、基準電圧が低くなる（Ｖｒｅｆ’→Ｖｒｅｆ’’）。例えば、１．４Ｖ程度のイネーブル電圧で動作させる場合、基準電圧はおよそ２Ｖ程度になる。しかし、従来のエミッタフォロワ型バイアス回路を駆動するには、少なくとも２．７Ｖ程度の基準電圧が必要である。従って、図３の基準電圧発生回路では従来のエミッタフォロワ型バイアス回路を駆動できない。

これに対し、図２のエミッタフォロワ型バイアス回路は図３の基準電圧発生回路でも駆動できる。以下、図２のエミッタフォロワ型バイアス回路の動作を説明する。

Ｆｄｂ１のゲートには、図３の基準電圧発生回路で発生させた基準電圧が入力される。エミッタフォロワ回路に流れ込む電流Ｉｒｅｆに応じてＦｄｂ１のゲート・ソース間電圧が決定される。Ｆｄｂ１はディプレッションモードＦＥＴであるのでゲートよりもソースの方が高電圧になる。例えば閾値電圧が−０．９Ｖ程度の場合、Ａ点の電圧はＦｄｂ１のゲート電圧（基準電圧）よりも０．８Ｖ程度高くなる。

図３の基準電圧発生回路が発生する基準電圧を２Ｖ程度とすると、エミッタフォロワ回路に入力される電圧（Ａ点の電圧）は２．８Ｖ程度となり、エミッタフォロワ回路を駆動することができる。このように、Ｆｄｂ１は基準電圧を昇圧する役割を果たす。従って、本実施の形態に係るエミッタフォロワ型バイアス回路は、従来よりも低い基準電圧で動作できる。即ち、低いイネーブル信号で動作できる図３の基準電圧発生回路と組み合わせることができる。

また、イネーブル電圧が０Ｖの時（シャットダウン状態）に基準電圧発生回路の出力電圧（基準電圧）は０Ｖとはならず、１Ｖ弱の残留電圧が発生する。この基準電圧ではエミッタフォロワ型バイアス回路は正常動作しない。しかし、仮にＦｅｂ１が無ければ、僅かにリーク電流Ｉｂｂ１が発生する。Ｆｅｂ１は、イネーブル電圧がＦｅｂ１の閾値電圧よりも大きい値の時（動作時）はオン、イネーブル電圧がＦｅｂ１の閾値電圧よりも小さい値の時（シャットダウン時）はオフするため、リーク電流を抑制することができる。

実施の形態２．
実施の形態２に係るエミッタフォロワ型バイアス回路について図面を参照しながら説明する。実施の形態１と同様の構成要素又は対応する構成要素には同じ番号を付し、説明を省略する。

図５は、実施の形態２に係るエミッタフォロワ型バイアス回路を示す図である。Ｆｄｂ１Ａ，Ｆｄｂ１ＢはデプレションモードＦＥＴ、ＶｒｅｆＡ，ＶｒｅｆＢは基準電圧が印加される端子、Ｒｂｂ１Ａ，Ｒｂｂ１Ｂは抵抗である。本実施の形態に係るバイアス回路は、実施の形態１とは異なり基準電圧の入力を２系統もつ。

Ｒｂｂ１ＡとＲｂｂ１Ｂの抵抗値は異なり、例えばＲｂｂ１Ａの抵抗値よりもＲｂｂ１Ｂの抵抗値の方が大きい。端子ＶｒｅｆＡと端子ＶｒｅｆＢには、互いに相補的な基準電圧が入力される。Ｆｄｂ１Ａは、端子ＶｒｅｆＡから入力された第１の基準電圧を昇圧する。Ｆｄｂ１Ｂは、端子ＶｒｅｆＢから入力された第２の基準電圧を昇圧する。昇圧された第１の基準電圧はＲｂｂ１Ａを介してエミッタフォロワ回路に入力され、昇圧された第２の基準電圧はＲｂｂ１Ｂを介してエミッタフォロワ回路に入力される。

端子ＶｒｅｆＡにハイレベルの基準電圧、端子ＶｒｅｆＢにロウレベルの基準電圧（＝０Ｖ）が入力された場合、Ｆｄｂ１が動作してＦｄｂ２がオフするので、実施の形態１のＲｂｂ１に相当する抵抗はＲｂｂ１Ａ（抵抗値小）となる。一方、端子ＶｒｅｆＡにロウレベルの基準電圧（＝０Ｖ）、端子ＶｒｅｆＢにハイレベルの基準電圧を入力した場合、Ｆｄｂ１がオフしてＦｄｂ２が動作するので、実施の形態１のＲｂｂ１に相当する抵抗はＲｂｂ１Ｂ（抵抗値大）となる。

本実施の形態では、抵抗値の異なるＲｂｂ１ＡとＲｂｂ１Ｂの何れか一方を選択できるため、Ｔｒ１のアイドル電流を変化させることができる。なお、本実施の形態では端子ＶｒｅｆＡと端子ＶｒｅｆＢに入力するハイレベルの電圧を同一と仮定したが、異なるハイレベルの電圧を入力しても同等の効果を得ることができる。

実施の形態３．
実施の形態３に係るエミッタフォロワ型バイアス回路について図面を参照しながら説明する。実施の形態１，２と同様の構成要素又は対応する構成要素には同じ番号を付し、説明を省略する。

図６は、実施の形態３に係るエミッタフォロワ型バイアス回路を示す図である。Ｔｒｂ６〜Ｔｒｂ９はトランジスタ、Ｒｂｂ８〜Ｒｂｂ１３は抵抗、Ｖｘは外部電圧が印加される端子である。本実施の形態は、端子Ｖｘに印加される外部電圧に基づいて、１つの基準電圧からＦｄｂ１とＦｄｂ２のゲート電圧（互いに相補的な２つの基準電圧）を内部発生させる回路を実施の形態２のバイアス回路に追加したものである。

図７は、図６のバイアス回路を適用した増幅段トランジスタのアイドル電流を示す図である。端子Ｖｘに印加された外部電圧はＴｒｂ６，Ｔｒｂ７をオン／オフさせるだけなので、基準電圧のように高精度である必要はない。また、端子Ｖｘに１つの電圧を印加するだけで、２状態のアイドル電流を作ることができる。

実施の形態４．
実施の形態４係るエミッタフォロワ型バイアス回路について図面を参照しながら説明する。実施の形態１，２と同様の構成要素又は対応する構成要素には同じ番号を付し、説明を省略する。

図８は、実施の形態４に係るエミッタフォロワ型バイアス回路を示す図である。Ｆｄｂ３，Ｆｄｂ４はデプレションモードＦＥＴであり、ＶｘＡ，ＶｘＢは外部電圧が印加される端子である。本実施の形態は、実施の形態２のバイアス回路のＦｄｂ１Ａ，Ｆｄｂ１Ｂのドレイン側にＦｄｂ２Ａ，Ｆｄｂ２Ｂを追加したものである。

端子ＶｘＡ，ＶｘＢに電圧を印加してＦｄｂ２Ａ，Ｆｄｂ２Ｂをオン／オフさせることにより、それぞれＦｄｂ１Ａ，Ｆｄｂ１Ｂを動作させるかどうかを制御し、抵抗値の異なるＲｂｂ１ＡとＲｂｂ１Ｂの何れか一方を選択できる。端子ＶｘＡ，ＶｘＢに印加する電圧はＦｄｂ２Ａ，Ｆｄｂ２Ｂをオン／オフさせるだけであるので、実施の形態２の端子ＶｒｅｆＡ，ＶｒｅｆＢに印加される基準電圧のように高精度である必要はない。

実施の形態５．
実施の形態５に係るエミッタフォロワ型バイアス回路について図面を参照しながら説明する。実施の形態１と同様の構成要素又は対応する構成要素には同じ番号を付し、説明を省略する。

図９は、実施の形態５に係るエミッタフォロワ型バイアス回路を示す図である。Ｆｄｂ５はデプレションモードＦＥＴ、Ｒｂｂ１４は抵抗、Ｖｙは外部電源である。本実施の形態は、実施の形態１のバイアス回路に、外部電源Ｖｙでバイアス回路をオン／オフできる機能を付加したものである。

Ｆｄｂ５は、外部電圧に応じてＦｄｂ１とエミッタフォロワ回路を接続させるかどうかを制御するスイッチである。Ｆｄｂ５がオンの時はエミッタフォロワ回路に基準電圧が供給されるが、オフのときは供給されない。従って、Ｔｒ１のアイドル電流をオン／オフすることができる。なお、実施の形態１で説明したようにＡ点の電圧は２．８Ｖ程度であるので、Ｆｄｂ５をオンするために必要な外部電圧は２．８Ｖ程度である。

実施の形態６．
実施の形態６に係るエミッタフォロワ型バイアス回路について図面を参照しながら説明する。実施の形態１と同様の構成要素又は対応する構成要素には同じ番号を付し、説明を省略する。

図１０は、実施の形態６に係るエミッタフォロワ型バイアス回路を示す図である。本実施の形態は、実施の形態１のエミッタフォロワ回路からＴｒｂ２、Ｔｒｂ３、Ｒｂｂ３〜Ｒｂｂ７、Ｆｅｂ１を削除したものである。この削除した部分は、アイドル電流の温度変化を低減する役割を果たしている。従って、本実施の形態ではアイドル電流の温度変化は大きくなるが、バイアス回路の構成要素が大幅に減るのでチップサイズを小さくすることができる。また、エンハンスメントモードＦＥＴを用いないので、エンハンスメントモードＦＥＴの製造ばらつきに起因するアイドル電流ばらつきを低減することができる。

実施の形態７．
実施の形態７に係るエミッタフォロワ型バイアス回路について図面を参照しながら説明する。実施の形態１と同様の構成要素又は対応する構成要素には同じ番号を付し、説明を省略する。

図１１は、実施の形態７に係るエミッタフォロワ型バイアス回路を示す図である。Ｔｒｂ１０はトランジスタである。本実施の形態は、実施の形態１のバイアス回路のＦｅｂ１をＴｒｂ１０に置き換えたものである。

Ｔｒｂ１０は実施の形態１のＦｅｂ１と同様にリーク電流を抑制する。エンハンスメントモードＦＥＴを用いずにバイアス回路を構成することができるので、エンハンスメントモードＦＥＴに起因する製造ばらつきやコストを抑制することができる。

実施の形態８．
実施の形態８に係るエミッタフォロワ型バイアス回路について図面を参照しながら説明する。実施の形態１と同様の構成要素又は対応する構成要素には同じ番号を付し、説明を省略する。

図１２は、実施の形態８に係るエミッタフォロワ型バイアス回路を示す図である。Ｔｒｂ１１〜Ｔｒｂ１２はトランジスタ、Ｒｂｂ１５〜Ｒｂｂ１８は抵抗、Ｆｅｂ２はエンハンスメントモードＦＥＴである。

Ｔｒｂ１１のコレクタは電源端子Ｖｃｂに接続されている。Ｔｒｂ１１のベースはＦｄｂ１の出力端子にＲｂｂ１５を介して接続されている。Ｔｒｂ１２のコレクタはＦｄｂ１の出力端子にＲｂｂ１６を介して接続されている。Ｔｒｂ１２のベースはＴｒｂ１１のエミッタに接続されている。Ｔｒｂ１２のエミッタは接地されている。Ｆｅｂ２のドレインはＲｂｂ１７を介してＴｒｂ１１のエミッタに接続され、ゲートはＲｂｂ１８を介して端子Ｖｅｎに接続され、ソースは接地されている。

Ａ点の電圧が高くなった場合、Ｔｒｂ１１のベース電圧が高くなるのでＴｒｂ１１のコレクタ電流が大きくなる。従って、Ｔｒｂ１２のベース電圧が高くなるのでＴｒｂ１２のコレクタ電流が大きくなる。更に、Ｔｒｂ１２のコレクタは抵抗Ｒｂｂ１６を介してＡ点に接続されているので、Ｆｄｂ１のドレイン電流が大きくなり、Ｆｄｂ１のソース電圧（Ａ点の電圧）が低くなる。

本実施の形態で追加した回路は、Ａ点の電圧変動に対してフィードバックをかけるので、基準電圧やＦｄｂ１の閾値電圧等の変動に対して、アイドル電流の変動を低減することができる。

実施の形態９．
実施の形態９に係るエミッタフォロワ型バイアス回路について図面を参照しながら説明する。実施の形態１，８と同様の構成要素又は対応する構成要素には同じ番号を付し、説明を省略する。

図１３は、実施の形態９に係るエミッタフォロワ型バイアス回路を示す図である。Ｔｒｂ１３，Ｔｒｂ１４はトランジスタ、Ｆｄｂ６はデプレションモードＦＥＴ、Ｆｅｂ３はエンハンスメントモードＦＥＴ、Ｒｂｂ１９〜Ｒｂｂ２２は抵抗、Ｄｂ１はショットキーバリアダイオードである。

Ｆｄｂ６のドレインは電源端子Ｖｃｂに接続され、Ｆｄｂ６のゲート及びソースはＲｂｂ１９を介して互いに接続されている。Ｔｒｂ１３のコレクタ及びベースはＦｄｂ６のソースに接続され、エミッタはＦｅｂ３を介して接地されている。Ｔｒｂ１３のコレクタとエミッタの間にＴｂｂ２０が接続されている。

Ｔｒｂ１４のコレクタはＦｄｂ１の出力端子にＲｂｂ１，Ｒｂｂ２１，Ｄｂ１を介して接続されている。Ｔｒｂ１４のベースはＴｒｂ１３のベースに接続され、エミッタはＦｅｂ３を介して接地されている。Ｆｅｂ３のゲートはＲｂｂ２２を介して端子Ｖｅｎに接続されている。

デプレションモードＦＥＴの閾値電圧が深くなると、Ｆｄｂ１の出力電圧が高くなるが、同時にＦｄｂ６のドレイン電流も大きくなる。従って、Ｔｒｂ１３のコレクタ電流も大きくなる。さらに、Ｔｒｂ１４のベースはＴｒｂ１３のベースに接続されているため、Ｔｒｂ１４のコレクタ電流も大きくなる。これに伴ってＲｂｂ１での電圧効果が大きくなり、Ｔｒｂ１のベース電圧が下がる。よって、Ｔｒ１のアイドル電流が減少する。

本実施の形態で追加した回路は、デプレションモードＦＥＴの閾値電圧の変動に対するアイドル電流の変化を打ち消す方向に働くため、閾値電圧の製造ばらつきによるアイドル電流変化を低減することができる。

実施の形態１０．
実施の形態１０に係るエミッタフォロワ型バイアス回路及び基準電圧発生回路について図面を参照しながら説明する。実施の形態１と同様の構成要素又は対応する構成要素には同じ番号を付し、説明を省略する。

図１４は、実施の形態１０に係るエミッタフォロワ型バイアス回路を示す図である。Ｆｄｂ７，Ｆｄｂ８はデプレションモードＦＥＴ、Ｒｂｂ２３は抵抗である。Ｆｄｂ７のドレインは電源端子Ｖｃｂに接続されている。Ｆｄｂ８のドレインはＦｄｂ７のゲート及びソースに接続されている。Ｆｄｂ８のゲートはＲｂｂ２３を介して端子Ｖｅｎに接続され、Ｆｄｂ８のソースはＴｒｂ１０のベースに接続されている。この本実施の形態で追加した回路はイネーブル電圧のレベルシフト回路である。これにより、Ｔｒｂ１０の閾値電圧よりも低いイネーブル電圧で動作できる。

図１５は、実施の形態１０に係る基準電圧発生回路を示す図である。Ｆｇｄ４〜Ｆｇｄ６はデプレションモードＦＥＴ、Ｔｒｇ１〜Ｔｒｇ３はトランジスタ、Ｒｇ５〜Ｒｇ７は抵抗である。Ｔｒｇ３は実施の形態９のＴｒｂ１３と同様にリーク電流を抑制する働きをする。端子ＶｅｎとＴｒｇ３のベースの間にＦｇｄ５を配置してあるのは、図１４のＦｄｂ８と同様に低いイネーブル電圧で動作できるようにするためである。

本実施の形態に係る基準電圧発生回路は、実施の形態１と比較して回路規模は大きくなるが、エンハンスメントモードＦＥＴを用いずに回路を構成している。従って、基準電圧発生回路を内蔵した電力増幅器において、エンハンスメントモードＦＥＴに起因する製造ばらつき及び製造コストを抑制することができる。

Ｂｉａｓ１，Ｂｉａｓ２ バイアス回路
Ｄｂ１，Ｄｇ１，Ｄｇ２ ショットキーバリアダイオード
Ｆｄｂ１〜Ｆｄｂ８，Ｆｄｂ１Ａ，Ｆｄｂ１Ｂ，Ｆｇｄ１〜Ｆｇｄ６ デプレションモードＦＥＴ
Ｆｅｂ１〜Ｆｅｂ３，Ｆｇｅ１，Ｆｇｅ２ エンハンスメントモードＦＥＴ
Ｒｂｂ１〜Ｒｂｂ２２，Ｒｇ１〜Ｒｇ７ 抵抗
Ｔｒ１，Ｔｒ２ 増幅段トランジスタ
Ｔｒｂ１〜Ｔｒｂ１４ トランジスタ

Claims (7)

1. 増幅段トランジスタのベースにバイアス電圧を供給するバイアス回路であって、
   基準電圧を昇圧するデプレションモードＦＥＴと、
   前記デプレションモードＦＥＴにより昇圧された前記基準電圧に応じて前記バイアス電圧を発生させるエミッタフォロワ回路とを備えることを特徴とするエミッタフォロワ型バイアス回路。
2. 抵抗値の異なる第１及び第２の抵抗を更に備え、
   前記基準電圧は、互いに相補な第１及び第２の基準電圧を有し、
   前記デプレションモードＦＥＴは、前記第１の基準電圧を昇圧する第１のデプレションモードＦＥＴと、前記第２の基準電圧を昇圧する第２のデプレションモードＦＥＴとを有し、
   前記第１のデプレションモードＦＥＴにより昇圧された前記第１の基準電圧は前記第１の抵抗を介して前記エミッタフォロワ回路に入力され、
   前記第２のデプレションモードＦＥＴにより昇圧された前記第２の基準電圧は前記第２の抵抗を介して前記エミッタフォロワ回路に入力されることを特徴とする請求項１に記載のエミッタフォロワ型バイアス回路。
3. 外部電圧に基づいて１つの基準電圧から前記第１及び第２の基準電圧を内部発生させる回路をさらに備えることを特徴とする請求項２に記載のエミッタフォロワ型バイアス回路。
4. 抵抗値の異なる第１及び第２の抵抗と、
   外部電圧によりオン／オフする第１及び第２のスイッチとを更に備え、
   前記デプレションモードＦＥＴは第１及び第２のデプレションモードＦＥＴを有し、
   前記第１及び第２のスイッチは、それぞれ前記第１及び第２のデプレションモードＦＥＴを動作させるかどうかを制御し、
   前記第１のデプレションモードＦＥＴにより昇圧された前記基準電圧は前記第１の抵抗を介して前記エミッタフォロワ回路に入力され、
   前記第２のデプレションモードＦＥＴにより昇圧された前記基準電圧は前記第２の抵抗を介して前記エミッタフォロワ回路に入力されることを特徴とする請求項１に記載のエミッタフォロワ型バイアス回路。
5. 外部電圧に応じて前記デプレションモードＦＥＴと前記エミッタフォロワ回路を接続させるかどうかを制御するスイッチを更に備えることを特徴とする請求項１に記載のエミッタフォロワ型バイアス回路。
6. 電源に接続されたコレクタと、前記デプレションモードＦＥＴの出力端子に接続されたベースと、エミッタとを有する第１のトランジスタと、
   前記デプレションモードＦＥＴの出力端子に抵抗を介して接続されたコレクタと、前記第１のトランジスタの前記エミッタに接続されたベースと、接地されたエミッタとを有する第２のトランジスタとを更に備えることを特徴とする請求項１に記載のエミッタフォロワ型バイアス回路。
7. 電源に接続されたドレインと、互いに接続されたゲート及びソースとを有する第２のデプレションモードＦＥＴと、
   前記第２のデプレションモードＦＥＴの前記ソースに接続されたコレクタ及びベースと、接地されたエミッタとを有する第１のトランジスタと、
   前記デプレションモードＦＥＴの出力端子に抵抗を介して接続されたコレクタと、前記第１のトランジスタの前記ベースに接続されたベースと、接地されたエミッタとを有する第２のトランジスタとを更に備えることを特徴とする請求項１に記載のエミッタフォロワ型バイアス回路。

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