JP4169605B2 - 逆適応制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は主として直流安定化電源装置おけるリプル雑音除去と負荷安定度に関する技術である。特に低動作電流でかつ高いリプル雑音除去率と負荷安定度を達成する電源回路を提供するものである。
【０００２】
【従来の技術】
携帯電子機器に限らずその他あらゆる電子装置には直流安定化電源電圧が必ず複数個内蔵されている。デジタル回路用、高周波回路用、アナログ回路用などには、それぞれの用途に適した特性の電源回路が配置されている。なかでも携帯電話器の場合には、送信部の電源のリプル除去率が悪いと通話明瞭度が劣化するので可能な限り高いリプル除去率が求められる。また、デジタルコード化された無線通信手段であっても、送受信はキャリア信号をアナログ的に変調復調するので電源リプル雑音はエラー率に悪影響をもたらす。こうしたリプル雑音除去に関しては、例えば−８０ｄＢのリプル除去率を達成するためには十分な動作電流数１００μＡを流せば可能であり、後述するようにいくつか発明が提案されているが、低動作電流を大幅に減らしてかつ高リプル除去率を実現した提案は存在しなかった。
【０００３】
現在、世界中で動作している電子装置の数は数十億の単位と推定される。ちなみに一つの電源回路が２００μＡで動作しているとすると５０億個で１００万アンペアーの電流を流していることになり、３Ｖで動作しているとすると３０００ＫＷの電力が消費されている計算になる。以下、図面を参照しつつ、従来技術及び従来技術下での回路理論について考察する。
【０００４】
（１）従来回路の例
図１は従来から用いられているCMOS型安定化電源回路のブロック図である。図１において、１、２は電圧供給端子を示し、３は出力電圧Vout端子を示し、５０は基準電圧Vrefを発生する基準電圧発生回路であり、６０は動作電流を定めるためのバイアス電流を発生する回路であり、１００は基準電圧Vrefに対する誤差電圧を増幅する誤差増幅回路である。３０は出力回路を示している。４０は出力電圧の変動を検出し出力を分圧する回路である。この従来の安定化電源回路の具体例が、図２の回路図である。同図において、当該誤差増幅回路１００は２段で構成され、差動回路１０がその第１段目、位相反転増幅器２０が第２段目を示している。基準電圧発生回路５０は、誤差増幅器の入力端子Ｎ１に接続され、出力分圧回路４０は、誤差増幅器の入力端子Ｎ２に接続されている。
【０００５】
図３は図２の従来例回路における直流特性を示すグラフであり、出力電圧Voutと基準電圧Vrefの電源電圧Vddに対する依存性を示している。横軸に電源電圧Vddをとり、３１は動作電流、３２は出力トランジスタのゲート電圧、３３は出力電圧Vout、３４は基準電圧Vrefを示している。図４は図３を１００００倍に拡大したグラフであり、４１が出力電圧Vout、４２が基準電圧Vrefをそれぞれ示す。図４(b)中の４２に見られるように一般的には基準電圧源Vrefは正の電源電圧係数を持ち、電源電圧が上がるとその出力も増加する性質を持っている。これはリプル除去には非常に具合が悪く、低域のリプル除去率は基準電圧の電源電圧依存係数が大きく影響することとなる。電源電圧係数をゼロすることは不可能ではないが、トリミングや特殊な電圧係数素子を用いる必要があるので広く普及している半導体製造方法では非常に高価なものになってしまう。
【０００６】
（２）従来回路の理論式
次に、出力電圧の理論検討をする。出力電圧Voutは次の式で表される。
【０００７】
Vout＝Vref＊（Av／１＋Ｋ＊Av）＋So (1)
ここで、Vrefは基準電圧、Avは誤差増幅器の電圧利得、Ｋは分圧回路の分圧比、Soは誤差増幅器のシステムオフセット電圧を示す。
【０００８】
基準電圧Vrefは電源電圧Vddの変動の影響を受けるのでその変化率は、Vrefの電源電圧係数ΔVref＝（δVref／δｖ）／Ｋで表される。
【０００９】
Ｋは出力分圧抵抗の分圧比なのでＫ＜１であり、Vrefに乗ってきたリプルΔVrefはフィルターで除去しないと高いＰＳＲＲ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ。電源電圧Vddが１Ｖ変化したときに出力がどれだけ変化したかの比率。例えば、出力が１ｍＶ変化したとすれば、ＰＳＲＲは、１ｍＶ／１Ｖ 即ち−６０ｄＢとなる。）が実現できないが、Vrefのリプルは非常に低い周波数から高い周波数まで含まれるので、フィルターには大きな時定数が要求され、全部の周波数帯域を除去するフィルターは半導体同一チップ上の集積化は実現できていない。
【００１０】
図４(b)でVrefはＶｄｄが４ｖ〜５ｖ（０ｄＢ）の間で約１０μＶ（−１００ｄＢ）増加している。一方、図４(a)では、Voutは９０μＶ（−８２ｄＢ）増加している。
【００１１】
Ｋは出力分圧回路の分圧比で、次式で示される。
【００１２】
Ｋ＝Ｒ１／Ｒ１＋Ｒ２
ここで、Ｒ１，Ｒ２は出力分圧回路の抵抗であり、ポリシリコンで製造すればＶｄｄの影響を無視できるので電源電圧Ｖｄｄの変化率は考えないことにする。Ｋの値は出力電圧を決める分圧値でありVrefは０．２から０．８が一般的なので極端に小さな値や大きな値は設定できないので、リプル低減には限定的にしか寄与しないといえる。
【００１３】
Soはシステムオフセット電圧を表していて、回路構成上不可避的に発生するもので、従来採用されなかった考え方で実験値からその存在を仮定して導入した。経験的にVddの影響を受けると知られていてたいていはプラスの係数を有するがマイナス傾斜に出来ると重要な働きをすることを式(1)は示している。
【００１４】
ここで、Soの電源電圧係数はΔSo＝δSo／δvで表される。
【００１５】
Avは回路全体の増幅率でオープンループ利得があり、当然電源電圧Vdd依存性があるので変化率は次の微分式で表される。
【００１６】
ΔAv＝（δAv／δv）／（１＋ＫAv）２ となる。
【００１７】
ちなみにAv＝１００００倍（８０ｄＢ）、Ｋ＝０．５、電源電圧が１Ｖ上昇すると１００００倍から１２０００倍に変化し、δAv＝２０００倍、δV＝１vとなり
ΔAv＝８０ｘ１０- ６
Vref＝１．２Ｖのときリプル成分は９６μＶ（−８０．５ｄＢ）に相当して無視できるレベルではないことがわかる。
【００１８】
以上の理論的検討から、合計のVoutのリプル成分は下記(2)式で示されることが分かる。
【００１９】
ΔVout＝ΔVref＋Vref＊ΔAv＋ΔSo (2)
（３）安定度の検討
次に動作安定度に関し各増幅段の利得と極点、ゼロ点の周波数理論式を検討する（【非特許文献１】を参照）。
【００２０】
まず、各増幅段の利得を考察する。図２において、１段目１０、２段目２０、出力回路３０も増幅作用を持つので３段目の増幅回路として、各段の電圧利得をそれぞれAv１，Av２，Av３すると、
Av＝Av１＊Av２＊Av３であり、
ｉ番目の増幅段の利得をAvｉとすると、Avｉは下記(3)式で表される。
【００２１】
Avｉ＝Ｇｍｉ＊Ｚｏｉ (3)
ここで、Ｇｍｉ、Ｚｏｉはｉ段目の増幅器のコンダクタンスと出力インピーダンスであり、
Ｚｏｉ＝Ｒｐｉ／／Ｒｎｉ／／Ｃｏｉである（Ｒｐｉ／／Ｒｎｉ／／Ｃｏｉは、Ｐトランジスタｉの出力抵抗、Ｎトランジスタｉの出力抵抗、出力ｉの容量分の並列インピーダンスを表す）。Ｒｐｉは、下記(4)式で表され、Ｇｍｉは、下記(5)式で表される。
【００２２】
Ｒｐｉ＝α（Ｌｉ／Ｉｄｉ）√（Ｖｄｇｉ＋Ｖｔｐｉ） (4)
ここで、αは補正係数で大体５ｘ１０６√Ｖ／ｍである。
【００２３】
Ｇｍｉ＝√｛２μｐ Ｃｏｘ（Ｗｉ／Ｌｉ）Ｉｄｉ｝ (5)
μｐ、Ｃｏｘ、Ｗｉ、Ｌｉ、ＩｄｉはそれぞれＰＦＥＴのキャリア移動度、ゲート酸化膜の単位容量、トランジスタｉのチャネル幅、チャネル長、ドレイン電流を示している。
【００２４】
次に周波数特性を考察する。
【００２５】
１段目、２段目、３段目（出力回路を３段目の増幅回路とする）の増幅回路はそれぞれＦｐｉの周波数で極点を持つ。
【００２６】
Ｆｐｉ＝１／２π＊Ｚｏｉ (6)
各段の出力は周波数Ｆｐｉで増幅度が−６ｄＢ／オクターブで減衰し始める。
【００２７】
リプル雑音除去率に関して、前述の式(2)から、Voutのリプル成分を小さくするためには、増幅率Avが大きければ大きいほどよいことがわかる。(5)式からわかるように回路利得を高くするためにはドレイン電流Ｉｄｉをある程度大きくすれば効果があることが推定できる。一方、式(4)はドレイン電流Ｉｄｉを小さくすると出力インピーダンスがあがって利得が上昇することを示している。また式(4)と(5)はドレイン電流Ｉｄｉを下げると極周波数が下がって、高い周波数まで利得が伸びないことを示している。
【００２８】
この段階では安定度やリプル除去率を考察するにはまだ不十分で周波数特性はさらにゼロ点の存在が関係する。極点周波数では利得が−６ｄＢ／オクターブで減衰してゼロ点周波数では＋６ｄＢ／オクターブで上昇するが通常は極点周波数が低いので利得は平坦な特性を示す。
【００２９】
図１の従来例ではもっとも大きく位相や利得の周波数特性に関与する２つのゼロ点がある。第一のゼロ点周波数Ｆｚ１は出力平滑コンデンサＣ３と負荷抵抗Ｒ３で定まる。
【００３０】
Ｆｚ１＝１／２π＊Ｒ３＊Ｃ３ (7)
第２のゼロ点周波数は非常に重要である。出力トランジスタＰ４の出力回路は集積化電源回路においては太さ２５μから３０μの太さの金線で接続されていて長さが１ｍｍから３ｍｍなら数十ミリオームから百数十ミリオームの抵抗を有する。金線の両端はアルミパッドとリード線に圧着されている部分で数十ミリオームの接触抵抗と寄生抵抗を有する。合計でＲｏｇ＝１００ミリオームから２００ミリオームの抵抗を有している。また平滑用出力コンデンサＣ３の等価直列抵抗ＥＳＲも大きく関係する。
【００３１】
Ｆｚ２＝１／２π＊（Ｒｏｇ＋ＥＳＲ）＊Ｃ３ (8)
（４）ゼロ点周波数考察
Ｃ３は一般的には１０００ｐＦから１０μＦが広く利用される。Ｒ３は負荷電流によって大きく変動する。例えば１０オームから１００Ｋオーム程度とする、Ｒｏｇ=２００ｍオーム、ＥＳＲ＝２０ｍオームとすると、
Ｆｚ１＝０．１５Ｈｚ〜１．５ＭHｚ、Ｆｚ２＝７２ＫHｚ〜７．２ＭHｚの範囲であり、Ｆｚ１は動作中の電流に依存して大きく移動する。負荷電流が大きいときは非常に高い周波数に、無負荷状態では低い周波数に移動して位相回りが低い周波数から生ずるため、不安定状態が発生しやすい。一方、Ｆｚ２は一度各部の値を設定すれば負荷電流には依存しない。しかし、出力平滑コンデンサーの等価抵抗ESRは、コンデンサーの種類によって大きく変化する。即ち、ケミカルや電解コンデンサーでは数オームから数十オーム、タンタルで１オームから数オーム、セラミック系で数ミリオームから数百ミリオームと言われている。従って、使用するコンデンサーの種類によって動作が不安定になることがある。Ｆｚ２は後で詳しく述べるが、ちょうど位相遅れが１８０度のあたりの位相特性に影響するので安定度にとって重要な要素である。
【００３２】
（５）安定度と極点周波数の具体例考察
安定化電源回路の安定度は極点周波数が互いに離れていれば安定であるとされている。例えば１０倍づつ離れていると問題がおきないとされている。各段の極点周波数の具体例を検討してみる。
【００３３】
１段目の極点周波数Ｆｐ１は、Ｒｏ１＝３００Ｋ〜１５０Ｋ，Ｃｏ１＝０．１〜０．２ｐＦであり、Ｆｐ１＝数１００ＫHｚ〜数ＭHｚ程度になる。周波数が高いので安定度に関しては、比較的問題になりにくいが、Ｃｏ１が小さいので位相補償を行うための追加する容量が少なくて済み、位相補償をかける場所として最適である。図２において、P3のゲートドレイン間に容量と抵抗の直列回路を付加することで安定な誤差増幅器が構成できる。しかし、従来の回路ではこの位相補償は、PSRRを大きく犠牲にしてしまうので、注意を要する。
【００３４】
２段目の極点周波数Ｆｐ２はＲｏ２＝５０Ｋ〜１００Ｋ、Ｃｏ２＝１５０ｐＦ〜２５０ｐＦであり、Ｆｐ２＝数ＫHｚ〜１０数ＫHｚとなる。Ｃｏ２は出力トランジスタのゲート容量と追加容量Ｃ２の和である。出力電流規格つまり出力トランジスタサイズで変化するが、大きな出力トランジスタの回路では最初から大きな容量がＣｏ２に入ってしまう。動作中はほぼ固定しているが、次に述べるＦｐ３との関係で問題になる。
【００３５】
最終段の極点周波数Ｆｐ３はＲｏ３が負荷電流によって大きく変化するので動作中に大きく変動する。無負荷のときはＲｏ３が出力分圧抵抗と等しくなって、出力分圧抵抗が大きいと数百Hzまで下がり、低い周波数から位相が回るので位相余裕が少なくなって不安定になる恐れが出てくる。そのために出力分圧抵抗にアイドリング電流を流しておいてこれを回避する。このことが回路電流を極端に低減できない理由の１つでもある。
【００３６】
極点周波数Ｆｐ３は、大きな電流を引いたときは１５０ＫHｚまで上昇する。このとき２段目の極点周波数ＦＰ２に接近してかつ利得が大きいと動作が不安定になるのでＦｐ２をずらす必要が生じる。Ｆｐ２を高くすることはこのままの回路構成では不可能なので従来はＣ２を増加してＦｐ２を下げる対策が一般的であった。しかしこの方法はＰ４のゲートに数ｐＦから数１０ｐＦのコンデンサを付加するので電源リプル雑音がｐｄからＶｏｕｔに抜けてしまい、リプル雑音除去が犠牲になることが避けられなかった。さらにパルス的な変化への応答にさいして、付加されたコンデンサの充放電をすばやく行うために出力トランンジスタＰ４を駆動するＰ３には十分な動作電流を流しておく必要もあった。
【００３７】
このように従来の回路構成では、良好なリプル雑音除去率（例えば１０Ｋｈｚで−８０ｄＢ以上の特性）および良好な安定度を得るためには十分な動作電流とアイドリング電流を流す必要があることが理論式からも推定される。
【００３８】
（６）負荷安定度の検討
安定化電源においては出力から負荷電流を流すと出力電圧は低下する。出力負荷電流と出力電圧の関係は負荷安定度と呼ばれる指標で議論される。前述の式（１）には負荷電流の項目は含まれていないので、負荷電流をＩｏとするとVoutは下記の式で表される。
【００３９】
Ｖｏｕｔ＝Ｖ０−（Ｒｏｇ＋Ｒｏｎ）＊Ｉｏ （１ａ）
Ｖ０は無負荷のときの出力電圧、Ｒｏｇは図２などで示される出力等価抵抗、Ｒｏｎは出力ＦＥＴであるＰ４のON抵抗で出力ＦＥＴのゲート電位が制御範囲内ではゼロ、ゲート電位が図２の場合Ｖｓｓ電位になったときはＦＥＴのON抵抗である。
【００４０】
したがって出力ＦＥＴ Ｐ４が制御範囲内にあるときは出力等価抵抗Ｒｏｇで電圧降下すなわち負荷安定度がきまる。出力等価抵抗Ｒｏｇは寄生的に発生するもので半導体回路上の配線抵抗、接触抵抗、接続ワイヤーの抵抗、実装基盤の配線抵抗などからなる。数１０から数１００ミリオームが不可避的に存在する。
【００４１】
図１４(a)において１４０はＲｏｇ＝５０ミリオームの時の出力―負荷電流特性を示す。出力電流２００ｍＡのとき出力は１００ｍＶ低下していることが読み取れる。
【００４２】
（７）従来回路のシミュレーション特性
図５と図６は従来の回路で、動作電流を大きくした場合と減らした場合の利得位相−周波数特性およびＰＳＲＲ特性をシミュレーション結果のグラフを示している。５１，５２，５３はＶｏｕｔの利得特性を示し、５４，５５，５６は位相特性を示し、６１，６２，６３はＰＳＲＲ特性を示している。５１，５４、６１は動作電流が１００μＡ以上の時、５２，５５、６２は動作電流が２μＡ以下の時をそれぞれ示す。位相余裕度は回路の安定度を測る指数であり、利得が１の時の１８０度からの位相差で定義される。従って、利得１の周波数で１８０度位相から位相が４０度以上離れていれば安定であり発振されないとされている。利得余裕度も回路の安定度を測る指数であり、出力信号の位相が１８０度遅れた時の利得の減衰割合で定義される。１８０度位相が遅れたときの周波数で利得が１２dB以上減衰していれば安定であり、発振されないとされている。以下では、位相余裕度について検討を行う。
【００４３】
図５では５４が０ｄＢを横切る周波数４００ＫHｚ付近で位相余裕が約５０度で十分な余裕がある。６１は動作電流が十分大きいときのＰＳＲＲ特性で、良好なＰＳＲＲ−９０ｄＢが得られていることを示している。
【００４４】
ところが５２と５５は５２が０ｄＢの時に５５はすでに１８０度を過ぎていて、５５が１８０度を横切る周波数１０Ｋｈｚ付近で５２はまだ十分な利得４０ｄＢを有していてこの付近の周波数で発振することを示している。つまり従来の回路では動作電流を減らしていくと位相の回りが低い周波数からおきて利得も下がらず、安定動作できなくなることを示してしている。
【００４５】
特性曲線５３，５６，６２は動作電流を２μＡ以下に減らした時、Ｃ３を１００μＦと大きくして、位相特性を改善して安定度を高めた回路の特性である。Ｃ３を大きくしたので第３極点Ｆｐ３が大幅に下がって利得が２０ｄＢ程度低下している。第２ゼロ点周波数Ｆｚ２は大きなＣ３のために１０Ｋｈｚと１００Ｋｈｚの間に設定されて位相遅れを抑えて安定度を大きく改善している。５３の利得０ｄＢのとき５６は位相余裕約５０度があることを示している。このように極点とゼロ点を調整すれば従来の回路方式でも、動作電流を大幅に下げて安定度を確保して安定化電源回路を作ることは可能であるが、Ｃ３に大きな容量値が必要なので小型機器には採用できないことと、結果としてＰＳＲＲは大幅に低下してしまう問題がある。図６の６２は５３，５６に対応するＰＳＲＲ特性で６１に比べて１０Ｋｈｚ付近で約４０ｄＢ以上も特性が劣化していることを示している。
【００４６】
６３は図２における従来例の回路で動作電流を２μＡ以下にした場合のＰＳＲＲ特性を比較のために示す。２段増幅構成なので利得が不足して良好な特性が得られていない事を示している。
【００４７】
以上の考察から、従来の回路方式では動作電流を十分大きくしないと、良好なリプル除去率は達成できなかったことが理解される。
【００４８】
ところで、リプル雑音除去については携帯電話や無線ＬＡＮの市場拡大に応じて数多くの提案がなされてきた。これらは、以下の５分類に大別される。
【００４９】
（分類１）極点ゼロ点周波数の最適化と利得増大による方法（例えば【特許文献１】乃至【特許文献６】参照）。
【００５０】
（分類２）基準電圧源と誤差増幅器を自分の安定化電圧で動作させる方法（例えば【特許文献７】乃至【特許文献８】参照）。
【００５１】
（分類３）極点ゼロ点周波数を負荷状態で適応的に制御する方法（例えば【特許文献９】乃至【特許文献１０】参照）。
【００５２】
（分類４）リプルフィルターで除去する方法（例えば【特許文献１１】乃至【特許文献１３】参照）。
【００５３】
（分類５）リアクトルトランスでキャンセルする方法（例えば【特許文献１４】乃至【特許文献１５】参照）。
【００５４】
【特許文献１】
米国特許第５６３１５９８号明細書
【特許文献２】
米国特許第６３０４１３１号明細書
【特許文献３】
特開２００１−１９５１３８号公報
【特許文献４】
特開２０００−２８４８４３号公報
【特許文献５】
特開平５−２０４４７６号公報
【特許文献６】
米国特許第５８８９３９３号明細書
【特許文献７】
特開平４−２６３３０３号公報
【特許文献８】
特開平５−３５３４４号公報
【特許文献９】
米国特許６２４６２２１号明細書
【特許文献１０】
特開２０００−４７７３８号公報
【特許文献１１】
特開平８−２７２４６１号公報
【特許文献１２】
米国特許５１３０５７９号明細書
【特許文献１３】
米国特許４３２７３１９号明細書
【特許文献１４】
米国特許５６６８４６４号明細書
【特許文献１５】
特開２００１−３３９９３７号公報
【非特許文献１】
ディビットエージョン、ケンマーティン（David a. JOHNS and Ken MARTIN）著、「アナログ インテグレーテッド サーキット デザイン（ANALOG INTEGRATED CIRCUIT DESIGN）」、（米国）、第１版、ジョンウィリー＆サンインク（JOHN WILEY&SONS INC）、1997年、p223-224
【００５５】
【発明が解決しようとする課題】
分類１に係る発明は近年最も多く提案されているもので、リプル除去特性が非常に優れている。しかしながら電流増幅器を追加するので素子数が増加すること、及び基本的には前述の従来理論の範疇なので動作電流を激減させることは困難であるという問題は残っている。
【００５６】
分類２に係る発明は起動時にもとの電源から自分で安定化した安定化出力に切り替える瞬間に不安定状態が必ず出現して動作開始から出力が安定するまでの時間が長くなってしまうという点が問題である。近年の携帯電話などの応用では電力を節約するために電源が間欠的に動作しているので起動に時間がかかるのは致命的である。また誤差増幅器と出力トランジスタの間に正確なレベルシフト回路が必要になるので動作電流がそこでも増加することになり、低消費電流は実現出来ない。
【００５７】
分類３に係る発明は、分類１と同様、誤差増幅器に設計理論は従来のままなので動作電流は減らせないことと、負荷電流は変化の激しい非常に雑音が多く含まれる性質がありそれをフィードバックするとリップル除去特性を阻害してしまうという問題を内在している。
【００５８】
分類４に係る発明はリプル成分が数Ｈｚから高周波領域までの周波数帯域を含み、特に低い周波数のリプルをフイルタで取り除くためには大きな時定数が不可欠であり、半導体基板上に集積化するのは大きなコスト上昇なしには実現不可能である。
【００５９】
分類５に係る発明は大きなリアクトルトランスは集積化不可能なので応用範囲が限られてしまう。
【００６０】
そこで、本発明では、上記の諸問題を解決すべく、動作電流を従来の１００分の１以下に減らしても諸特性が劣化しないでかつ、回路も複雑化しない、設計理論も単純で明快な、安定度も優れたリプル除去回路を提供することを技術的課題とするものである。
【００６１】
【課題を解決するための手段】
本発明では、上記の課題を達成するための技術的手段として、
電源電圧が供給される第１の電圧供給端子と第２の電圧供給端子との間に、
基準電圧を発生する基準電圧発生回路と、
前記基準電圧に対する誤差電圧を増幅する誤差増幅回路と、
該誤差増幅回路によって制御されて安定化出力電圧を生成するとともに外部に接続される負荷に電流を供給する電圧電流出力回路と、
出力電圧変動を検出する出力分圧回路と、
前記基準電圧発生回路と前記誤差増幅回路に接続される電圧制御電流帰還回路とを有する安定化電源回路であって、
前記基準電圧発生回路は、第１の電圧供給端子に接続される第１の型の第１ＭＯＳＦＥＴ、第１の型の第２ＭＯＳＦＥＴと
第２の電圧供給端子（グランド端子）に接続される第２の型の第３ＭＯＳＦＥＴとの直列接続で構成され、
前記電圧制御電流帰還回路は、
第１の電圧供給端子にそのソース端子が、前記誤差増幅回路の出力端子にゲート端子がそれぞれ接続される第３の型の第４ＭＯＳＦＥＴ、前記基準電圧発生回路の第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとに接続される第１の型の第５ＭＯＳＦＥＴと
第２の電圧供給端子に接続される第２の型の第６ＭＯＳＦＥＴとの直列接続で構成され、
前記第１ＭＯＳＦＥＴの電流は前記第２ＭＯＳＦＥＴと第５ＭＯＳＦＥＴに分流され
前記第４ＭＯＳＦＥＴの電流は第５ＭＯＳＦＥＴと第６ＭＯＳＦＥＴに分流されることによって電流帰還経路を形成していて、
前記電源電圧の増加に応じて
増加する電圧電流出力回路の増幅率を用いて
電流帰還量を逆比例的に減らして、前記基準電圧発生回路の基準電圧出力を低下させるよう制御することを特徴とする逆適応制御回路としたものである。
【００６２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００６３】
（実施例）
図１５は本発明に係る実施例を示すブロック図であり、図７はその具体的な回路構成例である。従来技術で述べた図２の回路構成と同様に図７において誤差増幅器１００は２段構成で、図８はその例を示していて、図８において、差動回路１０が１段目、位相反転増幅器２０が２段目であり、出力回路３０、誤差検出分圧回路４０、基準電圧回路５０で構成されている。従来技術と異なる点は、基準電圧発生回路５０が電圧制御電流帰還回路９０に接続されている点である。電圧制御電流帰還回路９０以外は従来の回路構成と同じなので、９０について詳細な回路構成を説明する。
【００６４】
図１０は電圧制御電流帰還回路９０の回路を示す図である。同図において、Ｐ５はＰ−ＦＥＴであり電圧電流変換を行い、IPFはP5の電流、抵抗Ｒ５は電流制限抵抗である。このＲ５はＦＥＴに置き換えても同様の作用を実現することができる。Ｎ８はＮ−ＦＥＴで、IBはその電流を示す。Ｎ９はデプレションＮ−ＦＥＴを示し、IB０はその電流とする。Ｐ５で変換された電流ＩＰＦはＮ８に流れ込んでＮ８のドレイン電圧ＶＢをあらかじめ上昇させておく。ＩＰＦが減少するとＶＢを減少させ、基準電圧発生回路５０を制御する電流ＩＢ０を変化させる。以下に電圧制御電流帰還回路の動作原理を説明する。
【００６５】
（電源電圧依存特性）
図１１各図は負荷電流一定として電源電圧Vddが変化したときの、図７の回路各部の電流電圧を示す。図１１(a)はIRを、(b)はIB0を、(c)はIPFを、(d)はIRを、(e)はVdd-pdを、(f)はVRを、(g)はVoutを示している。図７中ｐｄ端子は出力ＦＥＴであるＰ４のゲート端子を示し、電源Ｖｄｄとｐｄ端子電位差に注目すると、図１１(e)において、Vddが増大すると１１５で示されるVdd-pd（縦軸で示される）は減少している。これはMOSFETの大電流動作領域ではソースドレイン間の電圧（ＶＤＳ）が増加するとドレイン電流ＩＤが増加する、つまりコンダクタンスＧｍが増加することに起因する。同じドレイン電流を流すのに要するゲート電圧はソースドレイン間の電圧ＶＤＳが大きい方が小さい場合に比べて少なくてすむためである。図１２はそれを説明するための、ゲート電圧VGSをパラメータとした出力FETのP4のドレイン電流とソースドレイン電圧特性を示す。１２０から１２４の曲線は、ゲート電圧VGSをソース電位から低い方向に−１．０Vから−１．８Vまで０．２Ｖ間隔で変化させたときのドレイン電流曲線を示す。曲線１２４のＡ点と１２３のＢ点について、Ａ点は１００ｍＡのドレイン電流をＶＤＳ＝０．２３Ｖ、ＶＧＳ＝−１．８Ｖで流したとき、Ｂ点は１００ｍＡのドレイン電流をＶＤＳ＝０．３２Ｖ、ＶＧＳ＝−１．６Ｖで流したときをあらわす。つまり同じドレイン電流なら、ＶＤＳが高いほどゲートソース間電圧Ｖｇｓが小さくてよい事を示している。しかしある程度以上のＶＤＳになると電流は飽和してＶＤＳによる変化は少なくなるので電源電圧Ｖｄｄがある程度以上になるとＶｇｓの低下も非常に少なくなる。
【００６６】
以下に図１１の動作曲線に準じてその動作の順番を箇条書きに並べてみる。カッコ内の数字は同図中に記載されているグラフを示す数字である。
【００６７】
（１）電源電圧Ｖｄｄが増加してＰ４のゲートソース間電圧ＶｇｓであるＶｄ−ｐｄ（１１５）電位差が減少する。
【００６８】
（２）ｐｄ端子が接続される電圧制御電流帰還のＰ５のゲートソース間電圧Ｖｇｓも同時に減少して、Ｐ５の電流ＩＰＦ（１１２）が減少する。
【００６９】
（３）ＩＰＦ（１１２）が減少するとＰｃｈＦＥＴ Ｐ５のドレイン電圧のプルアップ効果が弱くなってＮ８のドレイン電圧が降下する。
【００７０】
（４）ＶＢが降下した分デプレションＮ−ＦＥＴ Ｎ９のソースドレイン間電圧ＶＤＳが増大して、Ｎ９のドレイン電流ＩＢ０（１１１）が増加する。
【００７１】
（５）Ｎ１２ドレイン電流ＩＢ０（１１１）の増加分はデプレションＮ−ＦＥＴＮ１２の電流Ｉ０の増加分となりＮ１１とＮ９のドレイン電圧Ｖ０が下がる。
【００７２】
（６）Ｖ０が下がるとＮ１１の電流ＩＲ（１１３）が減少してＮ１０のドレイン電圧すなわち基準電圧ＶＲ（１１４）が低下する。
【００７３】
（７）基準電圧ＶＲ（１１４）が低下すると出力Ｖｏｕｔ（１１８）が低下する。
【００７４】
従って、電源電圧Ｖｄｄの上昇にもかかわらず、出力Ｖｏｕｔ（１１８）の傾斜を平坦もしくは負に制御できることが分かる。Ｖｏｕｔ（１１８）のＶｄｄ依存の傾斜は低周波領域のＰＳＲＲに等しいので、平坦にするのが安定化電源回路やアナログ信号増幅回路にとって望ましいことである。傾斜の度合いは電流帰還量ＩＰＦ（１１２）によって決定され、電流帰還量ＩＰＦ（１１２）はＰ５のチャネル長で定まるので簡単に設定できる。図中に電圧制御電流帰還回路９０の動作を停止した場合の動作特性を１１６が基準電圧ＶＲ、１１７で出力電圧Ｖｏｕｔを示す。基準電圧１１６、ＶＲは従来の回路と同様に電源電圧Ｖｄｄの上昇とともに増加していて、ごく普通の動作を示している。従って出力１１７Ｖｏｕｔも上昇して変化している。変化を見やすくするために目盛りをそれぞれ個別に割り当てているので変化量の直視的な比較は難しいが、図１３にＶｏｕｔの変化量をＰＳＲＲのシミュレーションとして表示していて、曲線１３０が電圧制御電流帰還回路９０の動作を停止した場合の特性、曲線１３１が本発明のＰＳＲＲ特性を示す、その差が４０ｄＢ程も本発明のほうが改良されていることがわかる。しかも前述のPSRR改善のための誤差増幅器の動作電流増加は必要なく、最低限の動作電流で十分である。
【００７５】
図１１(e)において、電源電圧Ｖｄｄが出力電圧よりも少し高い付近、即ち横軸４．０Ｖ以下の領域では、Ｖｄｄ−ｐｄ電位差（１１５）の変化は大きく特性改善効果が大きいと言えるが、図１１(e)において、電源電圧Ｖｄｄが出力電圧よりも相当高い領域、即ち横軸４．０Ｖ以上の領域では、Ｖｄｄ−ｐｄ電位差の変化は飽和している。これは安定化電源等の特性改善にはまことに都合がいい性質である。なぜなら電源電圧は電池などから供給される場合、効率の点から出力電圧よりも少し高い電圧が使用される場合がほとんどであり、その領域で電源電圧依存性が顕著に劣化する領域だからそこでの特性改善が重要であるからである。
【００７６】
従来このような方法で基準電圧を緩やかに制御する方法は従来存在しなかった。しかも微小な傾斜制御が大きなチャンネル長変化で実現できるので、素子感度も適度に低く、設計理論も平易であり安定に製造可能である。
【００７７】
ただし誤差増幅回路の出力を電流帰還して諸特性を改善する提案はいくつか見られる。たとえば特開２００１−７５６６３、特開２００１−３４３５１、特開平３−１５８９１２などがある。これらの基本的な構成は誤差増幅器の出力を電流変換して出力電流と比例する制御電流として、カレントミラー回路によって誤差増幅回路のバイアス電流に帰還するものであり、古典的な適応制御のテキストサンプルといえる。詳細は公開公報資料に譲るとして、いずれの場合も出力電流に正比例した電流を誤差増幅器のバイアス電流として帰還していて、出力過渡応答を改善するのが目的であって、基準電圧を制御する機能は全く持っていない点が似て非なる全く異なる技術であると言える。
【００７８】
適応制御とは狭義的には出力増加量に応じて帰還量を増加させて、出力変化を加速する制御方法であるが、本発明では、電源電圧入力の増加に応じて電流帰還量を逆比例的に減らして逆方向に出力を制御するので、この制御を逆適応制御と定義している。
【００７９】
（本発明のもうひとつの作用）
従来の回路理論の説明についての「（６）負荷安定度」の章で述べたように、出力寄生抵抗は安定化電源の帰還ループの外にあるのでそれによる電圧低下は補正されず、出力負荷電流により出力電圧が低下する。図１４は本発明のもう一つの効果である負荷安定度改善効果を説明するための動作図である。同図は、電源電圧Ｖｄｄ一定とし、出力負荷電流をゼロから５００ｍＡまで変化させた時の、図7の回路各部（(a)はIP F、(b)はVR、(c)はVdd-pd、(d)はVoutを示す）の電流・電圧を示している。
【００８０】
作用は前述の電源電圧上昇とちょうど反対の動作を示し、箇条書きにすると、（１）出力電流Ｉｏｕｔ（横軸）が増加してＰ４のゲートソース間電圧ＶｇｓであるＶｄｄ−ｐｄ（１４３）電位差が増加する。
【００８１】
（２）ｐｄ端子が接続される電圧制御電流帰還のＰ５のゲートソース間電圧Ｖｇｓも同時に増加して、Ｐ５の電流である帰還電流ＩＰＦ（１４０）が増加する。
【００８２】
（３）ＩＰＦ（１４０）が増加するとＰｃｈＦＥＴ Ｐ５のドレイン電圧のプルアップ効果が強まってＮ８のドレイン電圧が上昇する。
【００８３】
（４）ＶＢが上昇した分デプレションＮ−ＦＥＴ Ｎ９のソースドレイン間電圧ＶＤＳが減少して、Ｎ９のドレイン電流ＩＢ０が減少する。
【００８４】
（５）ドレイン電流ＩＢ０の減少分はデプレションＮ−ＦＥＴ Ｎ12の電流Ｉ０の減少分となりＮ１１とＮ９のドレイン電圧Ｖ０が上昇する。
【００８５】
（６）Ｖ０が上昇するとＮ１０のドレイン電流ＩＲが増加してＮ１０のドレイン電圧すなわち基準電圧ＶＲ（１４１）が上昇する。
【００８６】
（７）基準電圧ＶＲ（１４１）が上昇すると出力Ｖｏｕｔ（１４４）の下降を補正する。
【００８７】
つまり出力電流Ｉｏｕｔが上昇すると、基準電圧ＶＲ（１４１）を少し持ち上げて出力Ｖｏｕｔ（１４４）の下降を補正する。これは負荷電流の増加に伴う出力電圧の低下を補う作用であり、安定化電源にとって望ましい作用である。補正の度合いは電流帰還量ＩＰＦによって決定され、電流帰還量ＩＰＦはＰ５のチャネル長で定まるのでこれも簡単に設定できる。図中において１４２は電圧制御電流帰還回路９０の動作を停止した場合の基準電圧ＶＲの特性を示し、Ｉｏｕｔの変化に対して一定の出力であることを示している。従って電圧制御電流帰還回路９０の動作を停止した場合の出力Ｖｏｕｔも１４５に示されるように単純に降下していることが示されている。図１４(b)においては、負荷電流Ｉｏｕｔの増加に伴ってほぼ正比例して基準電圧ＶＲ（１４１）が上昇していて、飽和する領域は見られないが、飽和がどこで現れるかはＰ５のＦＥＴサイズによっては飽和することがある。
【００８８】
（変形例）
図１６は本発明の実施例の変形例を示すブロック図である。図１５の実施例との相違点は誤差増幅器のＢ端子バイアス端子が基準電圧発生回路５０の基準電圧出力ＶＲではなく、電圧制御電流帰還回路９０のＶＢ端子に接続されている点である。本変形例は、前記実施例と本質的には同じ構成なので、本発明のＰＳＲＲ改善動作とその効果、負荷安定度改善動作とその効果は前記実施例に係る図１５と同等である。違う点は誤差増幅器１００の動作電流を決めるバイアス端子が電圧制御電流帰還回路９０のＶＢ出力端子に接続されているので、ＶＢの変動によって誤差増幅器１００の動作電流が変動する点である。しかし、前記動作電流は本発明のＰＳＲＲ改善動作及び負荷安定度改善動作には大きな割合を占める関数ではないので、本発明の本質的な目的には影響しない。それ故、本変形例においても前記実施例と同様の効果が得られる。
【００８９】
なお、本発明の実施例においては、半導体素子の例としてＦＥＴにて示しているが、ほかのタイプの半導体素子、例えばバイポーラトランジスタ、ＳｉＧｅトランジスタ、薄膜トランジスタ、ＧａＡｓトランジスタでも同等の効果が期待できるので、実施はＦＥＴに限定されるものではない。
【００９０】
【発明の効果】
以上説明したように、本発明の電圧制御電流帰還回路９０を付加することによって、動作電流を最低限の状態に設定してもＰＳＲＲ特性と同時に負荷安定度も改善することができる。また電圧制御電流帰還回路９０を付加することによって動作安定度は変化することもない。なぜなら、誤差増幅回路、出力回路、分圧回路は何らの変更も追加もなされていず、前述の極点の変化やゼロ点の変化が何もないからである。また動作電流についても、電圧制御電流帰還回路の動作電流がわずかに増加するだけであり、その分補って余りある効果が期待できる。更には、回路面積においても電圧制御電流帰還回路による増加分は高々１％の増加であり、コスト増によるデメリットよりも得られる効果の方がはるかに大きい。
【００９１】
従って、本発明は、誤差増幅器の増幅度を上げることなく、また極点の位置を特別な方法で離すこともなく、非常に低い動作電流で従来よりもはるかに優れたリプル雑音除去率と負荷安定度を実現することが出来る。
【図面の簡単な説明】
【図１】従来の安定化電源回路の一例を示すブロック図である。
【図２】従来の安定化電源回路の一例を示す回路図である。
【図３】従来の安定化電源回路の出力電圧対電源電圧特性の一例を示す図面である。
【図４】図３のスケールを１００００倍に拡大した図面である。
【図５】従来の安定化電源回路の出力電圧対電源電圧特性を示す図面である。
【図６】従来の安定化電源回路のＰＳＲＲ特性を示す図面である。
【図７】本発明の実施例である回路図を示す図面である。
【図８】誤差増幅器の回路例を示す２段増幅回路を示す図面である。
【図９】誤差増幅器の回路例を示す１段増幅回路を示す図面である。
【図１０】本発明の電圧制御電流帰還回路示す図面である。
【図１１】図７に記載した回路各部の電流電圧の電源電圧依存性を示す図面である。
【図１２】 P-FET P4の電流対電圧特性を示す図面である。
【図１３】本発明のPSRR特性を示す図面である。
【図１４】本発明の負荷安定度を説明するための図面である。
【図１５】本発明の実施例に係るブロック図を示す図面である。
【図１６】本発明の実施例の変形例に係るブロック図を示す図面である。
【符号の説明】
１，２ 電圧供給端子
３ 出力電圧端子
１０ 差動回路
２０ 位相反転増幅器
３０ 出力回路
４０ 出力分圧回路
５０ 基準電圧発生回路
９０ 電圧制御電流帰還回路
１００ 誤差増幅器
【発明の属する技術分野】
本発明は主として直流安定化電源装置おけるリプル雑音除去と負荷安定度に関する技術である。特に低動作電流でかつ高いリプル雑音除去率と負荷安定度を達成する電源回路を提供するものである。
【０００２】
【従来の技術】
携帯電子機器に限らずその他あらゆる電子装置には直流安定化電源電圧が必ず複数個内蔵されている。デジタル回路用、高周波回路用、アナログ回路用などには、それぞれの用途に適した特性の電源回路が配置されている。なかでも携帯電話器の場合には、送信部の電源のリプル除去率が悪いと通話明瞭度が劣化するので可能な限り高いリプル除去率が求められる。また、デジタルコード化された無線通信手段であっても、送受信はキャリア信号をアナログ的に変調復調するので電源リプル雑音はエラー率に悪影響をもたらす。こうしたリプル雑音除去に関しては、例えば−８０ｄＢのリプル除去率を達成するためには十分な動作電流数１００μＡを流せば可能であり、後述するようにいくつか発明が提案されているが、低動作電流を大幅に減らしてかつ高リプル除去率を実現した提案は存在しなかった。
【０００３】
現在、世界中で動作している電子装置の数は数十億の単位と推定される。ちなみに一つの電源回路が２００μＡで動作しているとすると５０億個で１００万アンペアーの電流を流していることになり、３Ｖで動作しているとすると３０００ＫＷの電力が消費されている計算になる。以下、図面を参照しつつ、従来技術及び従来技術下での回路理論について考察する。
【０００４】
（１）従来回路の例
図１は従来から用いられているCMOS型安定化電源回路のブロック図である。図１において、１、２は電圧供給端子を示し、３は出力電圧Vout端子を示し、５０は基準電圧Vrefを発生する基準電圧発生回路であり、６０は動作電流を定めるためのバイアス電流を発生する回路であり、１００は基準電圧Vrefに対する誤差電圧を増幅する誤差増幅回路である。３０は出力回路を示している。４０は出力電圧の変動を検出し出力を分圧する回路である。この従来の安定化電源回路の具体例が、図２の回路図である。同図において、当該誤差増幅回路１００は２段で構成され、差動回路１０がその第１段目、位相反転増幅器２０が第２段目を示している。基準電圧発生回路５０は、誤差増幅器の入力端子Ｎ１に接続され、出力分圧回路４０は、誤差増幅器の入力端子Ｎ２に接続されている。
【０００５】
図３は図２の従来例回路における直流特性を示すグラフであり、出力電圧Voutと基準電圧Vrefの電源電圧Vddに対する依存性を示している。横軸に電源電圧Vddをとり、３１は動作電流、３２は出力トランジスタのゲート電圧、３３は出力電圧Vout、３４は基準電圧Vrefを示している。図４は図３を１００００倍に拡大したグラフであり、４１が出力電圧Vout、４２が基準電圧Vrefをそれぞれ示す。図４(b)中の４２に見られるように一般的には基準電圧源Vrefは正の電源電圧係数を持ち、電源電圧が上がるとその出力も増加する性質を持っている。これはリプル除去には非常に具合が悪く、低域のリプル除去率は基準電圧の電源電圧依存係数が大きく影響することとなる。電源電圧係数をゼロすることは不可能ではないが、トリミングや特殊な電圧係数素子を用いる必要があるので広く普及している半導体製造方法では非常に高価なものになってしまう。
【０００６】
（２）従来回路の理論式
次に、出力電圧の理論検討をする。出力電圧Voutは次の式で表される。
【０００７】
Vout＝Vref＊（Av／１＋Ｋ＊Av）＋So (1)
ここで、Vrefは基準電圧、Avは誤差増幅器の電圧利得、Ｋは分圧回路の分圧比、Soは誤差増幅器のシステムオフセット電圧を示す。
【０００８】
基準電圧Vrefは電源電圧Vddの変動の影響を受けるのでその変化率は、Vrefの電源電圧係数ΔVref＝（δVref／δｖ）／Ｋで表される。
【０００９】
Ｋは出力分圧抵抗の分圧比なのでＫ＜１であり、Vrefに乗ってきたリプルΔVrefはフィルターで除去しないと高いＰＳＲＲ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ。電源電圧Vddが１Ｖ変化したときに出力がどれだけ変化したかの比率。例えば、出力が１ｍＶ変化したとすれば、ＰＳＲＲは、１ｍＶ／１Ｖ 即ち−６０ｄＢとなる。）が実現できないが、Vrefのリプルは非常に低い周波数から高い周波数まで含まれるので、フィルターには大きな時定数が要求され、全部の周波数帯域を除去するフィルターは半導体同一チップ上の集積化は実現できていない。
【００１０】
図４(b)でVrefはＶｄｄが４ｖ〜５ｖ（０ｄＢ）の間で約１０μＶ（−１００ｄＢ）増加している。一方、図４(a)では、Voutは９０μＶ（−８２ｄＢ）増加している。
【００１１】
Ｋは出力分圧回路の分圧比で、次式で示される。
【００１２】
Ｋ＝Ｒ１／Ｒ１＋Ｒ２
ここで、Ｒ１，Ｒ２は出力分圧回路の抵抗であり、ポリシリコンで製造すればＶｄｄの影響を無視できるので電源電圧Ｖｄｄの変化率は考えないことにする。Ｋの値は出力電圧を決める分圧値でありVrefは０．２から０．８が一般的なので極端に小さな値や大きな値は設定できないので、リプル低減には限定的にしか寄与しないといえる。
【００１３】
Soはシステムオフセット電圧を表していて、回路構成上不可避的に発生するもので、従来採用されなかった考え方で実験値からその存在を仮定して導入した。経験的にVddの影響を受けると知られていてたいていはプラスの係数を有するがマイナス傾斜に出来ると重要な働きをすることを式(1)は示している。
【００１４】
ここで、Soの電源電圧係数はΔSo＝δSo／δvで表される。
【００１５】
Avは回路全体の増幅率でオープンループ利得があり、当然電源電圧Vdd依存性があるので変化率は次の微分式で表される。
【００１６】
ΔAv＝（δAv／δv）／（１＋ＫAv）２ となる。
【００１７】
ちなみにAv＝１００００倍（８０ｄＢ）、Ｋ＝０．５、電源電圧が１Ｖ上昇すると１００００倍から１２０００倍に変化し、δAv＝２０００倍、δV＝１vとなり
ΔAv＝８０ｘ１０- ６
Vref＝１．２Ｖのときリプル成分は９６μＶ（−８０．５ｄＢ）に相当して無視できるレベルではないことがわかる。
【００１８】
以上の理論的検討から、合計のVoutのリプル成分は下記(2)式で示されることが分かる。
【００１９】
ΔVout＝ΔVref＋Vref＊ΔAv＋ΔSo (2)
（３）安定度の検討
次に動作安定度に関し各増幅段の利得と極点、ゼロ点の周波数理論式を検討する（【非特許文献１】を参照）。
【００２０】
まず、各増幅段の利得を考察する。図２において、１段目１０、２段目２０、出力回路３０も増幅作用を持つので３段目の増幅回路として、各段の電圧利得をそれぞれAv１，Av２，Av３すると、
Av＝Av１＊Av２＊Av３であり、
ｉ番目の増幅段の利得をAvｉとすると、Avｉは下記(3)式で表される。
【００２１】
Avｉ＝Ｇｍｉ＊Ｚｏｉ (3)
ここで、Ｇｍｉ、Ｚｏｉはｉ段目の増幅器のコンダクタンスと出力インピーダンスであり、
Ｚｏｉ＝Ｒｐｉ／／Ｒｎｉ／／Ｃｏｉである（Ｒｐｉ／／Ｒｎｉ／／Ｃｏｉは、Ｐトランジスタｉの出力抵抗、Ｎトランジスタｉの出力抵抗、出力ｉの容量分の並列インピーダンスを表す）。Ｒｐｉは、下記(4)式で表され、Ｇｍｉは、下記(5)式で表される。
【００２２】
Ｒｐｉ＝α（Ｌｉ／Ｉｄｉ）√（Ｖｄｇｉ＋Ｖｔｐｉ） (4)
ここで、αは補正係数で大体５ｘ１０６√Ｖ／ｍである。
【００２３】
Ｇｍｉ＝√｛２μｐ Ｃｏｘ（Ｗｉ／Ｌｉ）Ｉｄｉ｝ (5)
μｐ、Ｃｏｘ、Ｗｉ、Ｌｉ、ＩｄｉはそれぞれＰＦＥＴのキャリア移動度、ゲート酸化膜の単位容量、トランジスタｉのチャネル幅、チャネル長、ドレイン電流を示している。
【００２４】
次に周波数特性を考察する。
【００２５】
１段目、２段目、３段目（出力回路を３段目の増幅回路とする）の増幅回路はそれぞれＦｐｉの周波数で極点を持つ。
【００２６】
Ｆｐｉ＝１／２π＊Ｚｏｉ (6)
各段の出力は周波数Ｆｐｉで増幅度が−６ｄＢ／オクターブで減衰し始める。
【００２７】
リプル雑音除去率に関して、前述の式(2)から、Voutのリプル成分を小さくするためには、増幅率Avが大きければ大きいほどよいことがわかる。(5)式からわかるように回路利得を高くするためにはドレイン電流Ｉｄｉをある程度大きくすれば効果があることが推定できる。一方、式(4)はドレイン電流Ｉｄｉを小さくすると出力インピーダンスがあがって利得が上昇することを示している。また式(4)と(5)はドレイン電流Ｉｄｉを下げると極周波数が下がって、高い周波数まで利得が伸びないことを示している。
【００２８】
この段階では安定度やリプル除去率を考察するにはまだ不十分で周波数特性はさらにゼロ点の存在が関係する。極点周波数では利得が−６ｄＢ／オクターブで減衰してゼロ点周波数では＋６ｄＢ／オクターブで上昇するが通常は極点周波数が低いので利得は平坦な特性を示す。
【００２９】
図１の従来例ではもっとも大きく位相や利得の周波数特性に関与する２つのゼロ点がある。第一のゼロ点周波数Ｆｚ１は出力平滑コンデンサＣ３と負荷抵抗Ｒ３で定まる。
【００３０】
Ｆｚ１＝１／２π＊Ｒ３＊Ｃ３ (7)
第２のゼロ点周波数は非常に重要である。出力トランジスタＰ４の出力回路は集積化電源回路においては太さ２５μから３０μの太さの金線で接続されていて長さが１ｍｍから３ｍｍなら数十ミリオームから百数十ミリオームの抵抗を有する。金線の両端はアルミパッドとリード線に圧着されている部分で数十ミリオームの接触抵抗と寄生抵抗を有する。合計でＲｏｇ＝１００ミリオームから２００ミリオームの抵抗を有している。また平滑用出力コンデンサＣ３の等価直列抵抗ＥＳＲも大きく関係する。
【００３１】
Ｆｚ２＝１／２π＊（Ｒｏｇ＋ＥＳＲ）＊Ｃ３ (8)
（４）ゼロ点周波数考察
Ｃ３は一般的には１０００ｐＦから１０μＦが広く利用される。Ｒ３は負荷電流によって大きく変動する。例えば１０オームから１００Ｋオーム程度とする、Ｒｏｇ=２００ｍオーム、ＥＳＲ＝２０ｍオームとすると、
Ｆｚ１＝０．１５Ｈｚ〜１．５ＭHｚ、Ｆｚ２＝７２ＫHｚ〜７．２ＭHｚの範囲であり、Ｆｚ１は動作中の電流に依存して大きく移動する。負荷電流が大きいときは非常に高い周波数に、無負荷状態では低い周波数に移動して位相回りが低い周波数から生ずるため、不安定状態が発生しやすい。一方、Ｆｚ２は一度各部の値を設定すれば負荷電流には依存しない。しかし、出力平滑コンデンサーの等価抵抗ESRは、コンデンサーの種類によって大きく変化する。即ち、ケミカルや電解コンデンサーでは数オームから数十オーム、タンタルで１オームから数オーム、セラミック系で数ミリオームから数百ミリオームと言われている。従って、使用するコンデンサーの種類によって動作が不安定になることがある。Ｆｚ２は後で詳しく述べるが、ちょうど位相遅れが１８０度のあたりの位相特性に影響するので安定度にとって重要な要素である。
【００３２】
（５）安定度と極点周波数の具体例考察
安定化電源回路の安定度は極点周波数が互いに離れていれば安定であるとされている。例えば１０倍づつ離れていると問題がおきないとされている。各段の極点周波数の具体例を検討してみる。
【００３３】
１段目の極点周波数Ｆｐ１は、Ｒｏ１＝３００Ｋ〜１５０Ｋ，Ｃｏ１＝０．１〜０．２ｐＦであり、Ｆｐ１＝数１００ＫHｚ〜数ＭHｚ程度になる。周波数が高いので安定度に関しては、比較的問題になりにくいが、Ｃｏ１が小さいので位相補償を行うための追加する容量が少なくて済み、位相補償をかける場所として最適である。図２において、P3のゲートドレイン間に容量と抵抗の直列回路を付加することで安定な誤差増幅器が構成できる。しかし、従来の回路ではこの位相補償は、PSRRを大きく犠牲にしてしまうので、注意を要する。
【００３４】
２段目の極点周波数Ｆｐ２はＲｏ２＝５０Ｋ〜１００Ｋ、Ｃｏ２＝１５０ｐＦ〜２５０ｐＦであり、Ｆｐ２＝数ＫHｚ〜１０数ＫHｚとなる。Ｃｏ２は出力トランジスタのゲート容量と追加容量Ｃ２の和である。出力電流規格つまり出力トランジスタサイズで変化するが、大きな出力トランジスタの回路では最初から大きな容量がＣｏ２に入ってしまう。動作中はほぼ固定しているが、次に述べるＦｐ３との関係で問題になる。
【００３５】
最終段の極点周波数Ｆｐ３はＲｏ３が負荷電流によって大きく変化するので動作中に大きく変動する。無負荷のときはＲｏ３が出力分圧抵抗と等しくなって、出力分圧抵抗が大きいと数百Hzまで下がり、低い周波数から位相が回るので位相余裕が少なくなって不安定になる恐れが出てくる。そのために出力分圧抵抗にアイドリング電流を流しておいてこれを回避する。このことが回路電流を極端に低減できない理由の１つでもある。
【００３６】
極点周波数Ｆｐ３は、大きな電流を引いたときは１５０ＫHｚまで上昇する。このとき２段目の極点周波数ＦＰ２に接近してかつ利得が大きいと動作が不安定になるのでＦｐ２をずらす必要が生じる。Ｆｐ２を高くすることはこのままの回路構成では不可能なので従来はＣ２を増加してＦｐ２を下げる対策が一般的であった。しかしこの方法はＰ４のゲートに数ｐＦから数１０ｐＦのコンデンサを付加するので電源リプル雑音がｐｄからＶｏｕｔに抜けてしまい、リプル雑音除去が犠牲になることが避けられなかった。さらにパルス的な変化への応答にさいして、付加されたコンデンサの充放電をすばやく行うために出力トランンジスタＰ４を駆動するＰ３には十分な動作電流を流しておく必要もあった。
【００３７】
このように従来の回路構成では、良好なリプル雑音除去率（例えば１０Ｋｈｚで−８０ｄＢ以上の特性）および良好な安定度を得るためには十分な動作電流とアイドリング電流を流す必要があることが理論式からも推定される。
【００３８】
（６）負荷安定度の検討
安定化電源においては出力から負荷電流を流すと出力電圧は低下する。出力負荷電流と出力電圧の関係は負荷安定度と呼ばれる指標で議論される。前述の式（１）には負荷電流の項目は含まれていないので、負荷電流をＩｏとするとVoutは下記の式で表される。
【００３９】
Ｖｏｕｔ＝Ｖ０−（Ｒｏｇ＋Ｒｏｎ）＊Ｉｏ （１ａ）
Ｖ０は無負荷のときの出力電圧、Ｒｏｇは図２などで示される出力等価抵抗、Ｒｏｎは出力ＦＥＴであるＰ４のON抵抗で出力ＦＥＴのゲート電位が制御範囲内ではゼロ、ゲート電位が図２の場合Ｖｓｓ電位になったときはＦＥＴのON抵抗である。
【００４０】
したがって出力ＦＥＴ Ｐ４が制御範囲内にあるときは出力等価抵抗Ｒｏｇで電圧降下すなわち負荷安定度がきまる。出力等価抵抗Ｒｏｇは寄生的に発生するもので半導体回路上の配線抵抗、接触抵抗、接続ワイヤーの抵抗、実装基盤の配線抵抗などからなる。数１０から数１００ミリオームが不可避的に存在する。
【００４１】
図１４(a)において１４０はＲｏｇ＝５０ミリオームの時の出力―負荷電流特性を示す。出力電流２００ｍＡのとき出力は１００ｍＶ低下していることが読み取れる。
【００４２】
（７）従来回路のシミュレーション特性
図５と図６は従来の回路で、動作電流を大きくした場合と減らした場合の利得位相−周波数特性およびＰＳＲＲ特性をシミュレーション結果のグラフを示している。５１，５２，５３はＶｏｕｔの利得特性を示し、５４，５５，５６は位相特性を示し、６１，６２，６３はＰＳＲＲ特性を示している。５１，５４、６１は動作電流が１００μＡ以上の時、５２，５５、６２は動作電流が２μＡ以下の時をそれぞれ示す。位相余裕度は回路の安定度を測る指数であり、利得が１の時の１８０度からの位相差で定義される。従って、利得１の周波数で１８０度位相から位相が４０度以上離れていれば安定であり発振されないとされている。利得余裕度も回路の安定度を測る指数であり、出力信号の位相が１８０度遅れた時の利得の減衰割合で定義される。１８０度位相が遅れたときの周波数で利得が１２dB以上減衰していれば安定であり、発振されないとされている。以下では、位相余裕度について検討を行う。
【００４３】
図５では５４が０ｄＢを横切る周波数４００ＫHｚ付近で位相余裕が約５０度で十分な余裕がある。６１は動作電流が十分大きいときのＰＳＲＲ特性で、良好なＰＳＲＲ−９０ｄＢが得られていることを示している。
【００４４】
ところが５２と５５は５２が０ｄＢの時に５５はすでに１８０度を過ぎていて、５５が１８０度を横切る周波数１０Ｋｈｚ付近で５２はまだ十分な利得４０ｄＢを有していてこの付近の周波数で発振することを示している。つまり従来の回路では動作電流を減らしていくと位相の回りが低い周波数からおきて利得も下がらず、安定動作できなくなることを示してしている。
【００４５】
特性曲線５３，５６，６２は動作電流を２μＡ以下に減らした時、Ｃ３を１００μＦと大きくして、位相特性を改善して安定度を高めた回路の特性である。Ｃ３を大きくしたので第３極点Ｆｐ３が大幅に下がって利得が２０ｄＢ程度低下している。第２ゼロ点周波数Ｆｚ２は大きなＣ３のために１０Ｋｈｚと１００Ｋｈｚの間に設定されて位相遅れを抑えて安定度を大きく改善している。５３の利得０ｄＢのとき５６は位相余裕約５０度があることを示している。このように極点とゼロ点を調整すれば従来の回路方式でも、動作電流を大幅に下げて安定度を確保して安定化電源回路を作ることは可能であるが、Ｃ３に大きな容量値が必要なので小型機器には採用できないことと、結果としてＰＳＲＲは大幅に低下してしまう問題がある。図６の６２は５３，５６に対応するＰＳＲＲ特性で６１に比べて１０Ｋｈｚ付近で約４０ｄＢ以上も特性が劣化していることを示している。
【００４６】
６３は図２における従来例の回路で動作電流を２μＡ以下にした場合のＰＳＲＲ特性を比較のために示す。２段増幅構成なので利得が不足して良好な特性が得られていない事を示している。
【００４７】
以上の考察から、従来の回路方式では動作電流を十分大きくしないと、良好なリプル除去率は達成できなかったことが理解される。
【００４８】
ところで、リプル雑音除去については携帯電話や無線ＬＡＮの市場拡大に応じて数多くの提案がなされてきた。これらは、以下の５分類に大別される。
【００４９】
（分類１）極点ゼロ点周波数の最適化と利得増大による方法（例えば【特許文献１】乃至【特許文献６】参照）。
【００５０】
（分類２）基準電圧源と誤差増幅器を自分の安定化電圧で動作させる方法（例えば【特許文献７】乃至【特許文献８】参照）。
【００５１】
（分類３）極点ゼロ点周波数を負荷状態で適応的に制御する方法（例えば【特許文献９】乃至【特許文献１０】参照）。
【００５２】
（分類４）リプルフィルターで除去する方法（例えば【特許文献１１】乃至【特許文献１３】参照）。
【００５３】
（分類５）リアクトルトランスでキャンセルする方法（例えば【特許文献１４】乃至【特許文献１５】参照）。
【００５４】
【特許文献１】
米国特許第５６３１５９８号明細書
【特許文献２】
米国特許第６３０４１３１号明細書
【特許文献３】
特開２００１−１９５１３８号公報
【特許文献４】
特開２０００−２８４８４３号公報
【特許文献５】
特開平５−２０４４７６号公報
【特許文献６】
米国特許第５８８９３９３号明細書
【特許文献７】
特開平４−２６３３０３号公報
【特許文献８】
特開平５−３５３４４号公報
【特許文献９】
米国特許６２４６２２１号明細書
【特許文献１０】
特開２０００−４７７３８号公報
【特許文献１１】
特開平８−２７２４６１号公報
【特許文献１２】
米国特許５１３０５７９号明細書
【特許文献１３】
米国特許４３２７３１９号明細書
【特許文献１４】
米国特許５６６８４６４号明細書
【特許文献１５】
特開２００１−３３９９３７号公報
【非特許文献１】
ディビットエージョン、ケンマーティン（David a. JOHNS and Ken MARTIN）著、「アナログ インテグレーテッド サーキット デザイン（ANALOG INTEGRATED CIRCUIT DESIGN）」、（米国）、第１版、ジョンウィリー＆サンインク（JOHN WILEY&SONS INC）、1997年、p223-224
【００５５】
【発明が解決しようとする課題】
分類１に係る発明は近年最も多く提案されているもので、リプル除去特性が非常に優れている。しかしながら電流増幅器を追加するので素子数が増加すること、及び基本的には前述の従来理論の範疇なので動作電流を激減させることは困難であるという問題は残っている。
【００５６】
分類２に係る発明は起動時にもとの電源から自分で安定化した安定化出力に切り替える瞬間に不安定状態が必ず出現して動作開始から出力が安定するまでの時間が長くなってしまうという点が問題である。近年の携帯電話などの応用では電力を節約するために電源が間欠的に動作しているので起動に時間がかかるのは致命的である。また誤差増幅器と出力トランジスタの間に正確なレベルシフト回路が必要になるので動作電流がそこでも増加することになり、低消費電流は実現出来ない。
【００５７】
分類３に係る発明は、分類１と同様、誤差増幅器に設計理論は従来のままなので動作電流は減らせないことと、負荷電流は変化の激しい非常に雑音が多く含まれる性質がありそれをフィードバックするとリップル除去特性を阻害してしまうという問題を内在している。
【００５８】
分類４に係る発明はリプル成分が数Ｈｚから高周波領域までの周波数帯域を含み、特に低い周波数のリプルをフイルタで取り除くためには大きな時定数が不可欠であり、半導体基板上に集積化するのは大きなコスト上昇なしには実現不可能である。
【００５９】
分類５に係る発明は大きなリアクトルトランスは集積化不可能なので応用範囲が限られてしまう。
【００６０】
そこで、本発明では、上記の諸問題を解決すべく、動作電流を従来の１００分の１以下に減らしても諸特性が劣化しないでかつ、回路も複雑化しない、設計理論も単純で明快な、安定度も優れたリプル除去回路を提供することを技術的課題とするものである。
【００６１】
【課題を解決するための手段】
本発明では、上記の課題を達成するための技術的手段として、
電源電圧が供給される第１の電圧供給端子と第２の電圧供給端子との間に、
基準電圧を発生する基準電圧発生回路と、
前記基準電圧に対する誤差電圧を増幅する誤差増幅回路と、
該誤差増幅回路によって制御されて安定化出力電圧を生成するとともに外部に接続される負荷に電流を供給する電圧電流出力回路と、
出力電圧変動を検出する出力分圧回路と、
前記基準電圧発生回路と前記誤差増幅回路に接続される電圧制御電流帰還回路とを有する安定化電源回路であって、
前記基準電圧発生回路は、第１の電圧供給端子に接続される第１の型の第１ＭＯＳＦＥＴ、第１の型の第２ＭＯＳＦＥＴと
第２の電圧供給端子（グランド端子）に接続される第２の型の第３ＭＯＳＦＥＴとの直列接続で構成され、
前記電圧制御電流帰還回路は、
第１の電圧供給端子にそのソース端子が、前記誤差増幅回路の出力端子にゲート端子がそれぞれ接続される第３の型の第４ＭＯＳＦＥＴ、前記基準電圧発生回路の第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとに接続される第１の型の第５ＭＯＳＦＥＴと
第２の電圧供給端子に接続される第２の型の第６ＭＯＳＦＥＴとの直列接続で構成され、
前記第１ＭＯＳＦＥＴの電流は前記第２ＭＯＳＦＥＴと第５ＭＯＳＦＥＴに分流され
前記第４ＭＯＳＦＥＴの電流は第５ＭＯＳＦＥＴと第６ＭＯＳＦＥＴに分流されることによって電流帰還経路を形成していて、
前記電源電圧の増加に応じて
増加する電圧電流出力回路の増幅率を用いて
電流帰還量を逆比例的に減らして、前記基準電圧発生回路の基準電圧出力を低下させるよう制御することを特徴とする逆適応制御回路としたものである。
【００６２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００６３】
（実施例）
図１５は本発明に係る実施例を示すブロック図であり、図７はその具体的な回路構成例である。従来技術で述べた図２の回路構成と同様に図７において誤差増幅器１００は２段構成で、図８はその例を示していて、図８において、差動回路１０が１段目、位相反転増幅器２０が２段目であり、出力回路３０、誤差検出分圧回路４０、基準電圧回路５０で構成されている。従来技術と異なる点は、基準電圧発生回路５０が電圧制御電流帰還回路９０に接続されている点である。電圧制御電流帰還回路９０以外は従来の回路構成と同じなので、９０について詳細な回路構成を説明する。
【００６４】
図１０は電圧制御電流帰還回路９０の回路を示す図である。同図において、Ｐ５はＰ−ＦＥＴであり電圧電流変換を行い、IPFはP5の電流、抵抗Ｒ５は電流制限抵抗である。このＲ５はＦＥＴに置き換えても同様の作用を実現することができる。Ｎ８はＮ−ＦＥＴで、IBはその電流を示す。Ｎ９はデプレションＮ−ＦＥＴを示し、IB０はその電流とする。Ｐ５で変換された電流ＩＰＦはＮ８に流れ込んでＮ８のドレイン電圧ＶＢをあらかじめ上昇させておく。ＩＰＦが減少するとＶＢを減少させ、基準電圧発生回路５０を制御する電流ＩＢ０を変化させる。以下に電圧制御電流帰還回路の動作原理を説明する。
【００６５】
（電源電圧依存特性）
図１１各図は負荷電流一定として電源電圧Vddが変化したときの、図７の回路各部の電流電圧を示す。図１１(a)はIRを、(b)はIB0を、(c)はIPFを、(d)はIRを、(e)はVdd-pdを、(f)はVRを、(g)はVoutを示している。図７中ｐｄ端子は出力ＦＥＴであるＰ４のゲート端子を示し、電源Ｖｄｄとｐｄ端子電位差に注目すると、図１１(e)において、Vddが増大すると１１５で示されるVdd-pd（縦軸で示される）は減少している。これはMOSFETの大電流動作領域ではソースドレイン間の電圧（ＶＤＳ）が増加するとドレイン電流ＩＤが増加する、つまりコンダクタンスＧｍが増加することに起因する。同じドレイン電流を流すのに要するゲート電圧はソースドレイン間の電圧ＶＤＳが大きい方が小さい場合に比べて少なくてすむためである。図１２はそれを説明するための、ゲート電圧VGSをパラメータとした出力FETのP4のドレイン電流とソースドレイン電圧特性を示す。１２０から１２４の曲線は、ゲート電圧VGSをソース電位から低い方向に−１．０Vから−１．８Vまで０．２Ｖ間隔で変化させたときのドレイン電流曲線を示す。曲線１２４のＡ点と１２３のＢ点について、Ａ点は１００ｍＡのドレイン電流をＶＤＳ＝０．２３Ｖ、ＶＧＳ＝−１．８Ｖで流したとき、Ｂ点は１００ｍＡのドレイン電流をＶＤＳ＝０．３２Ｖ、ＶＧＳ＝−１．６Ｖで流したときをあらわす。つまり同じドレイン電流なら、ＶＤＳが高いほどゲートソース間電圧Ｖｇｓが小さくてよい事を示している。しかしある程度以上のＶＤＳになると電流は飽和してＶＤＳによる変化は少なくなるので電源電圧Ｖｄｄがある程度以上になるとＶｇｓの低下も非常に少なくなる。
【００６６】
以下に図１１の動作曲線に準じてその動作の順番を箇条書きに並べてみる。カッコ内の数字は同図中に記載されているグラフを示す数字である。
【００６７】
（１）電源電圧Ｖｄｄが増加してＰ４のゲートソース間電圧ＶｇｓであるＶｄ−ｐｄ（１１５）電位差が減少する。
【００６８】
（２）ｐｄ端子が接続される電圧制御電流帰還のＰ５のゲートソース間電圧Ｖｇｓも同時に減少して、Ｐ５の電流ＩＰＦ（１１２）が減少する。
【００６９】
（３）ＩＰＦ（１１２）が減少するとＰｃｈＦＥＴ Ｐ５のドレイン電圧のプルアップ効果が弱くなってＮ８のドレイン電圧が降下する。
【００７０】
（４）ＶＢが降下した分デプレションＮ−ＦＥＴ Ｎ９のソースドレイン間電圧ＶＤＳが増大して、Ｎ９のドレイン電流ＩＢ０（１１１）が増加する。
【００７１】
（５）Ｎ１２ドレイン電流ＩＢ０（１１１）の増加分はデプレションＮ−ＦＥＴＮ１２の電流Ｉ０の増加分となりＮ１１とＮ９のドレイン電圧Ｖ０が下がる。
【００７２】
（６）Ｖ０が下がるとＮ１１の電流ＩＲ（１１３）が減少してＮ１０のドレイン電圧すなわち基準電圧ＶＲ（１１４）が低下する。
【００７３】
（７）基準電圧ＶＲ（１１４）が低下すると出力Ｖｏｕｔ（１１８）が低下する。
【００７４】
従って、電源電圧Ｖｄｄの上昇にもかかわらず、出力Ｖｏｕｔ（１１８）の傾斜を平坦もしくは負に制御できることが分かる。Ｖｏｕｔ（１１８）のＶｄｄ依存の傾斜は低周波領域のＰＳＲＲに等しいので、平坦にするのが安定化電源回路やアナログ信号増幅回路にとって望ましいことである。傾斜の度合いは電流帰還量ＩＰＦ（１１２）によって決定され、電流帰還量ＩＰＦ（１１２）はＰ５のチャネル長で定まるので簡単に設定できる。図中に電圧制御電流帰還回路９０の動作を停止した場合の動作特性を１１６が基準電圧ＶＲ、１１７で出力電圧Ｖｏｕｔを示す。基準電圧１１６、ＶＲは従来の回路と同様に電源電圧Ｖｄｄの上昇とともに増加していて、ごく普通の動作を示している。従って出力１１７Ｖｏｕｔも上昇して変化している。変化を見やすくするために目盛りをそれぞれ個別に割り当てているので変化量の直視的な比較は難しいが、図１３にＶｏｕｔの変化量をＰＳＲＲのシミュレーションとして表示していて、曲線１３０が電圧制御電流帰還回路９０の動作を停止した場合の特性、曲線１３１が本発明のＰＳＲＲ特性を示す、その差が４０ｄＢ程も本発明のほうが改良されていることがわかる。しかも前述のPSRR改善のための誤差増幅器の動作電流増加は必要なく、最低限の動作電流で十分である。
【００７５】
図１１(e)において、電源電圧Ｖｄｄが出力電圧よりも少し高い付近、即ち横軸４．０Ｖ以下の領域では、Ｖｄｄ−ｐｄ電位差（１１５）の変化は大きく特性改善効果が大きいと言えるが、図１１(e)において、電源電圧Ｖｄｄが出力電圧よりも相当高い領域、即ち横軸４．０Ｖ以上の領域では、Ｖｄｄ−ｐｄ電位差の変化は飽和している。これは安定化電源等の特性改善にはまことに都合がいい性質である。なぜなら電源電圧は電池などから供給される場合、効率の点から出力電圧よりも少し高い電圧が使用される場合がほとんどであり、その領域で電源電圧依存性が顕著に劣化する領域だからそこでの特性改善が重要であるからである。
【００７６】
従来このような方法で基準電圧を緩やかに制御する方法は従来存在しなかった。しかも微小な傾斜制御が大きなチャンネル長変化で実現できるので、素子感度も適度に低く、設計理論も平易であり安定に製造可能である。
【００７７】
ただし誤差増幅回路の出力を電流帰還して諸特性を改善する提案はいくつか見られる。たとえば特開２００１−７５６６３、特開２００１−３４３５１、特開平３−１５８９１２などがある。これらの基本的な構成は誤差増幅器の出力を電流変換して出力電流と比例する制御電流として、カレントミラー回路によって誤差増幅回路のバイアス電流に帰還するものであり、古典的な適応制御のテキストサンプルといえる。詳細は公開公報資料に譲るとして、いずれの場合も出力電流に正比例した電流を誤差増幅器のバイアス電流として帰還していて、出力過渡応答を改善するのが目的であって、基準電圧を制御する機能は全く持っていない点が似て非なる全く異なる技術であると言える。
【００７８】
適応制御とは狭義的には出力増加量に応じて帰還量を増加させて、出力変化を加速する制御方法であるが、本発明では、電源電圧入力の増加に応じて電流帰還量を逆比例的に減らして逆方向に出力を制御するので、この制御を逆適応制御と定義している。
【００７９】
（本発明のもうひとつの作用）
従来の回路理論の説明についての「（６）負荷安定度」の章で述べたように、出力寄生抵抗は安定化電源の帰還ループの外にあるのでそれによる電圧低下は補正されず、出力負荷電流により出力電圧が低下する。図１４は本発明のもう一つの効果である負荷安定度改善効果を説明するための動作図である。同図は、電源電圧Ｖｄｄ一定とし、出力負荷電流をゼロから５００ｍＡまで変化させた時の、図7の回路各部（(a)はIP F、(b)はVR、(c)はVdd-pd、(d)はVoutを示す）の電流・電圧を示している。
【００８０】
作用は前述の電源電圧上昇とちょうど反対の動作を示し、箇条書きにすると、（１）出力電流Ｉｏｕｔ（横軸）が増加してＰ４のゲートソース間電圧ＶｇｓであるＶｄｄ−ｐｄ（１４３）電位差が増加する。
【００８１】
（２）ｐｄ端子が接続される電圧制御電流帰還のＰ５のゲートソース間電圧Ｖｇｓも同時に増加して、Ｐ５の電流である帰還電流ＩＰＦ（１４０）が増加する。
【００８２】
（３）ＩＰＦ（１４０）が増加するとＰｃｈＦＥＴ Ｐ５のドレイン電圧のプルアップ効果が強まってＮ８のドレイン電圧が上昇する。
【００８３】
（４）ＶＢが上昇した分デプレションＮ−ＦＥＴ Ｎ９のソースドレイン間電圧ＶＤＳが減少して、Ｎ９のドレイン電流ＩＢ０が減少する。
【００８４】
（５）ドレイン電流ＩＢ０の減少分はデプレションＮ−ＦＥＴ Ｎ12の電流Ｉ０の減少分となりＮ１１とＮ９のドレイン電圧Ｖ０が上昇する。
【００８５】
（６）Ｖ０が上昇するとＮ１０のドレイン電流ＩＲが増加してＮ１０のドレイン電圧すなわち基準電圧ＶＲ（１４１）が上昇する。
【００８６】
（７）基準電圧ＶＲ（１４１）が上昇すると出力Ｖｏｕｔ（１４４）の下降を補正する。
【００８７】
つまり出力電流Ｉｏｕｔが上昇すると、基準電圧ＶＲ（１４１）を少し持ち上げて出力Ｖｏｕｔ（１４４）の下降を補正する。これは負荷電流の増加に伴う出力電圧の低下を補う作用であり、安定化電源にとって望ましい作用である。補正の度合いは電流帰還量ＩＰＦによって決定され、電流帰還量ＩＰＦはＰ５のチャネル長で定まるのでこれも簡単に設定できる。図中において１４２は電圧制御電流帰還回路９０の動作を停止した場合の基準電圧ＶＲの特性を示し、Ｉｏｕｔの変化に対して一定の出力であることを示している。従って電圧制御電流帰還回路９０の動作を停止した場合の出力Ｖｏｕｔも１４５に示されるように単純に降下していることが示されている。図１４(b)においては、負荷電流Ｉｏｕｔの増加に伴ってほぼ正比例して基準電圧ＶＲ（１４１）が上昇していて、飽和する領域は見られないが、飽和がどこで現れるかはＰ５のＦＥＴサイズによっては飽和することがある。
【００８８】
（変形例）
図１６は本発明の実施例の変形例を示すブロック図である。図１５の実施例との相違点は誤差増幅器のＢ端子バイアス端子が基準電圧発生回路５０の基準電圧出力ＶＲではなく、電圧制御電流帰還回路９０のＶＢ端子に接続されている点である。本変形例は、前記実施例と本質的には同じ構成なので、本発明のＰＳＲＲ改善動作とその効果、負荷安定度改善動作とその効果は前記実施例に係る図１５と同等である。違う点は誤差増幅器１００の動作電流を決めるバイアス端子が電圧制御電流帰還回路９０のＶＢ出力端子に接続されているので、ＶＢの変動によって誤差増幅器１００の動作電流が変動する点である。しかし、前記動作電流は本発明のＰＳＲＲ改善動作及び負荷安定度改善動作には大きな割合を占める関数ではないので、本発明の本質的な目的には影響しない。それ故、本変形例においても前記実施例と同様の効果が得られる。
【００８９】
なお、本発明の実施例においては、半導体素子の例としてＦＥＴにて示しているが、ほかのタイプの半導体素子、例えばバイポーラトランジスタ、ＳｉＧｅトランジスタ、薄膜トランジスタ、ＧａＡｓトランジスタでも同等の効果が期待できるので、実施はＦＥＴに限定されるものではない。
【００９０】
【発明の効果】
以上説明したように、本発明の電圧制御電流帰還回路９０を付加することによって、動作電流を最低限の状態に設定してもＰＳＲＲ特性と同時に負荷安定度も改善することができる。また電圧制御電流帰還回路９０を付加することによって動作安定度は変化することもない。なぜなら、誤差増幅回路、出力回路、分圧回路は何らの変更も追加もなされていず、前述の極点の変化やゼロ点の変化が何もないからである。また動作電流についても、電圧制御電流帰還回路の動作電流がわずかに増加するだけであり、その分補って余りある効果が期待できる。更には、回路面積においても電圧制御電流帰還回路による増加分は高々１％の増加であり、コスト増によるデメリットよりも得られる効果の方がはるかに大きい。
【００９１】
従って、本発明は、誤差増幅器の増幅度を上げることなく、また極点の位置を特別な方法で離すこともなく、非常に低い動作電流で従来よりもはるかに優れたリプル雑音除去率と負荷安定度を実現することが出来る。
【図面の簡単な説明】
【図１】従来の安定化電源回路の一例を示すブロック図である。
【図２】従来の安定化電源回路の一例を示す回路図である。
【図３】従来の安定化電源回路の出力電圧対電源電圧特性の一例を示す図面である。
【図４】図３のスケールを１００００倍に拡大した図面である。
【図５】従来の安定化電源回路の出力電圧対電源電圧特性を示す図面である。
【図６】従来の安定化電源回路のＰＳＲＲ特性を示す図面である。
【図７】本発明の実施例である回路図を示す図面である。
【図８】誤差増幅器の回路例を示す２段増幅回路を示す図面である。
【図９】誤差増幅器の回路例を示す１段増幅回路を示す図面である。
【図１０】本発明の電圧制御電流帰還回路示す図面である。
【図１１】図７に記載した回路各部の電流電圧の電源電圧依存性を示す図面である。
【図１２】 P-FET P4の電流対電圧特性を示す図面である。
【図１３】本発明のPSRR特性を示す図面である。
【図１４】本発明の負荷安定度を説明するための図面である。
【図１５】本発明の実施例に係るブロック図を示す図面である。
【図１６】本発明の実施例の変形例に係るブロック図を示す図面である。
【符号の説明】
１，２ 電圧供給端子
３ 出力電圧端子
１０ 差動回路
２０ 位相反転増幅器
３０ 出力回路
４０ 出力分圧回路
５０ 基準電圧発生回路
９０ 電圧制御電流帰還回路
１００ 誤差増幅器
Claims (1)
- 電源電圧が供給される第１の電圧供給端子と第２の電圧供給端子との間に、
基準電圧を発生する基準電圧発生回路と、
前記基準電圧に対する誤差電圧を増幅する誤差増幅回路と、
該誤差増幅回路によって制御されて安定化出力電圧を生成するとともに外部に接続される負荷に電流を供給する電圧電流出力回路と、
出力電圧変動を検出する出力分圧回路と、
前記基準電圧発生回路と前記誤差増幅回路に接続される電圧制御電流帰還回路とを有する安定化電源回路であって、
前記基準電圧発生回路は、第１の電圧供給端子に接続される第１の型の第１ＭＯＳＦＥＴ、第１の型の第２ＭＯＳＦＥＴと
第２の電圧供給端子（グランド端子）に接続される第２の型の第３ＭＯＳＦＥＴとの直列接続で構成され、
前記電圧制御電流帰還回路は、
第１の電圧供給端子にそのソース端子が、前記誤差増幅回路の出力端子にゲート端子がそれぞれ接続される第３の型の第４ＭＯＳＦＥＴ、前記基準電圧発生回路の第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとに接続される第１の型の第５ＭＯＳＦＥＴと
第２の電圧供給端子に接続される第２の型の第６ＭＯＳＦＥＴとの直列接続で構成され、
前記第１ＭＯＳＦＥＴの電流は前記第２ＭＯＳＦＥＴと第５ＭＯＳＦＥＴに分流され
前記第４ＭＯＳＦＥＴの電流は第５ＭＯＳＦＥＴと第６ＭＯＳＦＥＴに分流されることによって電流帰還経路を形成していて、
前記電源電圧の増加に応じて
増加する電圧電流出力回路の増幅率を用いて
電流帰還量を逆比例的に減らして、前記基準電圧発生回路の基準電圧出力を低下させるよう制御することに特徴を有する逆適応制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003030740A JP4169605B2 (ja) | 2003-02-07 | 2003-02-07 | 逆適応制御回路 |
Applications Claiming Priority (1)
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