JP4054804B2 - 雑音除去回路 - Google Patents
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- 230000009467 reduction Effects 0.000 title description 2
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000003990 capacitor Substances 0.000 claims description 18
- 230000008859 change Effects 0.000 claims description 16
- 230000003321 amplification Effects 0.000 claims description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 11
- 230000001629 suppression Effects 0.000 claims description 9
- 230000008030 elimination Effects 0.000 claims description 8
- 238000003379 elimination reaction Methods 0.000 claims description 8
- 238000001914 filtration Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 28
- 230000000694 effects Effects 0.000 description 18
- 238000000034 method Methods 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000009471 action Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 238000009499 grossing Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/467—Sources with noise compensation
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- Amplifiers (AREA)
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Description
本発明は主として直流安定化電源装置おけるリプル雑音除去に関するものである。特に低動作電流でかつ高いリプル雑音除去率を達成する電源回路を提供するものである。
従来の技術
携帯電子機器に限らずその他あらゆる電子装置には直流安定化電源電圧が必ず複数個内蔵されている。デジタル回路用、高周波回路用、アナログ回路用などには、それぞれの用途に適した特性の電源回路が配置されている。なかでも携帯電話器の場合には、送信部の電源のリプル除去率が悪いと通話明瞭度が劣化するので可能な限り高いリプル除去率が求められる。また、デジタルコード化された無線通信手段であっても、送受信はキャリア信号をアナログ的に変調復調するので電源リプル雑音はエラー率に悪影響をもたらす。こうしたリプル雑音除去に関しては、例えば−80dBのリプル除去率を達成するためには十分な動作電流数100μAを流せば可能であり、後述するようにいくつか発明が提案されているが、低動作電流を大幅に減らしてかつ高リプル除去率を実現した提案は存在しなかった。
現在、世界中で動作している電子装置の数は数十億の単位と推定される。ちなみに一つの電源回路が200μAで動作しているとすると50億個で100万アンペアーの電流を流していることになり、3Vで動作しているとすると3000KWの電力が消費されている計算になる。以下、図面を参照しつつ、従来技術及び従来技術下での回路理論について考察する。
(1)従来回路の例
第1図、第2図は従来から用いられているCMOS型安定化電源回路のブロック図、回路図である。第1図において、1、2は電圧供給端子を示し、50は基準電圧Vrefを発生する基準電圧発生回路であり、60は動作電流を定めるためのバイアス電流を発生する回路であり、100は基準電圧Vrefに対する誤差電圧を増幅する誤差増幅回路である。当該誤差増幅回路100は2段で構成され、差動回路10がその第1段目、位相反転増幅器20が第2段目である。40は出力電圧の変動を検出し出力を分圧する回路である。この従来の安定化電源回路の具体例が、第2図の回路図である。基準電圧発生回路50は、誤差増幅器の入力端子N1に接続され、出力分圧回路40は、誤差増幅器の入力端子N2に接続されている。
第3図は第2図の従来例回路における直流特性を示すグラフであり、
出力電圧Voutと基準電圧Vrefの電源電圧Vdd依存性を示している。横軸に電源電圧Vddをとり、31は動作電流、32は出力トランジスタのゲート電圧、33は出力電圧Vout、34は基準電圧Vrefを示している。
第4図は第3図を10000倍に拡大したグラフであり、41が出力電圧Vout、42が基準電圧Vrefをそれぞれ示す。第4図中の42に見られるように一般的には基準電圧源Vrefは正の電源電圧係数を持ち、電源電圧が上がるとその出力も増加する性質を持っている。これはリプル除去には非常に具合が悪く、低域のリプル除去率は基準電圧の電源電圧依存係数が大きく影響することとなる。電源電圧係数をゼロにすることは不可能ではないが、トリミングや特殊な電圧係数素子を用いる必要があるので広く普及している半導体製造方法では非常に高価なものになってしまう。
(2)従来回路の理論式
次に、出力電圧の理論検討をする。出力電圧Voutは次の式で表される。
Vout=Vref*(Av/1+K*Av)+So (1)
ここで、Vrefは基準電圧、Avは誤差増幅器の電圧利得、Kは分圧回路の分圧比、Soは誤差増幅器のシステムオフセット電圧を示す。
基準電圧Vrefは電源電圧Vddの変動の影響を受けるのでその変化率は、Vrefの電源電圧係数ΔVref=(δVref/δv)/Kで表される。
Kは出力分圧抵抗の分圧比なのでK<1であり、Vrefに乗ってきたリプルΔVrefはフィルターで除去しないと高いPSRR(Power Supply Rejection Ratio。電源電圧Vddが1V変化したときに出力がどれだけ変化したかの比率。例えば、出力が1mV変化したとすれば、PSRRは、1mV/1V即ち−60dBとなる。)が実現できないが、Vrefのリプルは非常に低い周波数から高い周波数まで含まれるので、フィルターには大きな時定数が要求され、全部の周波数帯域を除去するフィルターは半導体同一チップ上の集積化は実現できていない。
第4図でVrefはVddが4v〜5v(0dB)の間で約10μV(−100dB)増加している。Voutは90μV(−82dB)増加している。
Kは出力分圧回路の分圧比で、次式で示される。
K=R1/R1+R2
ここで、R1,R2は出力分圧回路の抵抗であり、ポリシリコンで製造すればVddの影響を無視できるので電源電圧Vddの変化率は考えないことにする。Kの値は出力電圧を決める分圧値でありVrefは0.2から0.8が一般的なので極端に小さな値や大きな値は設定できないので、リプル低減には限定的にしか寄与しないといえる。
(1)式のSoはシステムオフセット電圧を表していて、回路構成上不可避的に発生するもので、従来採用されなかった考え方で実験値からその存在を仮定して導入した。経験的にVddの影響を受けると知られていてたいていはプラスの係数を有するがマイナス傾斜に出来ると重要な働きをすることを式(1)は示している。
ここで、Soの電源電圧係数はΔSo=δSo/δvで表される。
Avは回路全体の増幅率でオープンループ利得があり、当然電源電圧Vdd依存性があるので変化率は次の微分式で表される。
ΔAv=(δAv/δv)/(1+KAv)2となる。
ちなみにAv=10000倍(80dB)、K=0.5、電源電圧が1V上昇すると10000倍から12000倍に変化し、δAv=2000倍、δV=1vとなり
ΔAv=80x10−6
Vref=1.2Vのときリプル成分は96μV(−80.5dB)に相当して無視できるレベルではないことがわかる。
以上の理論的検討から、合計のVoutのリプル成分は下記(2)式で示されることが分かる。
ΔVout=ΔVref+Vref*ΔAv+ΔSo (2)
(3)安定度の検討
次に動作安定度に関し各増幅段の利得と極点、ゼロ点の周波数理論式を検討する(ディビットエージョン、ケンマーティン(David a.JOHNS and Ken MARTIN)著、「アナログ インテグレーテッド サーキット デザイン(ANALOG INTEGRATED CIRCUIT DESIGN)」、(米国)、第1版、ジョンウィリー&サンインク(JOHN WILEY&SONS INC)、1997年、p223−224を参照)。
まず、各増幅段の利得を考察する。第2図において、1段目10、2段目20、出力回路30も増幅作用を持つので3段目の増幅回路として各段の電圧利得をそれぞれAv1,Av2,Av3すると、
Av=Av1*Av2*Av3であり、
i番目の増幅段の利得をAviとすると、Aviは下記(3)式で表される。
Avi=Gmi*Zoi (3)
ここで、Gmi、Zoiはi段目の増幅器のコンダクタンスと出力インピーダンスであり、
Zoi=Rpi//Rni//Coiである(Rpi//Rni//Coiは、Pトランジスタiの出力抵抗、Nトランジスタiの出力抵抗、出力iの容量分の並列インピーダンスを表す)。Rpiは、下記(4)式で表され、Gmiは、下記(5)式で表される。
Rpi=α(Li/Idi)√(Vdgi+Vtpi) (4)
ここで、αは補正係数で大体5x106√V/mである。
Gmi=√{2μp Cox(Wi/Li)Idi} (5)
μp、Cox、Wi、Li、IdiはそれぞれPFETのキャリア移動度、ゲート酸化膜の単位容量、トランジスタiのチャネル幅、チャネル長、ドレイン電流を示している。
次に周波数特性を考察する。
1段目、2段目、3段目(出力回路を3段目の増幅回路とする)の増幅回路はそれぞれFpiの周波数で極点を持つ。
Fpi=1/2π*Zoi (6)
各段の出力は周波数Fpiで増幅度が−6dB/オクターブで減衰し始める。
リプル雑音除去率に関して、前述の式(2)から、Voutのリプル成分を小さくするためには、増幅率Avが大きければ大きいほどよいことがわかる。(5)式からわかるように回路利得を高くするためにはドレイン電流Idiをある程度大きくすれば効果があることが推定できる。一方、式(4)はドレイン電流Idiを小さくすると出力インピーダンスがあがって利得が上昇することを示している。また式(4)と(5)はドレイン電流Idiを下げると極周波数が下がって、高い周波数まで利得が伸びないことを示している。
この段階では安定度やリプル除去率を考察するにはまだ不十分で周波数特性はさらにゼロ点の存在が関係する。極点周波数では利得が−6dB/オクターブで減衰してゼロ点周波数では+6dB/オクターブで上昇するが通常は極点周波数が低いので利得は平坦な特性を示す。
第1図の従来例ではもっとも大きく位相や利得の周波数特性に関与する2つのゼロ点がある。第一のゼロ点周波数Fz1は出力平滑コンデンサC3と負荷抵抗R3で定まる。
Fz1=1/2π*R3*C3 (7)
第2のゼロ点周波数は非常に重要である。出力トランジスタP4の出力回路は集積化電源回路においては太さ25μから30μの太さの金線で接続されていて長さが1mmから3mmなら数十ミリオームから百数十ミリオームの抵抗を有する。金線の両端はアルミパッドとリード線に圧着されている部分で数十ミリオームの接触抵抗と寄生抵抗を有する。合計でRog=100ミリオームから200ミリオームの抵抗を有している。また平滑用出力コンデンサC3の等価直列抵抗ESRも大きく関係する
Fz2=1/2π*(Rog+ESR)*C3 (8)
(4)ゼロ点周波数考察
C3は一般的には1000pFから10μFが広く利用される。R3は負荷電流によって大きく変動する。例えば10オームから100Kオーム程度とする、Rog=200mオーム、ESR=20mオームとすると、
Fz1=0.15Hz〜1.5MHz、Fz2=72KHz〜7.2MHzの範囲であり、Fz1は動作中の電流に依存して大きく移動する。負荷電流が大きいときは非常に高い周波数に、無負荷状態では低い周波数に移動して位相回りが低い周波数から生ずるため、不安定状態が発生しやすい。一方、Fz2は一度各部の値を設定すれば負荷電流には依存しない。しかし、出力平滑コンデンサーの等価抵抗ESRは、コンデンサーの種類によって大きく変化する。即ち、ケミカルや電解コンデンサーでは数オームから数十オーム、タンタルで1オームから数オーム、セラミック系で数ミリオームから数百ミリオームと言われている。従って、使用するコンデンサーの種類によって動作が不安定になることがある。Fz2は後で詳しく述べるが、ちょうど位相遅れが180度のあたりの位相特性に影響するので安定度にとって重要な要素である。
(5)安定度と極点周波数の具体例考察
安定化電源回路の安定度は極点周波数が互いに離れていれば安定であるとされている。例えば10倍づつ離れていると問題がおきないとされている。各段の極点周波数の具体例を検討してみる。
1段目の極点周波数Fp1は、Ro1=300K〜150K,Co1=0.1〜0.2pFであり、Fp1=数100KHz〜数MHz程度になる。周波数が高いので安定度に関しては、比較的問題になりにくいが、Co1が小さいので位相補償を行うための追加する容量が少なくて済み、位相補償をかける場所として最適である。第2図において、P3のゲートドレイン間に容量と抵抗の直列回路を付加することで安定な誤差増幅器が構成できる。しかし、従来の回路ではこの位相補償は、PSRRを大きく犠牲にしてしまっていた。本発明では、位相補償を充分に行って後述のキャンセル信号発生回路においてPSRRを向上させるので充分に安定でかつ低動作電流の電源回路が実現可能となる。
2段目の極点周波数Fp2はRo2=50K〜100K、Co2=150pF〜250pFであり、Fp2=数KHz〜10数KHzとなる。Co2は出力トランジスタのゲート容量と追加容量C2の和である。出力電流規格つまり出力トランジスタサイズで変化するが、大きな出力トランジスタの回路では最初から大きな容量がCo2に入ってしまう。動作中はほぼ固定しているが、次に述べるFp3との関係で問題になる。
最終段の極点周波数Fp3はRo3が負荷電流によって大きく変化するので動作中に大きく変動する。無負荷のときはRo3が出力分圧抵抗と等しくなって、出力分圧抵抗が大きいと数百Hzまで下がり、低い周波数から位相が回るので位相余裕が少なくなって不安定になる恐れが出てくる。そのために出力分圧抵抗にアイドリング電流を流しておいてこれを回避する。このことが回路電流を極端に低減できない理由の1つでもある。
極点周波数Fp3は、大きな電流を引いたときは150KHzまで上昇する。このとき2段目の極点周波数FP2に接近してかつ利得が大きいと動作が不安定なるのでFp2をずらす必要が生じる。Fp2を高くすることはこのままの回路構成では不可能なので従来はC2を増加してFp2を下げる対策が一般的であった。しかしこの方法はP4のゲートに数pFから数10pFのコンデンサを付加するので電源リプル雑音がpdからVoutに抜けてしまい、リプル雑音除去が犠牲になることが避けられなかった。さらにパルス的な変化への応答にさいして、付加されたコンデンサの充放電をすばやく行うために出力トランンジスタP4を駆動するP3には十分な動作電流を流しておく必要もあった。
このように従来の回路構成では、良好なリプル雑音除去率(例えば10Khzで−80dB以上の特性)および良好な安定度を得るためには十分な動作電流とアイドリング電流を流す必要があることが理論式からも推定される。
(6)従来回路のシミュレーション特性
第5図と第6図は、従来の回路において、動作電流を大きくした場合と減らした場合の利得位相−周波数特性およびPSRR特性をシミュレーション結果のグラフを示している。51,52,53はVoutの利得特性を示し、54,55,56は位相特性を示し、61,62,63はPSRR特性を示している。51,54、61は動作電流が100μA以上の時、52,55、62は動作電流が2μA以下の時をそれぞれ示す。位相余裕度は回路の安定度を測る指数であり、利得が1の時の180度からの位相差で定義される。従って、利得1の周波数で180度位相から位相が40度以上離れていれば安定であり発振されないとされている。利得余裕度も回路の安定度を測る指数であり、出力信号の位相が180度遅れた時の利得の減衰割合で定義される。180度位相が遅れたときの周波数で利得が12dB以上減衰していれば安定であり、発振されないとされている。以下では、位相余裕度について検討を行う。
第5図では54が0dBを横切る周波数400KHz付近で位相余裕が約50度で十分な余裕がある。61は動作電流が十分大きいときのPSRR特性で、良好なPSRR−90dBが得られていることを示している。
ところが52と55は52が0dBの時に55はすでに180度を過ぎていて、55が180度を横切る周波数10Khz付近で52はまだ十分な利得40dBを有していてこの付近の周波数で発振することを示している。つまり従来の回路では動作電流を減らしていくと位相の回りが低い周波数からおきて利得も下がらず、安定動作できなくなることを示してしている。
特性曲線53,56,62は動作電流を2μA以下に減らした時、C3を100μFと大きくして、位相特性を改善して安定度を高めた回路の特性である。C3を大きくしたので第3極点Fp3が大幅に下がって利得が20dB程度低下している。第2ゼロ点周波数Fz2は大きなC3のために10Khzと100Khzの間に設定されて位相遅れを抑えて安定度を大きく改善している。53の利得0dBのとき56は位相余裕約50度があることを示している。このように極点とゼロ点を調整すれば従来の回路方式でも、動作電流を大幅に下げて安定度を確保して安定化電源回路を作ることは可能であるが、C3に大きな容量値が必要なので小型機器には採用できないことと、結果としてPSRRは大幅に低下してしまう問題がある。第6図の62は53,56に対応するPSRR特性で61に比べて10Khz付近で約40dB以上も特性が劣化していることを示している。
63は第2図における従来例の回路で動作電流を2μA以下にした場合のPSRR特性を比較のために示す。2段増幅構成なので利得が不足して良好な特性が得られていない事を示している。
以上の考察から、従来の回路方式では動作電流を十分大きくしないと、良好なリプル除去率は達成できなかったことが理解される。
(7)先行技術内容の分類
ところで、リプル雑音除去については携帯電話や無線LANの市場拡大に応じて数多くの提案がなされてきた。これらは、以下の5分類に大別される。
(分類1)極点ゼロ点周波数の最適化と利得増大による方法(例えば米国特許第5631598号明細書、米国特許第6304131号明細書、特開2001−195138号公報、特開2000−284843号公報、特開平4−263303号公報、特開平5−35344号公報参照)。
(分類2)基準電圧源と誤差増幅器を自分の安定化電圧で動作させる方法(例えば米国特許第5889393号明細書、特開平5−204476号公報参照)。
(分類3)極点ゼロ点周波数を負荷状態で適応的に制御する方法(例えば米国特許第6246221号明細書、特開2000−47738号公報参照)。
(分類4)リプルフィルターで除去する方法(例えば特開平8−272461号公報、米国特許5130579号明細書、米国特許4327319号明細書参照)。
(分類5)リアクトルトランスでキャンセルする方法(例えば米国特許5668464号明細書、特開2001−339937号公報参照)。
発明が解決しようとする課題
分類1に係る発明は近年最も多く提案されているもので、リプル除去特性が非常に優れている。しかしながら電流増幅器を追加するので素子数が増加すること、及び基本的には前述の従来理論の範疇なので動作電流を激減させることは困難であるという問題は残っている。
分類2に係る発明は起動時にもとの電源から自分で安定化した安定化出力に切り替える瞬間に不安定状態が必ず出現して動作開始から出力が安定するまでの時間が長くなってしまうという点が問題である。近年の携帯電話などの応用では電力を節約するために電源が間欠的に動作しているので起動に時間がかかるのは致命的である。また誤差増幅器と出力トランジスタの間に正確なレベルシフト回路が必要になるので動作電流がそこでも増加することになり、低消費電流は実現出来ない。
分類3に係る発明は、分類1と同様、誤差増幅器に設計理論は従来のままなので動作電流は減らせないことと、負荷電流は変化の激しい非常に雑音が多く含まれる性質がありそれをフィードバックするとリップル除去特性を阻害してしまうという問題を内在している。
分類4に係る発明はリプル成分が数Hzから高周波領域までの周波数帯域を含み、特に低い周波数のリプルをフイルタで取り除くためには大きな時定数が不可欠であり、半導体基板上に集積化するのは大きなコスト上昇なしには実現不可能である。
分類5に係る発明は大きなリアクトルトランスは集積化不可能なので応用範囲が限られてしまう。
そこで、本発明では、上記の諸問題を解決すべく、動作電流を従来の100分の1以下に減らしても諸特性が劣化しないでかつ、回路も複雑化しない、設計理論も単純で明快な、安定度も優れたリプル除去回路を提供することを技術的課題とするものである。
課題を解決するための手段
本発明では、上記の課題を達成するための技術的手段として、基準電圧を発生する基準電圧発生手段と、動作電流を定めるためのバイアス電流を発生するバイアス電流発生手段と、前記基準電圧に対する誤差電圧を増幅する誤差増幅手段と、電源回路の出力を生成する電圧電流出力手段と、出力電圧変動を検出する出力分圧手段とを有する雑音除去回路であって、前記誤差増幅手段は第1型の半導体素子の組で構成される入力部と、第2型の半導体素子の組で構成される負荷部とを有し、前記入力部と負荷部との間に第1の型の半導体素子の組からなる雑音抑圧部が配置され、当該雑音抑圧部の素子の組が異なる寸法にて構成されることにより出力電圧の電源電圧依存性が制御されることに特徴を有する雑音除去回路としたものである。
また、基準電圧を発生する基準電圧発生手段と、動作電流を定めるためのバイアス電流を発生するバイアス電流発生手段と、前記基準電圧に対する誤差電圧を増幅する誤差増幅手段と、電源回路の出力を生成する電圧電流出力手段と、出力電圧変動を検出する出力分圧手段と、少なくともひとつの容量成分を含んだキャンセル信号発生手段とを有する雑音除去回路であって、前記基準電圧発生手段には前記誤差増幅手段の第1の入力端子が接続され、前記出力分圧手段には前記誤差増幅手段の第2の入力端子が接続され、前記キャンセル信号発生手段には、前記第2の入力端子が接続され、前記キャンセル信号発生手段は、前記容量成分と前記出力分圧手段の抵抗成分とによって雑音信号を分圧するとともに雑音信号の位相を進めるものであり、前記誤差増幅手段は第1の型の半導体素子の組で構成される入力部と、第2の型の半導体素子の組で構成される負荷部とを有し、前記入力部と負荷部との間に第1の型の半導体素子からなる雑音抑圧部が配置され当該雑音抑圧部のひとつの端子は前記第1の電源に接続され、当該雑音抑圧部の素子の組が異なる寸法にて構成されることにより出力電圧の電源電圧依存性が制御されることに特徴を有する雑音除去回路としたものである。
さらに、前記基準電圧発生手段および誤差増幅手段の出力電圧の電源電圧依存係数の絶対値は、電源電圧変化1ボルトあたり−60デシベル以下であり、電源電圧依存係数の絶対値の差は、−80デシベル以下であり、前記基準電圧発生手段の電源電圧依存係数の極性と誤差増幅手段の電源電圧依存係数の極性が反対の極性である請求項1乃至2記載の雑音除去回路としたものである。
さらにまた、前記キャンセル信号発生回路の容量成分の容量は0.1pFないし0.001pFの微小容量である請求項1乃至3記載の雑音除去回路としたものである。
さらにまた、前記バイアス電流発生回路が省略されており、前記基準電圧発生回路が前記バイアス電流発生回路と兼ねられている請求項1乃至4記載の雑音除去回路としたものである。
発明の実施の形態
以下、本発明の実施の形態について図面を参照しながら説明する。
(第1実施例)
第18図は本発明に係る一実施例を示すブロック図であり、第7図はその具体的な回路構成例である。従来技術で述べた第2図の回路構成と同様に第7図において誤差増幅器100は2段構成で、差動回路10が1段目、位相反転増幅器20が2段目であり、他に、出力回路30、誤差検出分圧回路40、基準電圧回路50、バイアス電流発生回路60で構成されている。従来技術と異なる点は、キャンセル信号発生回路80が入力端子N2に接続して付加されている点である。
キャンセル信号発生回路80は、電源ラインに発生した雑音信号から微小に分圧されてしかも位相を進めた信号を発生して誤差増幅回路の入力に加えて高い周波数のリプル雑音をうち消す動作をする。なお、第8図は第7図の実施例の変形例であり、誤差増幅器100を1段構成にし、更にキャンセルトランジスタアレー70を付加した場合の回路構成である。
以下、このキャンセル信号発生回路の動作原理について説明しつつ、本発明の作用について述べる。
(キャンセル信号発生回路の作用)
キャンセル信号発生回路の動作は非常に奇抜であるが単純である。Voutのリプル雑音は例えば−100dBのレベルであれば10μV/1Vに相当する。これをキャンセルするにはこのような微小な電圧と位相を正確に発生する必要がある。電源ラインのリプル雑音が1Vとすると1/100000に正確に分割する必要がある。しかも位相が大きくずれてはいけないし他の回路の動作点をずらしてはいけない。純抵抗ならば単純で実現は簡単に見えるが、半導体チップ上でこのような微小な分圧比を寄生容量もなしに実現するには非常に困難でありこれまで実現されていなかった。
第13図に本発明のキャンセル信号発生回路の具体例を示す。第13図(a)ではキャンセル信号発生回路が抵抗R3,R4,容量成分C4で構成され(線で囲まれた部分)、抵抗成分で分圧してから更に容量成分で位相補正を行う回路である。これは出力分圧回路40のR1,R2が所望の出力電圧に応じて変化するので最適なキャンセルコンデンサも変化する点を改良している。第13図(b)は、抵抗R4に代え、トランジスタP5を用いた回路構成である。第13図(c)は、C4だけで構成した例である。C4はFETのゲート容量で構成することも出来る。Cgは誤差増幅器の入力トランジスタN2のゲート容量、R1,R2は出力分圧回路40の抵抗でキャンセル動作に参加している。R3とR4の並列抵抗値がR1とR2の並列抵抗値よりも十分低いと仮定するとキャンセル信号発生回路の出力Vcは、CをC4の容量値、RをR1とR2の並列抵抗値、とすると次の式で表される。
Z=R/(jωCgR+1) (9)
Vc=ΔVdd(R3/R3+R4)(jωCZ/jωCZ+1) (10)
ここで、R=1Meg、C=0.1p、ΔVdd=1V、ω=2π10Khzのとき、Vc=(1/15000)ボルト、位相進みは約90度である。
式(9)はCgに依存して数10Khz以下の周波数ではRで決まるインピーダンスに近似できる。さらに高い周波数では式(9)はゼロに近づくのでキャンセル信号は小さくなって作用がなくなる。
位相進みはコンデンサC4の値に依存して変化するが、10Khz付近ではまだ90度進み状態である。第3の極点による位相遅れを打ち消すようにC4を設定すれば位相遅れをキャンセルできる。振幅はR3とR4の比およびCとRのインピーダンス比であわせることが出来る。これを誤差増幅器の入力に入れれば、キャンセル動作が実現できる。
本発明のキャンセル信号発生回路は、コンデンサと出力分圧回路40の抵抗で雑音信号に対する分圧回路を構成するところに特徴があり目的に最適でかつ非常に微小な分圧比と位相進みを最小のコストと構成で実現している。しかもその効果は絶大である。
式(10)においてR3を無限大にすると(R3/R3+R4)は1に限りなく近づいてC4を直接接続した状態になり、第13図(c)がその状態を示している。そのときC4はごく微小な容量fF(フェムトファラッド)のオーダーになるが、半導体基板上であればそのような微小容量でも問題なく製造可能である。
このように本発明では、位相補償を十分かけた後に、リプルノイズと逆位相の信号を非常に平易な方法で作り出してノイズをキャンセルするので、誤差増幅器の利得を上げることもなく全く安定度を損なうことなくPSRRを大きく改善することが可能となる。
(第2実施例)
次に、第19図のブロック図及び第15図の回路図を参照して、本発明に係る第2実施例について説明する。第7図と同じ構成要素は同じ記号で示している。
第15図においては、第7図の第1の実施例と比べて、キャンセルトランジスタアレイ70、N5、N6、N7とが付加されている。キャンセルトランジスタアレイ70のゲートは電源に接続されていて電源ラインのリップル雑音信号が直接に加えられている。N5,N6のカスコードトランジスタについてはUSP4533877にて述べられていてPSRRの改善効果が示されている。またUSP5113148においても例示されている。従来のカスコードトランジスタはすべてそのゲート端子は電流値を合わせるために特別に作られた基準電圧に接続される。そうしないと同一経路にある他の定電流源とミスマッチが起きて動作が不安定になるからである。本発明ではカスコードトランジスタは電源に直接接続して動作電流を他の定電流源と無関係にして、わざとリプル雑音信号をゲートに加えるとともに、ソース端子との相互作用を利用している。
N7についてカスコード接続されたキャンセルトランジスタの動作を説明する。電源電圧Vddが動作中のある電位から上昇するとN7のゲートの電位も同じだけ上昇する。一方N7のドレインはVddとほぼ同じ振幅だけ振れて電流を増加させようとするがソース電位はバックゲートがかかっているので、N7の電流の増加が押さえられる。その結果pd電位が下がるのが抑制されてP4の出力電圧Voutが上昇するのが抑制される。N7の電流は以下の式で表せる。
Id=0.5*μn*Cox*(W/L)*(Vgs−Vtn)2*{1+λ(Vds−Veff)} (11)
Vtn=Vt0+γ(√(Vsb+2ΦF)−√ΦF) (12)
ここで、Vgsはゲートソース間電圧、Vtnはバックゲートのかかった閾値、Vdsはドレインソース間電圧、Veff=Vgs−Vtn、λはラムダ係数、Vt0はバックゲートがないときの閾値、Vsbはソース基盤間電圧、ΦFはフェルミ準位、γはバックゲート効果の係数である。λは別名アーリー電圧係数とも言われ、ソースドレイン電圧の増加に応じてドレイン電流がどれくらい増加するかに関する係数である。λとγは製造工程によって定まる係数である。
式(12)はN7のソース電位Vsbが上昇するとVtnが上昇することを示している。式(11)においてVgsがVddとともに上昇しても同時にVtnも上昇するので電流IdはVgsの上昇に正比例はしないことを示す。つまり、バックゲート効果の係数γが大きいほど電流Idの抑制効果つまりキャンセル効果が大きいことは確実に言える。アーリー電圧係数λはチャンネル長変調係数とも言われていて、チャンネル長Lが大きいほど小さな値になるので、λとLの影響は複雑である。従って、N7トランジスタサイズとキャンセル効果との関係は一義的には定まらないが、標準的な製造パラメータではN7のチャンネル長を変化させるとキャンセル効果を制御できる。
(第3の実施例)
次に、第20図に記載されたブロック図は本発明に係る第3の実施例であり、第16図に記載された回路は、その具体的回路構成図である。第7図と同じ構成要素は同じ記号で示している。本実施例では、キャンセル信号発生回路80と共にキャンセルトランジスタ70を有することに特徴がある。
なお、上記の実施例の変形例として第17図の回路図を示す。かかる回路構成では、前記バイアス電流発生回路60が省略されており、前記基準電圧発生回路50が前記バイアス電流発生回路を兼用することが可能となる。
(システムオフセットの傾斜その1)
第9図は第15図に示した本発明の実施例における、電源電圧Vddが変化したとき回路各部の依存性特性をシミュレーションしたグラフである。94、91はキャンセルトランジスタがない場合のP3のドレイン電流とVoutを、95、92がキャンセルトランジスタN7があるときの電流とVoutを示している。94と95を比較するとキャセルトランジスタによって95の電流増加が94に比べて抑制されていることがわかる。第9図(a)の91,92はVout近傍を拡大したグラフである。キャンセルトランジスタN7の働きで電流増加が抑えられて、Voutがマイナス傾斜92になっていることがわかる。
第9図(c)中の曲線96はN7のドレイン電圧すなわちPDノードの電圧を示す。96のすぐ上の直線は電源電圧が上昇する状態を表している。97はN7のソース端子の電圧を示していて、電源電圧とともに上昇していることはトランジスタN7が電源電圧上昇とともにバックゲートバイアス効果が強く作用することを意味している。
91,92,93の傾斜の範囲は、電源電圧変化は1Vあたり1mV(−60dB)以下であり、電源電圧依存係数の絶対値の差が−80dB以下であることが望ましい。基準電圧源の正係数の傾斜とここで得られる負係数の誤差増幅器を合わせれば低周波領域での電源電圧変動から起因するリップル雑音を限りなくゼロにできる。第9図(b)でVrefを示す93の傾斜は前述の式(2)においてΔVrefに相当する。91、92はともにVoutを示していて、91は式(2)におけるΔSoが正係数を持つ場合のVoutの傾斜を示している。92はΔSoが大きな負係数を持つ場合にその影響でVoutが負の傾斜なる場合を示している。また、逆の場合(基準電圧源が負極性、誤差増幅器が正極性)も同様の効果が得られる。92のマイナス傾斜はN7の動作電流と式(11)における製造パラメータに依存して出てくるので任意に設定は出来ないがその性質は常に利用できるのでN7によって必ず傾斜を寝かせることが可能である。
このようにキャンセルトランジスタN7のサイズを変化させることにより、PSRRを容易に改善できることがわかる。
(システムオフセットの傾斜その2)
第15図において、N5とN6とは通常は同一のサイズに構成されていて、誤差増幅器100の差動増幅器10は2つの入力が等しければN5とN6とは同じ電流で動作する平衡状態で動作している。本発明では、N5とN6のサイズを異なるサイズにして差動回路を不平衡状態にて動作させることによりリプル抑制が可能であることを示す。第21図は、N5のチャネル長を一定とし、N6のチャネル長を210はN5と同じサイズ、211は2倍のサイズ、212は6倍、213はN5の10倍まで変化させた時の、出力電圧の電源電圧変化を示している。213と212とは正の傾斜であり、3.5V〜6.0Vの間で約250μV変化している。210は負の傾斜で130μVの変化を示している。211はほぼ平らな傾斜を示していて、4V〜5V間ではわずか5μVの変化を示している。PSRRは低い周波数では出力電圧の電源電圧に対する変化傾斜と等しいので、211はPSRRが非常に良好であることを示している。
第22図は第8図においてN5のチャネル長を一定とし、N6のチャネル長を220はN5の25%小さいサイズ、221は同じサイズ、222は25%大きいサイズ、223がN5の2.2倍まで変化させた時の、出力電圧の電源電圧変化を示している。220は、正の傾斜であり、223は負の傾斜を示している。
222は4V付近では少し負の傾斜があるが、ほぼ平らな傾斜を示していて、222はPSRRが非常に良好であることを示している。
このようにキャンセルトランジスタのサイズバランスを変化させることにより、PSRRを容易に改善できることがわかる。これは従来まったく存在しなかった方法であり、その効果は絶大である。またN6のチャネル長を製造後に配線フューズを切断するなどの方法でN6のチャネル長を変化させてPSRRを直接トリミングできることを示している。
このように本発明のキャンセルトランジスタでは、電源ラインに発生したリプルノイズ信号をそのままキャンセルに使用するので、誤差増幅器の利得を上げることもなく全く安定度を損なうことなく低周波領域のPSRRを大きく改善することが可能となる。
本発明にて参照されている基準電圧回路について触れておく。
第11図は基準電圧源の具体的回路例を示す。電圧係数はδVref/δvは第9図(b)の93よりプラスの係数を有している。この回路例はUSP4417263から引用している。ND1,ND2はデプレッション型NチャンネルFETで一定の電流を供給する定電流源を構成している。N1はエンハンスメント型NチャンネルFETでダイオード接続されているので一定電流を流すと両端には一定の電圧が出てきて定電圧源として作用する。
第10図は第16図の回路のPSRR特性をシミュレーションしたグラフである。103は第7図の回路そのままのPSRR特性、101はキャンセルトランジスタN7,N6、N5のソースドレインを短絡したときのPSRR特性を示す。103が101に比べて約60dBも改善されていることがわかる。このとき回路全体の動作電流はわずか数μAである。図中102は次に述べるキャンセル信号発生回路を働かせないときのPSRR特性で、キャンセル動作をはずすと高い周波数まで特性が改善する効果がなくなる事を示している。
(従来の位相補償との違い)
本発明におけるキャンセル方法はいわゆる従来における増幅器の位相補償とはまったく別の範疇に属する。従来の位相補償は特別な場合を除き互いに位相が逆相の2点をコンデンサ等で接続して負帰還をかけて周波数特性を変化させるのが基本である。例えば第16図のP4のゲートとドレイン間にコンデンサなどを接続して高周波領域で利得を下げて位相回りを押さえて安定度を改善する場合がある。本発明のキャンセル信号発生回路は誤差増幅器の入力から見た周波数特性にほとんど影響が現れない。しかしVddから見たときのリプル雑音除去特性のみに作用する。作用の内容は接続する回路上の位置によって若干異なる。
第16図の回路図に示したようにキャンセル信号発生回路80をVddに接続した場合は、誤差増幅器の入力とは何の関係もないので従来の位相補償とはいかなる相似もない。次にA点もしくはB点に接続した場合、A点、B点の誤差増幅器入力から見た利得は1以下なのでほとんど作用しないが、電源ラインVddに乗ったリプル雑音信号は大半がこれらの点に伝達されるのでC4を通じてキャンセル作用を働かせる事が可能である。C点やPD点は誤差増幅器入力から見るとある程度の利得を有しているので帰還の影響が少し出てくる。第14図はC4をPD点に接続したときの利得位相特性を示すグラフである。141と144,142と145,143と146はC4=0pF、0.1pF、1pFの場合の利得特性と位相特性をそれぞれ示す。前述のようにキャンセル信号発生に抵抗分割R3,R4を使わないときはC4のみで可能であり、0.1pF以下の微小な容量で実現できる。第14図おいて142、143共に利得はC4を付加することによって低下しているし、位相も145,146に見られるようにわずかながら進んでいて、安定度にとってはよい方向に変化しているので、安定度を劣化することがないといえる。つまり、微小容量であれば特性の変化は安定度に関して無視できる量である。
このように本発明のキャンセル信号発生回路は誤差増幅器入力からは見るとまったく作用しないかまたは無視できる作用量であり、従来の位相補償とはまったく動作が異なる。ところが電源ラインVddのリプル雑音に対しては非常に感度良くキャンセル作用が働く性質を有している。従って、従来の位相補償を充分行った上で、ノイズキャンセルを付加するので、電源回路の安定度を充分確保した後に、PSRRを充分に改善することが可能となる。
(キャンセル動作の実例)
第12図に、第16図に係る実施例において、動作電流を前の例よりもさらに減らして1μA程度としたときのPSRR特性を、キャンセルコンデンサC4を0pFから0.1pFに変化させて示す。121と125は0pF,122と126は0.1pF、123と127は0.5pF、124と128は0.1Fの特性を示す。125はキャンセル信号がないので数100Hzから位相が遅れ始めて1Khz付近からPSRRが悪化し始めていることを示している。126は位相の遅れが少し高い周波数に移動して補正がかかり始めていることを示している。127はほぼ完璧に位相キャンセルがかかっている状態で位相が急激に変化している、128は過剰にキャンセルが働いて逆に位相が進み過ぎてPSRR特性が劣化していることを示している。
このようなキャンセル方法はこれまでになかった方法であり、その効果は一目瞭然でかつ非常に効果的である。なお、第16図の回路図では、キャンセル信号発生回路は電源Vddに接続されているがリプル雑音信号が存在する他の場所に接続しても同じ効果が得られる。
なお、本発明の実施例においては、半導体素子の例としてFETにて示しているが、ほかのタイプの半導体素子、例えばバイポーラトランジスタ、SiGeトランジスタ、薄膜トランジスタ、GaAsトランジスタでも同等の効果が期待できるので、実施はFETに限定されるものではない。更に、本発明の実施例ではN−FET入力の誤差増幅器を用いているが、これはP−FET入力の誤差増幅器に適用することは容易に推定することができる。
発明の効果
このように本発明は誤差増幅器の増幅度を上げることなく、また極点の位置を特別な方法で離すこともなく、非常に低い動作電流で従来よりもはるかに優れたリプル雑音除去率と動作安定性を実現することが出来る。
本発明は従来には存在しなかった回路構成を提案して、少ない部品で非常に低い動作電流においてもリップル雑音をキャンセルする非常に効率的なリップル除去能力を実現している。
【図面の簡単な説明】
第1図は従来の安定化電源回路の一例を示すブロック図であり、第2図は従来の安定化電源回路の一例を示す回路図であり、第3図は従来の安定化電源回路の出力電圧対電源電圧特性の一例を示す図面であり、第4図は第3図のスケールを10000倍に拡大した図面であり、第5図は従来の安定化電源回路の出力利得位相一周波数特性を示す図面であり、第6図は従来の安定化電源回路のPSRR特性を示す図面であり、第7図は本発明の第1の実施例である回路図を示す図面であり、第8図は本発明の第1の実施例の変形例である回路図を示す図面であり、第9図は第16図の回路各部の電圧の電源電圧依存性を示す図面であり、第10図は本発明のPSRR特性に関するキャンセル動作を示す図面であり、第11図は基準電圧発生回路の例を示す図面であり、第12図はキャンセル信号発生回路の動作を示す図面であり、第13図はキャンセル信号発生回路の例を示す図面であり、第14図はキャンセル信号発生回路の作用を示すグラフを示す図面であり、第15図は本発明の第2の実施例である回路図を示す図面であり、第16図は本発明の第3の実施例である回路図を示す図面であり、第17図は本発明の第3の実施例である回路図の変形例を示す図面であり、第18図は本発明の第1の実施例のブロック図を示す図面であり、第19図は本発明の第2の実施例のブロック図を示す図面であり、第20図は本発明の第3の実施例のブロック図を示す図面であり、第21図は本発明のキャンセル動作を説明するための図面であり、第22図は本発明のキャンセル動作を説明するための別の図面であり、
符号の説明
1,2…電圧供給端子、3…出力端子、10…差動回路、20…位相反転増幅器、30…出力回路、40…出力分圧回路、50…基準電圧発生回路、60…バイアス電流発生回路、70…キャンセルトランジスタアレイ、80…キャンセル信号発生回路、100…誤差増幅器
Claims (5)
- 第1の電源端子と、第2の電源端子を有し、
基準電圧を発生する基準電圧発生手段と、
動作電流を定めるためのバイアス電流を発生するバイアス電流発生手段と、
前記基準電圧に対する誤差電圧を増幅する誤差増幅手段と、
該誤差増幅手段には少なくとも1つの位相補償コンデンサを含み、
電源回路の出力を生成する電圧電流出力手段と、
出力電圧変動を検出する出力分圧手段とを有し、
前記基準電圧発生手段には前記誤差増幅手段の第1の入力端子が接続され、前記出力分圧手段には前記誤差増幅手段の第2の入力端子が接続され、
前記誤差増幅手段は第1の型の半導体素子の組で構成される入力部と、第2の型の半導体素子の組で構成される負荷部とを有し、前記入力部と負荷部との間に第1の型の半導体素子からなる雑音抑圧部が配置され、当該雑音抑圧部の素子の組が異なる寸法のチャンネル長にて構成されることにより出力電圧の電源電圧依存性が制御されることを特徴とする、雑音除去回路。 - 第1の電源端子と、第2の電源端子を有し、
基準電圧を発生する基準電圧発生手段と、
動作電流を定めるためのバイアス電流を発生するバイアス電流発生手段と、
前記基準電圧に対する誤差電圧を増幅する誤差増幅手段と、
該誤差増幅手段には少なくとも1つの位相補償コンデンサを含み、
電源回路の出力を生成する電圧電流出力手段と、
出力電圧変動を検出する出力分圧手段とを有し、
前記位相補償コンデンサとは異なる少なくとも1つの容量を含んだキャンセル信号発生手段とを有する雑音除去回路であって、該容量は前記出力分圧回路と第1の電源端子もしくは第1の電源端子の電位と同位相に変化する回路ノードに接続されていて、
前記基準電圧発生手段には前記誤差増幅手段の第1の入力端子が接続され、前記出力分圧手段には前記誤差増幅手段の第2の入力端子が接続され、
前記キャンセル信号発生手段は、前記容量と前記出力分圧手段の抵抗成分とによって雑音信号を分圧するとともに雑音信号の位相を進めるものであり、
前記誤差増幅手段は第1の型の半導体素子の組で構成される入力部と、第2の型の半導体素子の組で構成される負荷部とを有し、前記入力部と負荷部との間に第1の型の半導体素子からなる雑音抑圧部が配置され、当該雑音抑圧部を構成する半導体素子のゲート端子は前記第1の電源に接続され、当該雑音抑圧部の素子の組が異なる寸法のチャンネル長にて構成されることにより出力電圧の電源電圧依存性が制御されることを特徴とする、雑音除去回路。 - 前記基準電圧発生手段および誤差増幅手段の出力電圧の電源電圧依存係数の絶対値は、電源電圧変化1ボルトあたり−60デシベル以下であり、電源電圧依存係数の絶対値の差は、−80デシベル以下であり、前記基準電圧発生手段の電源電圧依存係数の極性と誤差増幅手段の電源電圧依存係数の極性が反対の極性である、請求項1又は2記載の雑音除去回路。
- 前記キャンセル信号発生回路の容量の容量値は0.1pFないし0.001pFの微小容量である、請求項1乃至3のいずれか1項記載の雑音除去回路。
- 前記バイアス電流発生回路が省略されており、前記基準電圧発生回路が前記バイアス電流発生回路を兼ねている、請求項1乃至4のいずれか1項記載の雑音除去回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002121231 | 2002-04-23 | ||
JP2002121231 | 2002-04-23 | ||
PCT/JP2003/001655 WO2003091817A1 (fr) | 2002-04-23 | 2003-02-17 | Circuit de filtrage du bruit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2003091817A1 JPWO2003091817A1 (ja) | 2005-09-02 |
JP4054804B2 true JP4054804B2 (ja) | 2008-03-05 |
Family
ID=29267401
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004500129A Expired - Lifetime JP4054804B2 (ja) | 2002-04-23 | 2003-02-17 | 雑音除去回路 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7205831B2 (ja) |
EP (1) | EP1510897B1 (ja) |
JP (1) | JP4054804B2 (ja) |
AT (1) | ATE497201T1 (ja) |
AU (1) | AU2003211538A1 (ja) |
DE (1) | DE60335878D1 (ja) |
WO (1) | WO2003091817A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4065242B2 (ja) * | 2004-01-06 | 2008-03-19 | 松下電器産業株式会社 | 電源ノイズを抑えた半導体集積回路の設計方法 |
EP1814011A4 (en) * | 2004-11-15 | 2008-02-06 | Nanopower Solutions Inc | STABILIZED DC POWER SUPPLY CIRCUIT |
JP4582705B2 (ja) * | 2005-03-17 | 2010-11-17 | 株式会社リコー | ボルテージレギュレータ回路 |
JP5864086B2 (ja) | 2010-07-28 | 2016-02-17 | ラピスセミコンダクタ株式会社 | 差動増幅回路 |
WO2019163301A1 (ja) * | 2018-02-23 | 2019-08-29 | パナソニックIpマネジメント株式会社 | 管理装置、蓄電システム |
CN111642041B (zh) * | 2019-03-01 | 2022-11-08 | 华润微集成电路(无锡)有限公司 | 线性led驱动电路、系统及其驱动方法 |
CN116755502B (zh) * | 2023-08-17 | 2023-10-20 | 深圳奥简科技有限公司 | 一种源极跟随器驱动电路、电子电路及电子设备 |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4327319A (en) | 1980-08-15 | 1982-04-27 | Motorola, Inc. | Active power supply ripple filter |
US4533877A (en) | 1983-12-29 | 1985-08-06 | At&T Bell Laboratories | Telecommunication operational amplifier |
US4594648A (en) * | 1984-11-28 | 1986-06-10 | Venus Scientific Inc. | Wide frequency band coupling network for an active ripple and noise filter |
US4701690A (en) * | 1985-11-27 | 1987-10-20 | Basler Electric Company | Transfer apparatus, regulating apparatus and methods |
US4704570A (en) * | 1986-05-30 | 1987-11-03 | Hopkins Harry C | Power controller |
JP2544808B2 (ja) * | 1989-06-12 | 1996-10-16 | 沖電気工業株式会社 | 差動増幅回路 |
US5070538A (en) * | 1990-01-02 | 1991-12-03 | The United States Of America As Represented By The Secretary Of The Air Force | Wide band domino effect high voltage regulator |
EP0460263B1 (de) | 1990-06-07 | 1996-08-28 | Deutsche ITT Industries GmbH | Lineare CMOS-Ausgangsstufe |
US5130579A (en) | 1990-11-19 | 1992-07-14 | Ericsson Ge Mobile Communications Inc. | Active lowpass ripple filter |
JP2728568B2 (ja) | 1991-02-18 | 1998-03-18 | シャープ株式会社 | 直流安定化電源装置 |
JPH04351469A (ja) * | 1991-05-28 | 1992-12-07 | Hitachi Ltd | 電子装置の給電構造および電子装置 |
JPH0535344A (ja) | 1991-07-30 | 1993-02-12 | Sanyo Electric Co Ltd | 安定化電源回路 |
JPH05218875A (ja) * | 1991-09-05 | 1993-08-27 | Triquint Semiconductor Inc | 多重電流源のための低ノイズバイアス回路及びノイズを減少させる方法 |
JPH05204476A (ja) | 1992-01-24 | 1993-08-13 | Sony Corp | 安定化電源回路 |
CA2142625C (en) * | 1994-02-14 | 2006-04-25 | Donald A. Thorssen | Oil and gas well operation fluid used for the solvation of waxes and asphaltenes, and method of use thereof |
WO1996013766A1 (en) | 1994-10-26 | 1996-05-09 | Board Of Trustees Of The University Of Illinois | Feedforward active filter for output ripple cancellation in switching power converters |
US5552697A (en) | 1995-01-20 | 1996-09-03 | Linfinity Microelectronics | Low voltage dropout circuit with compensating capacitance circuitry |
JPH08272461A (ja) | 1995-03-30 | 1996-10-18 | Seiko Instr Inc | ボルテージ・レギュレータ |
US5631598A (en) | 1995-06-07 | 1997-05-20 | Analog Devices, Inc. | Frequency compensation for a low drop-out regulator |
US5889393A (en) * | 1997-09-29 | 1999-03-30 | Impala Linear Corporation | Voltage regulator having error and transconductance amplifiers to define multiple poles |
JPH11122195A (ja) * | 1997-10-14 | 1999-04-30 | Sharp Corp | 受光素子内蔵集積回路 |
JP2000047738A (ja) | 1998-08-03 | 2000-02-18 | Fuji Electric Co Ltd | シリーズレギュレータ回路 |
KR100289846B1 (ko) * | 1998-09-29 | 2001-05-15 | 윤종용 | 저 전력 소비의 전압 제어기 |
US6114907A (en) * | 1998-12-08 | 2000-09-05 | National Semiconductor Corporation | Amplifier with dynamic compensation and method |
JP2000284843A (ja) | 1999-03-31 | 2000-10-13 | Fuji Electric Co Ltd | シリーズレギュレータ電源回路 |
US6529070B1 (en) * | 1999-10-25 | 2003-03-04 | Texas Instruments Incorporated | Low-voltage, broadband operational amplifier |
JP3750787B2 (ja) | 2000-01-14 | 2006-03-01 | 富士電機デバイステクノロジー株式会社 | シリーズレギュレータ電源回路 |
US6304131B1 (en) | 2000-02-22 | 2001-10-16 | Texas Instruments Incorporated | High power supply ripple rejection internally compensated low drop-out voltage regulator using PMOS pass device |
JP2001339937A (ja) | 2000-05-25 | 2001-12-07 | Mitsubishi Electric Corp | 低リップル電源装置 |
US6246221B1 (en) | 2000-09-20 | 2001-06-12 | Texas Instruments Incorporated | PMOS low drop-out voltage regulator using non-inverting variable gain stage |
-
2003
- 2003-02-17 AU AU2003211538A patent/AU2003211538A1/en not_active Abandoned
- 2003-02-17 JP JP2004500129A patent/JP4054804B2/ja not_active Expired - Lifetime
- 2003-02-17 US US10/512,102 patent/US7205831B2/en not_active Expired - Fee Related
- 2003-02-17 WO PCT/JP2003/001655 patent/WO2003091817A1/ja active Application Filing
- 2003-02-17 AT AT03706948T patent/ATE497201T1/de not_active IP Right Cessation
- 2003-02-17 DE DE60335878T patent/DE60335878D1/de not_active Expired - Lifetime
- 2003-02-17 EP EP03706948A patent/EP1510897B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
ATE497201T1 (de) | 2011-02-15 |
AU2003211538A1 (en) | 2003-11-10 |
US20050156663A1 (en) | 2005-07-21 |
JPWO2003091817A1 (ja) | 2005-09-02 |
WO2003091817A1 (fr) | 2003-11-06 |
EP1510897A1 (en) | 2005-03-02 |
EP1510897B1 (en) | 2011-01-26 |
US7205831B2 (en) | 2007-04-17 |
DE60335878D1 (de) | 2011-03-10 |
EP1510897A4 (en) | 2007-08-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070907 |
|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071130 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4054804 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131214 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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|
EXPY | Cancellation because of completion of term |