JP4482038B2 - 電圧制御ループおよび電流制御ループをもつ電源回路 - Google Patents

Description

開示されている実施形態は、概ね、電源回路に関する。

図１(先行技術)は、外部負荷２に電力を供給する従来の電源回路１の回路図である。電源回路１は、バッテリ(図示されていない)から、ＶＢＡＴ電圧供給端子２および接地端子３を介して電力を受け取る。電源回路１は、希望の出力電圧ＶＯＵＴを出力端子４上に出力する。バンドギャップ電圧基準５は、例えば、１．２ボルトのような基準電圧ＶＲＥＦを出力する。抵抗器６および抵抗器７から構成されている抵抗分圧器が、出力ノード４上の電圧ＶＯＵＴを分圧すると、例えば、希望の電圧(例えば、４．０ボルト)が出力ノード４上に存在するとき、電圧ＶＲＥＦがノード８上に存在することになる。差動増幅器９は、基準電圧ＶＲＥＦを、ノード８上の電圧と比較し、それにしたがって、トランジスタ10のゲート上の電圧を駆動する。トランジスタ10内のドレインからソースへ流れる電流は、トランジスタ11および大きいパストランジスタ12によってミラーリングされ、その結果、比例する電流が、ＶＢＡＴ端子２からパストランジスタ12を通って出力端子４へ流れる。パストランジスタ12を通って出力端子４へ流れる電流が小さ過ぎて、ノード８上の電圧が基準電圧ＶＲＥＦよりも小さくなると、差動増幅器９は、トランジスタ10のゲート上の電圧を増加して、ノード８上の電圧が基準電圧ＶＲＥＦに達するまで、パストランジスタ12を流れる電流を増加させる。他方で、トストランジスタ12を通って出力端子４へ流れる電流が大き過ぎて、ノード８上の電圧が基準電圧ＶＲＥＦよりも大きくなると、差動増幅器９は、トランジスタ10のゲート上の電圧を低減し、ノード８上の電圧がＶＲＥＦに整合するまで、パストランジスタ12を流れる電流を低減させる。したがって、出力端子４上の電圧は、電圧制御ループによって調整される。

幾つかの応用では、電源回路１に加えて、多数の回路が同じバッテリに結合されるために、雑音がバッテリ電圧ＶＢＡＴ上に存在し得る。例えば、バッテリ電圧ＶＢＡＴが、希望の４．０ボルトの供給電圧から３．０ボルトへ瞬間的に下がり、その後で、希望の４．０ボルトに戻るとき、ＶＢＡＴにおけるこの瞬間的な降下は、出力端子４上へ供給される供給電圧ＶＯＵＴにおいて、対応する瞬間的変化に変換されないはずである。セル電話のための高感度の無線周波数(radio frequency, RF)回路をもつ無線周波数（ＲＦ）のダイは、例えば、出力端子４から電力を受け取り得る。出力端子４から供給される４．０ボルトは、バッテリ供給電圧ＶＢＡＴの瞬間的変動にかかわらず、一定であり続ける。

電源回路が、その入力電圧ＶＢＡＴの変化にかかわらず、一定の出力電圧ＶＯＵＴを出力する能力は、電源除去比（power supply rejection ratio）またはＰＳＲＲと呼ばれる量によって測定される。電源回路のＰＳＲＲは、ｄＢの単位で、出力電圧ＶＯＵＴに見られる変動を、入力電圧ＶＢＡＴにおける変動で割り、次に、この商の対数をとり、結果の値に２０を掛けることによって判断される。一般に、電圧制御ループの利得がより大きくなると、ＰＳＲＲはより良くなる(より良いＰＳＲＲは、ＰＳＲＲの数値がより大きい負の数値であることを意味する)。しかしながら、電源回路のＰＳＲＲは、周波数に応じる。電圧制御ループは、入力電圧ＶＢＡＴの低周波における変動に適切に応答する。しかしながら、入力電圧ＶＢＡＴのより速い変化に対して、制御ループは、望ましくなく遅く、その結果、ＶＢＡＴの変動が、電源回路を通して伝えられ、出力電圧ＶＯＵＴへ取り込まれる。高感度のＲＦのダイが電源回路によって電力を供給される上述のセル電話の応用では、０Ｈｚないし１００ｋＨｚの入力電圧の周波数の変動に対して、−４０ｄＢ以上のＰＳＲＲの除去が望ましい。

電圧制御ループの速度に対する１つの制限は、パストランジスタ12のサイズである。パストランジスタ12は、通常、大きく作られ、その結果、電源回路１は、希望の量の供給電流を負荷２に供給することができる。図１の回路の一例では、パストランジスタ12は、約４８ミリメートルの幅（wide, W）×０．４マイクロメータの長さ(long, L)にされ(Ｗ／Ｌ＝１２０，０００)、その結果、セル電話の応用において、電源回路は、３００ｍＡの必要供給電流を供給することができる。したがって、パストランジスタ12は、ダイスペースの数平方ミリメートルを占める。電圧制御ループ内のパストランジスタ12の大きいサイズは、望ましくなく大きい量のダイスペースを占めることに加えて、電圧制御ループの応答を遅くする働きをし、１００ｋＨｚの電源回路のＰＳＲＲは、そうでないときよりも、より良くなる。向上した電源回路が、望まれる。

統合された電源回路は、電圧供給端子ＶＢＡＴから出力端子へ電流を通す２つのパストランジスタを含む。パストランジスタの一方は、より小さく、他方は、より大きい。小さい方のパストランジスタＭ１を通る電流を、電圧制御ループによって制御し、出力端子上の出力電圧ＶＯＵＴが、所定の電圧に調整されるようにする。大きい方のパストランジスタＭ２を通る電流を、電流制御ループによって制御し、大きい方のパストランジスタＭ２を流れる電流の量が、小さい方のパストランジスタＭ１を流れる電流の倍数になるようにする。大きい方のパストランジスタＭ２を通る電流の流れは、小さい方のパストランジスタＭ１を通る電流の流れの変化にほぼ比例して変化する。小さい方のパストランジスタＭ１を流れる電流に対する、大きい方のパストランジスタＭ２を流れる電流の比例関係は、トランジスタＭ１およびＭ２を通る結合された電流の流れが約１ミリアンペアを超える電源回路動作のレジームで維持される。小さい方のパストランジスタＭ１における電流の流れを低減することによって、電源回路の電源除去比(ＰＳＲＲ)は向上する。一例では、ＰＳＲＲは、１００ｋＨｚまでの周波数において、−６５ｄＢよりも良い(より良いＰＳＲＲは、ＰＳＲＲの数値がより大きい負の数値であることを意味する)。２つのパストランジスタＭ１およびＭ２によって占められるダイスペースは、同様の性能またはさらに一層劣る性能の従来の電源回路におけるパストランジスタのダイスペースの量と比較して、低減される。

１つの実施形態において、電流制御ループは、高い利得をもち、演算電流増幅器（operational current amplifier, OCA）を含む。高負荷電流の状態では、ＯＣＡおよび電流制御ループが動作可能であり、既に記載したように、大きい方のパストランジスタＭ２は、小さい方のパストランジスタＭ１の電流負荷をとる。低電流の状態では、ＯＣＡおよび電流制御ループはディスエーブルにされ、それによって、電源回路の電流消費量を低減する。電源回路が、ディスエーブルにされた電流制御ループで動作するか、またはイネーブルにされた電流制御ループで動作するかは、ディジタルＥＮＡＢＬＥ信号によって制御される。ＥＮＡＢＬＥ信号のディジタル値は、適切な値を、レジスタ内の対応するビットに書き込むことによって制御される。レジスタは、セルラ電話内で、例えば、ＳＢＩバスのようなバスからアクセス可能である。

電源回路は、回路に電力を供給するか、または充電中に再充電可能なバッテリに電力を供給するのに使用可能である。追加の実施形態は、次の詳細な記述に記載される。この要約は、本発明を定義することを意味しない。本発明は、特許請求項によって定義される。

図２は、１つの実施形態にしたがう電源回路100の回路図である。電源回路100は、バッテリ(図示されていない)のようなエネルギ源から、電源端子ＶＢＡＴ101および接地端子102を介してエネルギを受け取る。電源回路100は、調整された所定の出力電圧ＶＯＵＴを、出力ノード103および出力端子104上へ供給する。１つの実施形態において、電源回路100は、半導体の集積回路のダイ上へ統合される。電源回路100は、外部コンデンサ105を用いて動作する。図１の図中の抵抗器106は、外部コンデンサ105の直列抵抗を表わす。ブロック107は、電源回路100によって電力を供給される外部負荷を表わす。１つの実施形態において、外部負荷107は、集積回路であり、例えば、無線周波数(radio frequency, RF)回路が配置された集積回路である。電源集積回路およびＲＦ集積回路の両者は、セルラ電話において具現することができる。

電源回路100は、第１のパストランジスタＭ１と、より大きい第２のパストランジスタＭ２とを含む。第１のパストランジスタＭ１は、第１のパストランジスタＭ１を制御する電圧制御ループの応答速度を高めるために、比較的に小さくされる（Ｗ／Ｌ＝２０）。第２のパストランジスタＭ２は、比較的に大きくされ(Ｗ／Ｌ＝２０，０００)、第２のパストランジスタＭ２が、希望の所定の出力電圧ＶＯＵＴに調整された出力ノード103および出力端子104上の電圧を維持するために、電源端子ＶＢＡＴ101から出力ノード103へ供給されるのに必要な電流の大部分を供給する。電流制御ループは、第２のパストランジスタＭ２を制御し、第２のパストランジスタＭ２によって出力ノード103に供給される電流ＩＬ_Ｃが、電圧制御ループ内の制御電流に比例するようにしている。大きい方の第２のパストランジスタＭ２および電流制御ループを与えることには、別途より詳しく記載するように、付加的な利点がある。

電圧制御ループの動作は、次の通りである。バンドギャップ電圧基準108は、例えば、１．２ボルトの基準電圧ＶＲＥＦを出力する。抵抗器110および抵抗器111から構成されている抵抗分圧器109は、出力ノード103上の電圧ＶＯＵＴを分圧し、希望の電圧(例えば、２．６ボルト)が出力ノード103上に存在するとき、電圧ＶＲＥＦ(例えば、１．２ボルト)がセンスノード112上に存在することになる。差動増幅器113は、基準電圧ＶＲＥＦをセンスノード112上の電圧と比較し、それにしたがって、トランジスタＭ５のゲート上の電圧を設定する。トランジスタＭ５内でドレインからソースへ流れる制御電流ＩＬ_Ｖ’は、トランジスタＭ４および第１のパストランジスタＭ１によってミラーリングされ（mirror）、比例する第１の電流ＩＬ_Ｖ’が、ＶＢＡＴ端子101から、第１のパストランジスタＭ１のソースからドレインへ通り、出力ノード103へ流れる。ＶＢＡＴ端子101から、第１のパストランジスタＭ１および第２のパストランジスタＭ２を通り、出力ノード103へ流れる総電流が、小さ過ぎて、センスノード112上の電圧が基準電圧ＶＲＥＦよりも小さくなると、差動増幅器113は、トランジスタＭ５のゲート上の電圧を増加し、それによって、制御電流ＩＬ_Ｖ’を増加し、センスノード112上の電圧が基準電圧ＶＲＥＦと整合するまで、第１のパストランジスタＭ１を流れる第１の電流ＩＬ_Ｖを増加させる。他方で、ＶＢＡＴ端子101から、第１のパストランジスタＭ１および第２のパストランジスタＭ２を通って、出力ノード103へ流れる総電流が、大き過ぎて、センスノード112上の電圧がＶＲＥＦよりも大きくなると、差動増幅器113は、トランジスタＭ５のゲート上の電圧を低減し、それによって、制御電流ＩＬ_Ｖ’を低減し、センスノード112上の電圧がＶＲＥＦと整合するまで、第１のパストランジスタＭ１を流れる第１の電流ＩＬ_Ｖを低減させる。したがって、出力ノード103上の電圧は電圧制御ループによって調整され、所定の出力電圧ＶＯＵＴを維持する。

電流制御ループの動作は、次の通りである。トランジスタＭ５のドレインからソースへ流れる制御電流ＩＬ_Ｖ’は、第１の電流ミラーリングトランジスタＭ６によってミラーリングされる。第１の電流ミラーリングトランジスタＭ６のゲートは、トランジスタＭ５のゲートに結合される。第１の電流ミラーリングトランジスタＭ６のソースは、トランジスタＭ５のソースに結合される。したがって、第１の電流ミラーリングトランジスタＭ６を流れるドレインからソースへの電流ＩＬ_Ｖ’は、トランジスタＭ５を流れる制御電流ＩＬ_Ｖ’に比例する。この例において、トランジスタＭ５およびＭ６は、同じサイズである。したがって、２つのトランジスタを通るドレインからソースへの電流は、同じ記号ＩＬ_Ｖ’で示されている。

第２の電流ミラーリングトランジスタＭ３が与えられ、第２の電流ＩＬ_Ｃをミラーリングする。第２の電流ＩＬ_Ｃは、第２のパストランジスタＭ２のソースから、第２のパストランジスタＭ２のドレインへ、第２のパストランジスタＭ２を流れる。第２のミラーリングトランジスタＭ３を流れるミラー電流は、ＩＬ_Ｃ’で示されている。第２の電流ミラーリングトランジスタＭ３のゲートは、第２のパストランジスタＭ２のゲートに結合される。第２の電流ミラーリングトランジスタＭ３のソースは、第２のパストランジスタＭ２のソースに結合される。したがって、第２のミラー電流ＩＬ_Ｃ’の大きさは、第２の電流ＩＬ_Ｃの大きさに比例する。この例では、トランジスタＭ３は、トランジスタＭ２よりも相当に小さい。第２のミラー電流ＩＬ_Ｃ’は、第２の電流ＩＬ_Ｃの約１／１００である。

電流制御ループは、制御回路114を含む。制御回路114は、第２の電流ミラーリングトランジスタＭ３のゲート上の電圧Ｖ_Ｃを制御し、第２の電流ミラーリングトランジスタＭ３を流れる第２のミラー電流ＩＬ_Ｃ’が、第１の電流ミラーリングトランジスタＭ６を流れる第１のミラー電流ＩＬ_Ｖ’に実質的に等しくなるようにする。この制御回路114は、演算電流増幅器(operational current amplifier, OCA)115と、２つのトランジスタＭ７およびＭ８とを含む。演算電流増幅器115は、正の(非反転)入力リードＩＮＰ、負の（反転）入力リードＩＮＮ、イネーブル入力リードＥＮＡＢＬＥ、および出力リードＯＣＡＯＵＴをもつ。出力リードＯＣＡＯＵＴは、トランジスタＭ７のゲートに結合される。第２の電流ミラーリングトランジスタＭ３を流れる第２のミラー電流ＩＬ_Ｃ’の大きさが、第１のミラーリングトランジスタＭ６を流れる第１のミラー電流ＩＬ_Ｖ’の大きさよりも大きいときは、電流は、ノード116から、演算電流増幅器115の負の入力リードＩＮＮへ流れる。トランジスタＭ７のゲート上の電圧が低減され、それによって、トランジスタＭ７を通るドレインからソースへの電流の流れを低減する。トランジスタＭ７を通るソースからドレインへの電流の流れは、トランジスタＭ８を通るソースからドレインへの電流の流れである。また、トランジスタＭ８を通るソースからドレインへの電流の流れは、第２の電流ミラーリングトランジスタＭ３によってミラーリングされ、電流の流れＩＬ_Ｃ’は、トランジスタＭ８を通るソースからドレインへの電流の流れに比例する。したがって、第２のミラー電流ＩＬ_Ｃ’は、それが第１のミラー電流ＩＬ_Ｖ’と等しくなるまで、低減される。演算電流増幅器115、トランジスタＭ７、トランジスタＭ８、および第２の電流ミラーリングトランジスタＭ３を含む電流制御ループは、第２のミラー電流の大きさＩＬ_Ｃ’を、第１のミラー電流の大きさＩＬ_Ｖ’に等しく維持するように動作する。

第２のパストランジスタＭ２のゲートが、第２のミラーリングトランジスタＭ３のゲートに結合され、第２のパストランジスタＭ２のソースが、第２のミラーリングトランジスタＭ３のソースに結合されるので、第２の電流ＩＬ_Ｃは、第２のミラー電流ＩＬ_Ｃ’に比例する。この例では、第２のミラー電流ＩＬ_Ｃ’は、第２の電流ＩＬ_Ｃの約1／１００である。したがって、第２の電流ＩＬ_Ｃの大きさは、電流制御ループによって制御され、電圧制御ループ内のトランジスタＭ５を流れる制御電流ＩＬ_Ｖ’の大きさに比例する。この比例関係は、パストランジスタＭ１およびＭ２を流れる総負荷電流が約１ミリアンペアを超える場合に維持される。電圧制御ループ内の制御電流ＩＬ_Ｖ’がより大きくなると、第２の電流ＩＬ_Ｃがより大きくなる。したがって、電流制御ループは、電源回路100が出力端子104から所与の電流量を供給するために、第１のパストランジスタＭ１を流れる必要がある電流量を低減するように働く。第１のパストランジスタＭ１を通される必要のある電流量を低減することによって、第１のパストランジスタＭ１をより小さくすることができる。第１のパストランジスタをより小さくすることによって、電圧制御ループ内の第１のパストランジスタＭ１のゲートキャパシタンスもより小さくされ、それによって、図１の先行技術の回路と比較して、電圧制御ループの速度を高めることができる。

図３は、図２の演算電流増幅器115の一例の回路図である。演算電流増幅器115は、第１段120および第２段121を含む。コンデンサ122ないし124は、ポリプレート基板（poly-plate substrate）コンデンサとして実現される。図２の電源回路100は、高電力モードおよび低電力モードをもつ。高電力モードでは、演算電流増幅器115に電力が供給されると、電流制御ループは、第２のパストランジスタＭ２に電流を出力ノード103上に供給させる。このモードでは、電源回路100は、２．６ボルトのＶＯＵＴで、出力端子104から外部負荷107へ３００ミリアンペアの電流を供給することができる。高電力モードでは、電源回路自体の回路構成は、約４０マイクロアンペアの電流を消費する。約１０マイクロアンペアが、演算電流増幅器115によって消費される。電源回路100を高電力モードにするために、図３の回路の左下に示されている信号ＥＮＡＢＬＥは、ディジタル ハイ（high）に設定される。１つの実施形態において、ＥＮＡＢＬＥ信号は、レジスタの１ビットによって出力されるディジタル値である。ＥＮＡＢＬＥ信号は、ディジタル１をレジスタのビットに書き込むことによってハイ（high）に設定される。

低電力モードでは、電源回路100の電流制御ループ部分は、ディスエーブルにされる。演算電流増幅器115をディスエーブルにし、第２のパストランジスタＭ２を制御し、それが電流をノード103に出力しないようにする。このモードでは、電源回路100は、２．６ボルトのＶＯＵＴで、最大約２ミリアンペアの電流を出力端子104から外部負荷107へ供給することができる。低電力モードでは、電源回路自体の回路構成は、約１１マイクロアンペアの電流を消費する。演算電流増幅器115は、電流をほとんど消費しない。電源回路100を低電力モードにするために、図３の回路の左下に示されている信号ＥＮＡＢＬＥは、ディジタル ロー（low）に設定される。ＥＮＡＢＬＥビットが書き込み可能レジスタ内にある実施形態では、このＥＮＡＢＬＥビットは、ディジタル０をレジスタのビットに書き込むことによってロー（low）に設定される。この実施形態におけるレジスタは、セルラ電話内でシリアル バス インターフェース(Serial Bus Interface, SBI)またはシングル ワイヤ シリアル バス インターフェース（Single wire Serial Bus Interface, SSBI）のバスから書き込み可能なレジスタである。

パストランジスタのサイジング
第２のパストランジスタＭ２のサイズ対第１のパストランジスタＭ１のサイズは、第１の比率Ｎ_Ｖ＝ＩＬ_Ｖ／ＩＬ_Ｖ’および第２の比率Ｎ_Ｃ＝ＩＬ_Ｃ／ＩＬ_Ｃ’を使用して判断することができる。これらの比率は、第１のパストランジスタＭ１を流れる第１の電流ＩＬ_Ｖの量対第２のパストランジスタＭ２を流れる第２の電流ＩＬ_Ｃの量を決める。第１の電流のＩＬ_Ｖと第２の電流ＩＬ_Ｃとの関係は、次の式（１）によって定められる。

比率Ｎは、式（２）において、第２のパストランジスタＭ２のサイズを第１のパストランジスタＭ１のサイズで割ることによって定められる。

式（２）において、Ｌ_Ｖは、第１のパストランジスタＭ１の長さであり、Ｗ_Ｖは、第１のパストランジスタの幅であり、Ｌ_Ｃは、第２のパストランジスタＭ２の長さであり、Ｗ_Ｃは、第２のパストランジスタＭ２の幅であり、Ｌ_Ｃ’は、第２の電流ミラーリングトランジスタＭ３の長さであり、Ｗ_Ｃ’は、第２の電流ミラーリングトランジスタＭ３の幅であり、Ｌ_Ｖ’は、第１の電流ミラーリングトランジスタＭ６の長さであり、Ｗ_Ｖ’は、第１の電流ミラーリングトランジスタＭ６の幅である。図２の電源回路100の例では、比率Ｎは、約１０００であり、トランジスタＭ１のＷ／Ｌは、２０である。トランジスタＭ２のＷ／Ｌは、２０，０００である。

ループの安定度
図４は、図２の電源回路100の安定度を解析するのに使用可能な小信号モデルの図である。安定させられる２つの制御ループ、すなわち、電圧制御ループおよび電流制御ループがある。各ループの安定度は、調べるループを開き、他方のループを閉じることによって調べることができる。

出力端子104から流れる負荷電流に対して、電圧制御ループを安定化させることは、第１の電流ＩＬ_Ｖを、第２の電流ＩＬ_Ｃのほんの何分の１かにすることによって容易になる。電圧制御ループは、例えば、入れ子のミラー キャパシタンス ループ（nested Miller capacitance loop）、ポール トラッキング ループ(pole tracking loop)、またはゼロ トラッキング ループ(zero tracking loop)のような、任意の種類の電圧ループであり得る。図２の電源回路100の例では、より良いＰＳＲＲ(より大きい負のＰＳＲＲの数値)を得るために、ポールトラッキング電圧ループを採用する。

図２の電源回路100内のコンデンサ117およびトランジスタ118は一緒に、補償回路119を形成している。補償回路119は、ポールおよびゼロを電圧制御ループに加え、それによって、電圧制御ループの位相マージンを向上する。電圧制御ループは、３つのポールと、１つのゼロとをもつ。ゼロヘルツから始まり、周波数を上げていくと、ポールおよびゼロは、第１のポール、第２のポール、ゼロ、および第３のポールの順番で発生する。

第１のポールは、主に、負荷107のインピーダンスと、外部コンデンサ105のキャパシタンスとによる。図４において、インピーダンスは、Ｒ_Ｌで示されており、キャパシタンスは、Ｃ_Ｌで示されている。第２のポールは、主に、差動増幅器113の出力インピーダンスと、そのノード上のキャパシタンスとによる。図４において、インピーダンスは、Ｒｏ１で示され、キャパシタンスは、Ｃ１で示されている。ゼロは、主に、補償回路119のトランジスタ118のインピーダンスと、コンデンサ117のキャパシタンスとによる。図４において、インピーダンスは、Ｒ１で示され、キャパシタンスは、Ｃ１で示されている。第３のポールは、主に、トランジスタＭ４およびＭ１のゲートにおけるノード上の総キャパシタンスと、このノードからＡＣ接地へのインピーダンスとによる。図４において、インピーダンスは、Ｒｏ２で示され、キャパシタンスは、Ｃ２で示されている。

補償回路119によって与えられるゼロは、ノード上のトランジスタ118によって、差動増幅器113の出力において影響を与えられる。トランジスタ118は、線形領域で動作し、可変抵抗として働く。電源回路100上の電流負荷が増加すると、第１の電流ＩＬ_Ｖが増加し、トランジスタＭ５を通る第１の電流ＩＬ_Ｖ’が増加する。したがって、差動増幅器113によって出力される電圧も増加するに違いない。しかしながら、トランジスタ118上のＶｇｓが増加すると、トランジスタ118のソースからドレインへの抵抗を低減させる。差動増幅器113の出力におけるノード上のインピーダンスが低減すると、ゼロをより高い周波数に動かす。

電源回路上の電流負荷が増加すると、電源回路の負荷の増加に伴って、ゼロの周波数を高くするだけでなく、第１のポールおよび第３のポールもより高い周波数に動く。負荷電流の量が増加すると、第１の電流ＩＬ_Ｖが増加する。電源回路から出力される出力電流が増加すると、電源回路に見られるインピーダンスは低減されるに違いない。この低減したインピーダンスは、第１のポールを発生させ、第１のポールの周波数を高くする。

第３のポールは、トランジスタＭ１およびＭ４のゲートにおけるノード上のインピーダンスによる。このノードにおけるインピーダンスは、主に、トランジスタＭ４の入力インピーダンスによって判断される。このノード上の総キャパシタンスは、主に、トランジスタＭ１およびＭ４の結合されたゲートキャパシタンスによる。電源回路上の負荷電流が増加すると、第１の電流ＩＬ_Ｖが増加する。トランジスタＭ４を流れる電流ＩＬ_Ｖ’も増加する。したがって、トランジスタＭ４の入力インピーダンスは、対応して低減するに違いない。トランジスタＭ１およびＭ４のゲートにおけるノード上のインピーダンスの低減は、第３のポールをより高い周波数に動かすように働く。

したがって、負荷電流が増加すると、第３のポールは、第１のポールの周波数の後を追う(track)ことが分かる。したがって、電圧制御ループは、ポールトラッキング特性をもつと言われている。同様に、負荷電流が増加すると、ゼロは、第１のポールの周波数の後を追うことが分かる。したがって、電圧制御ループは、ゼロトラッキング特性をもつと言われている。電源負荷の増加に伴って、高い周波数に動くゼロを与えることによって、第３のポールは、より高い周波数にされる。これは、高電流負荷の状態において、電源回路100の位相マージンが低減するのを防ぐ。電源回路100が、より小さい雑音マージンをもつと、出力端子104から取り出される電流パルスは、出力端子104上へ出力される出力電圧ＶＯＵＴにおいてリンギングになり得る。電源回路100の位相マージンをハイ（high）に維持することによって、リンギングは低減するか、または無くなる。

図５は、電流ループが閉じているときの電圧ループのシミュレーションを示す図である。

図４のモデルを参照して、電流制御ループの安定度も調べることができる。電流制御ループが高い利得帯域幅(gain bandwidth, GBW)の値をもつと、ループは刺激に迅速に反応できる。したがって、図２の電源回路100の例では、電流制御ループ内で演算電流増幅器(ＯＣＡ)を採用している。電流制御ループは、３つのポールと１つのゼロとを含んでいる。ゼロヘルツから始まり、周波数を上げていくと、ポールおよびゼロは、第１のポール、第２のポール、ゼロ、および第３のポールの順序で発生する。第１のポールは、電圧制御ループ内の第１のポールと同じポールである。これは、負荷107のインピーダンスと、外部コンデンサ105のキャパシタンスとによって決まる。このインピーダンスおよびキャパシタンスは、図４において、Ｃ_ＬとＲ_Ｌとによって表わされている。第２のポールは、ＯＣＡ115の第１段120の出力上のインピーダンスと、ＯＣＡ115の第１段120の出力上のキャパシタンスとによって決まる。図４において、このインピーダンスは、Ｒｉで示され、このキャパシタンスは、Ｃｉで示されている。ゼロは、図２のＯＣＡ115内に設けられた追加の構成要素によって与えられる。図４において、これらの追加の構成要素は、ＲｃｃおよびＣｃｃで示されている。電圧制御ループ内のゼロとは異なり、電流制御ループに加えられたこのゼロは、電源回路上の電流負荷の増加に伴って、高い周波数へ移動しない。電流制御ループの第３のポールは、ＯＣＡ115の第２段121の出力インピーダンスと、ＯＣＡ115の第２段121の出力上のキャパシタンスとによって決まる。図４において、このインピーダンスは、Ｒａで示され、このキャパシタンスは、Ｃａで示されている。

図６は、電圧ループが閉じているときの電流ループのシミュレーションを示す図である。

パラメータの改善
次の式（３）は、電源回路100のＤＣ伝達関数のための式である。この式において、ｇｍ_ｐｖは、第１のパストランジスタＭ１の相互コンダクタンスである。Ａ_ｂｖは、Ｎチャネルのプルダウン トランジスタＭ５およびＰチャネルのプルアップ トランジスタＭ４から成る緩衝器の利得である。Ｚ_Ｌは、負荷107のインピーダンスである。ｇｍ_ｄは、差動増幅器113の相互コンダクタンスである。αは、抵抗分圧器109の抵抗器110と111との比率である。Ｚ_ｃは、差動増幅器113の出力におけるノードのインピーダンスである。ｇｍ_ｃは、第２のパストランジスタＭ２の相互コンダクタンスである。Ａ_ｂｃは、Ｎチャネル プルダウン トランジスタＭ７およびＰチャネル プルアップ トランジスタＭ８から成る緩衝器の利得である。Ｂは、演算電流増幅器115の利得である。ｒ_ｄｓは、演算電流増幅器115の出力インピーダンスである。

値(ｇｍ_ｐｃ)(Ａ_ｂｃ)(Ｂｒ_ｄｓ/Ｎ_ｃ)は、電流制御ループの利得である。電流制御ループの利得(ｇｍ_ｐｃ)(Ａ_ｂｃ)(Ｂｒ_ｄｓ/Ｎ_ｃ)が、１よりも相当に大きいときは、式（４）が成り立つ。

式（４）内の係数(１＋Ｎ_Ｃ／Ｎ_Ｖ)は、電圧制御ループの閉ループの利得を増加する効果をもつ。閉ループの利得は、等号の右側であって、ＶＲＥＦの左側に示されている量である。係数(１＋Ｎ_Ｃ／Ｎ_Ｖ)は、第１のパストランジスタＭ１の相互コンダクタンスｇｍ_ｐｖに掛ける乗数の役割を果たす。この係数は、第１のパストランジスタＭ１を、希望の総負荷電流ＩＬ_Ｖを与えるのに必要とされる最小サイズにすることを可能にする。第１のパストランジスタＭ１のサイズが決まると、係数(１＋Ｎ_Ｃ／Ｎ_Ｖ)は、第１のパストランジスタＭ１の相互コンダクタンスに依存する電圧ループの利得を増加するように選択され、１）高周波のＰＳＲＲ、２）負荷レギュレーション（load regulation）、３）ラインレギュレーション(line regulation)、４）オーバーシュートおよびアンダーシュートのパラメータが最適化される。

等価パストランジスタ
図７は、図１の先行技術の回路において、図１の電源回路100の性能特性をもつために、パストランジスタ12がどのくらい大きくなければならないかを判断するのに使用できる図である。図２の電源回路100内の結合されたパストランジスタＭ１およびＭ２の等価相互コンダクタンスｇｍは、パストランジスタＭ１のゲート電圧とパストランジスタＭ２のゲート電圧との関係を調べることによって決まる。第１のパストランジスタＭ１のゲート電圧は、Ｖ_Ｖで示されている。第２のパストランジスタＭ２のゲート電圧は、Ｖ_Ｃで示されている。次の式（５）は、図７の回路内のパストランジスタＭ１およびＭ２のゲート電圧を比較している。

量Ｄは、トランジスタＭ４とトランジスタＭ３とのサイズの比率であることが分かる。したがって、トランジスタＭ５およびＭ６が同じサイズであるときは、量Ｄは、次の式（６）によって与えられる。

上述で式（２）において判断された比率Ｎを整理し直して、使用すると、次の式（７）が得られる。

結合されたパストランジスタ(Ｍ１およびＭ２)の相互コンダクタンスｇｍは、次の式(８)によって与えられる。

したがって、電源回路100の負荷レギュレーションは、次の式（９）によって表現される。

したがって、電源回路100のラインレギュレーションは、次の式（１０）によって表現される。

式（９）および(１０)において、量Ｄは、相互コンダクタンスの増幅因子の役割を果たすことに注意すべきである。図１の先行技術の回路内のパストランジスタ12の相互コンダクタンスを高めるために、パストランジスタ12のサイズは大きくされた。第１の見積もりにおいて、相互コンダクタンスとトランジスタのサイズとの関係は、先行技術の回路において線形である。

他方で、図２の電源回路100では、量Ｄは、第２のパストランジスタＭ２の相互コンダクタンスｇｍ_ｃを増幅する役割を果たす。電源回路100は、図１の先行技術の回路と比較して、優れた負荷レギュレーションおよびラインレギュレーションの特性をもち、同時に、パストランジスタＭ１およびＭ２によって費やされるダイスペースの量を、図１の先行技術の電源回路のパストランジスタ12によって費やされるダイスペースの量と比較して低減している。図１の先行技術の回路内のトランジスタ12のＷ／Ｌは、１２０，０００である一方で、電源回路100内のトランジスタＭ１およびＭ２のＷ／Ｌは、それぞれ、２０および２０，０００である。

トランジスタＭ３における電流が小さいので、負荷電流Ｉ_Ｌの小さい値に対して、相互コンダクタンスｇｍ_ｖ’は、相互コンダクタンスｇｍ_ｃ’よりも相当に大きくなり得る。開ループの利得は大きく、安定させるのが困難であり得る。したがって、ある特定の実施形態では、電源回路100が少ない量の負荷電流を出力端子104へ供給している状態で、電流ループはディスエーブルにされ得る。Ｄを増加する別のやり方では、トランジスタＭ３と並行して、漏れ電流を加える。この漏れ電流は、少ない負荷電流の状況において、電流が電流ループ内を流れるのを可能にする。

オーバーシュート／アンダーシュートの改善
オーバーシュートΔＶＯＵＴは、次の式（１１）によって表現することができる。

Ｃ_ｐは、第２のパストランジスタＭ２のキャパシタンスである。Ｉ_ｏｐは、演算電流増幅器115のバイアス電流である。ｇｍ_ｐＩＬは、最大負荷電流Ｉ_Ｌにおける第２のパストランジスタＭ２の相互コンダクタンスである。Ｃ_Ｌは、外部負荷コンデンサ105のキャパシタンスである。Ｒ_ｅｓｒは、外部負荷コンデンサ105の寄生直列抵抗106である。

オーバーシュートを低減するために、小さいＣ_ｐおよび小さいＲ_ｅｓｒが望ましい。セラミックコンデンサＣ_Ｌの反復可能な既知のＲ_ｅｓｒを用いると、固有のゼロ（１／２πＲ_ｅｓｔＣ_Ｌ）を使用して、電圧制御ループを安定させることができる。しかしながら、電源回路を、ゼロに近いＲ_ｅｓｒをもつチタンコンデンサで安定させたときは、オーバーシュートはより大きくなる。シミュレーション結果は、電圧制御ループおよび電流制御ループを組合せると、両種のコンデンサ、すなわちセラミックコンデンサとチタンコンデンサの使用が可能になることを示している。

電源除去比
図８は、図２の電源回路100の電源除去比(power supply rejection ratio, PSRR)対周波数のグラフである。曲線125および126は、温度範囲および処理変動範囲内の動作条件における電源回路100の動作の境界を示している。曲線125および126は、１００ｋＨｚで、ＰＳＲＲにおいて約５ｄＢの較差を示している。ＰＳＲＲは、１００ｋＨｚ未満の周波数において、−６５ｄＢよりも良い(ＰＳＲＲは、より大きい負の数値である)。

性能パラメータ
図９は、図２の電源回路100の幾つかの性能パラメータを示したテーブルである。１行目において、値ＩＤＤＱは、電源回路によって負荷へ供給される電流とは無関係に、電源回路100自体によって消費される電流の量である。値ＬＰＭは、低電力モードで消費される電流である。値ＨＰＭは、高電力モードで消費される電流である。値ＬＯＡＤは、電源回路自体によって消費される負荷に供給される総負荷電流(この場合は、３００ミリアンペア)の割合である。

２行目において、値ＬＯＡＤ ＲＥＧは、負荷レギュレーションである。この量は、電源回路によって供給される電流を、その最小値(この場合は、０ミリアンペア)からその最大定格値(この場合は、３００ミリアンペア)に増加するとき、出力電圧がどれくらい降下するかの表示である。百分率の値は、出力電圧降下の大きさの測定値対４．０ボルトの総出力電圧の値である。

３行目において、値ＬＩＮＥ ＲＥＧは、ラインレギュレーションである。この量は、バッテリ電圧ＶＢＡＴを４．０ボルトから降下させるとき、出力電圧がどのくらい降下するかの表示である。

４行目には、０Ｈｚの入力変動に対する電源除去比(ＰＳＲＲ)が示されている。

５行目には、１００ｋＨｚの入力変動に対するＰＳＲＲが示されている。

６行目において、ＤＣ誤差値（DC error value）は、異なる電源回路100のユニットの出力電圧が、温度および処理の変動によって、希望の２．６ボルトの出力にどのくらい近いかの表示である。

７行目において、値ドロップアウト（DROPOUT)は、バッテリ電圧ＶＢＡＴが、希望の出力電圧(この場合は、２．６ボルト)よりもどのくらい高くなければならないかを示す値である。ＶＢＡＴが、希望の出力電圧とドロップアウトの値との和よりも小さい値に降下すると、希望の出力電圧(例えば、２．６ボルト)が、電源回路の出力端子104上で維持されなくなる。

８行目には、結合されたパストランジスタの幅対長さの比率が示されている。第２のパストランジスタＭ２は、第１のパストランジスタＭ１の約１０００倍である。したがって、この比率は、第２のパストランジスタＭ２の比率である。第１のパストランジスタＭ１は、無視される。第２のパストランジスタＭ２は、約１４ｍｍの幅×０．７ミクロンの長さであり、約２０，０００のＷ／Ｌをもつ。第１のパストランジスタＭ１のＷ／Ｌは、約２０である。

上述では、教示のために、ある特定の実施形態を記載したが、本発明は、それに制限されない。電源回路は、電力を回路に供給するか、または充電中に、電力を再充電可能バッテリに供給するのに使用可能である。したがって、上述の特定の実施形態の種々の特徴の種々の修正、適応、および組合せは、特許請求項に記載されている本発明の範囲を逸脱することなく行うことができる。

(先行技術の)従来の電源回路の図。 １つの斬新な態様にしたがう電源回路100の簡略図。 図２の電源回路100の演算電流増幅器(operational current amplifier, OCA)の簡略図。 図２の電源回路100の動作を特徴付けるのに使用可能な小信号モデルを示す図。 図２の電源回路100の電圧制御ループの安定度を示すグラフ。 図２の電源回路100の電流制御ループの安定度を示すグラフ。 トランジスタＭ１およびＭ２のサイジングを判断するのに使用可能な図。 周波数に対して変化する図２の電源回路100の電源除去比(power supply rejection ratio, PSRR)のグラフ。 図２の電源回路100の性能パラメータを示すテーブル。

符号の説明

１,100・・・電源回路、２,101・・・電圧供給端子、２,107・・・負荷、３,102・・・接地端子、４,104・・・出力端子、６,７,106,110,111・・・抵抗器、８,103,112,116・・・ノード、９,113・・・差動増幅器、10,11,12,118,Ｍ１，Ｍ２，Ｍ３，Ｍ４,Ｍ５，Ｍ６，Ｍ７，Ｍ８・・・トランジスタ、105,117,122,123,124・・・コンデンサ、108・・・バンドギャップ基準電圧、109・・・抵抗分圧器、114・・・制御回路、119・・・補償回路。

Claims (23)

1. 出力ノードと、
   第１のパストランジスタと、
   第１のパストランジスタを制御し、第１のパストランジスタに第１の電流を出力ノードに供給させる電圧制御ループであって、制御電流が電圧制御ループの一部において流れている電圧制御ループと、
   第２のパストランジスタと、
   第２の電流を生成する電流制御ループであって、第２の電流が、電圧制御ループを流れる制御電流の大きさに比例する大きさをもち、第２の電流が、第２のパストランジスタによって出力ノードに供給される電流制御ループとを含む電源回路。
2. 電圧制御ループが、第１のパストランジスタを制御し、所定の出力電圧が出力ノード上に存在するようにし、第１の電流と第２の電流とが共に負荷電流であり、負荷電流が約１ミリアンペア未満であるとき、第２の電流の大きさが、制御電流の大きさに比例しない請求項１記載の電源回路。
3. 電圧制御ループが、
   出力ノードから所定の出力電圧を受け取り、センス電圧を分圧器ノード上へ出力する分圧器と、
   基準電圧を基準電圧ノード上へ出力する電圧基準と、
   第１の入力リード、第２の入力リード、および出力リードをもつ差動増幅器であって、第１の入力リードが分圧器ノードに結合され、第２の入力リードが基準電圧ノードに結合されている差動増幅器と、
   制御端子をもつトランジスタであって、制御端子が差動増幅器の出力リードに結合され、制御電流がトランジスタを流れる電流であるトランジスタとを含む請求項１記載の電源回路。
4. 電流制御ループが、
   電圧制御ループ内を流れる制御電流をミラーリングし、第１のミラー電流が、第１の電流ミラーリングトランジスタを流れるようにする第１の電流ミラーリングトランジスタと、
   第２の電流をミラーリングし、第２の電流に比例する第２のミラー電流が、第２の電流ミラーリングトランジスタを流れるようにする第２の電流ミラーリングトランジスタであって、第２のトランジスタの制御端子に結合された制御端子をもつ第２の電流ミラーリングトランジスタと、
   第２の電流ミラーリングトランジスタの制御端子および第２のトランジスタの制御端子上で電圧を制御し、第２の電流ミラーリングトランジスタを流れる第２のミラー電流が、第１の電流ミラーリングトランジスタを流れる第１のミラー電流に実質的に等しくなるようにする制御回路とを含む請求項１記載の電源回路。
5. 制御回路が、演算電流増幅器(operational current amplifier, OCA)を含み、演算電流増幅器が入力リードをもち、第１の電流ミラーリングトランジスタが、演算電流増幅器の入力リードと、第２の電流ミラーリングトランジスタのドレインとに結合されたドレイン端子をもつ請求項４記載の電源回路。
6. 第１および第２のパストランジスタの両者が、集積回路上に配置され、第１のパストランジスタが、ダイスペースの第１の量を占め、第２のパストランジスタが、ダイスペースの第２の量を占め、ダイスペースの第２の量が、ダイスペースの第１の量よりも少なくとも５００倍大きい請求項１記載の電源回路。
7. 電源回路が、第１のモードおよび第２のモードにおいて動作可能であり、電流制御ループが、第１のモードにおいてイネーブルにされ、第２の電流が、第２のパストランジスタによって出力ノードに供給されるようにし、電流制御ループが、第２のモードにおいてディスエーブルにされ、第２のパストランジスタが出力ノードに電流を実質的に供給しないようにする請求項１記載の電源回路。
8. 電圧制御ループが第１のパストランジスタを制御して、電源回路が、出力ノードから少なくとも３００ミリアンペアを供給するようにし、電源回路が、電源から供給電圧を受け取り、電源回路が、０Ｈｚないし１００ｋＨｚの範囲にわたる供給電圧の周波数変動に対して、−６０ｄＢよりも良い電源除去比(power supply rejection ratio, PSRR)をもつ請求項１記載の電源回路。
9. 電源回路が、出力ノードから電流を供給し、電流がバッテリに流れ、充電する請求項１記載の電源回路。
10. 電源回路が、第１の集積回路のダイ上に統合され、電源回路が、出力ノードから電流を供給し、電流が、第２の集積回路のダイに流れ、第１の集積回路のダイと第２の集積回路のダイとが、セルラ電話の部品である請求項１記載の電源回路。
11. 第１の電流を、電圧供給端子から第１のトランジスタを通って出力端子へ通すことと、
    第１の制御ループを使用して、第１のトランジスタを制御し、出力端子上の電圧が所定の出力電圧に調整されるようにすることと、
    第２の電流を、電圧供給端子から第２のトランジスタを通って出力端子へ通すことと、
    第２の制御ループを使用して、第２のトランジスタを制御し、第２の電流が第１の電流の大きい倍数になるようにすることとを含む方法。
12. 大きい倍数が、少なくとも５００であり、供給電圧が、電圧供給端子上に存在し、大きい倍数が、０Ｈｚないし１００ｋＨｚの周波数範囲にわたる供給電圧の変動に対して実質的に一定であり続ける請求項１１記載の方法。
13. 電圧供給端子が、バッテリに結合される請求項１１記載の方法。
14. 出力端子が、再充電可能なバッテリに結合される請求項１１記載の方法。
15. 第１のトランジスタ、第１の制御ループ、第２のトランジスタ、第２の制御ループ、電圧供給端子、および出力端子が、電源回路の部品であり、電源回路が、電圧供給端子を通して集積回路に電流を供給する請求項１１記載の方法。
16. 第１のトランジスタ、第１の制御ループ、第２のトランジスタ、第２の制御ループ、電圧供給端子、および出力端子が、電源回路の部品であり、電源回路が、第１の集積回路上に統合され、電源回路が、電流をその出力端子から第２の集積回路に供給し、第１および第２の集積回路が、セルラ電話の部品である請求項１１記載の方法。
17. 第２の制御ループをディスエーブルにし、第２の電流が実質的にゼロになり、第１の制御ループが、出力端子上の電圧を所定の出力電圧へ調整し続けるようにすることをさらに含む請求項１１記載の方法。
18. 第１のトランジスタ、第１の制御ループ、第２のトランジスタ、第２の制御ループ、電圧供給端子、および出力端子が、電源回路の部品であり、電源回路が、電圧供給端子上に存在する供給電圧によって電力を供給され、電源回路が、０Ｈｚないし１００ｋＨｚの周波数範囲にわたる供給電圧の周波数変動に対して、−６０ｄＢよりも良い電源除去比(ＰＳＲＲ)をもつ請求項１１記載の方法。
19. 第２のトランジスタが、第１のトランジスタの少なくとも５００倍の大きさである請求項１１記載の方法。
20. 供給電圧が電圧供給端子上に存在する電圧供給端子と、
    出力ノードと、
    トランジスタと、
    トランジスタを制御して、トランジスタに第１の電流を電圧供給端子から出力ノードへ通させる電圧制御ループであって、制御電流が電圧制御ループの一部において流れている電圧制御ループと、
    第２の電流を電圧供給端子から出力ノードへ通す手段とを含み、第２の電流が、第１の電流が増加するときに増加し、第１の電流が低減するときに低減する大きさをもち、手段が第２の電流を制御して、電源回路が、０Ｈｚないし１００ｋＨｚの範囲にわたる供給電圧における変動に対して、−６０ｄＢよりも良い電源除去比(ＰＳＲＲ)をもつようにし、少なくともトランジスタおよび手段が、集積回路上へ統合される電源回路。
21. 手段が、演算電流増幅器(ＯＣＡ)を含む請求項２０記載の電源回路。
22. 第２の電流が、第１の電流に比例して変化し、第２の電流が、第１の電流の少なくとも５００倍の大きさである請求項２０記載の電源回路。
23. 電源回路が、第１のモードおよび第２のモードにおいて動作可能であり、第２のモードにおいて、手段がディスエーブルにされ、第２の電流が実質的にゼロになるようにし、第２のモードにおいて、電圧制御ループが第１の電流を調整し、所定の出力電圧が出力ノード上に存在するようにする請求項２０記載の電源回路。

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