KR20040066050A - 전압 조정기들용 조정 캐스케이드 구조 - Google Patents

전압 조정기들용 조정 캐스케이드 구조 Download PDF

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KR20040066050A
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다이얼로그 세미컨덕터 게엠베하
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Abstract

본 발명에 따라, 드롭아웃 영역을 포함하고, 모든 동작 조건들 하에 일정한 높은 성능을 갖는 낮은 드롭아웃 전압 조정기를 달성하는 방법 및 그 회로가 얻어졌다. 조정 캐스케이드 구조는 전압 조정기 출력단와 관련하여 전류 미러(current mirror)의 입력단에 배치된다. 다른 용도들과 대조적으로, 에러 증폭기의 양의 입력단은 기준 전압에 의해 바이어스되지 않고, 조정기 출력단에 접속된다. 따라서, 캐스케이드 구조는 전류 미러의 엔트리 노드의 전압을 조정기의 모든 동작 조건들 하에 조정기의 출력 전압과 동일해지도록 조정한다. 따라서, 전류 미러의 트랜지스터들은 항상 동일한 드레인-소스 전압들을 갖는다. 따라서, 조정기는 최적의 밸런스된 동작점을 유지하고, 일정한 높은 조정기 루프 이득이 얻어지고, PSRR 및 부하 조정 성능은 드롭아웃 동작 조건들 하에 더 이상 감소되지 않는다.

Description

전압 조정기들용 조정 캐스코드 구조{Regulated cascode structure for voltage regulators}
본 발명은 일반적으로 전압 조정기들에 관한 것이며, 보다 상세하게는 전류 미러 출력단의 일부로서 에러 증폭기와 함께 조정된 캐스케이드 구조를 갖는 낮은 드롭아웃 전압 조정기에 관한 것이다.
낮은-드롭아웃(LDO) 선형 조정기들은 통상적으로 부하점(point-of-load) 조정이 중요한 경우의 저-전압 디지털 회로들에 전력을 제공하기 위해 사용된다. 도1은 선행 기술로 입력 전압(Vi)(1), 출력 전압(Vo)(2) 및 입력 전류(Ii) 및 출력 전류(Io)를 갖는 LDO 조정기(3)의 전형적인 기본 회로를 나타낸다.
도 2는 선행 기술로 전형적인 LDO 조정기의 전형적인 입출력 특성들을 보여준다. 출력 전압은 예를 들면 3V로 조정된다. 양호한 성능을 갖는 조정 영역은 10V의 입력 전압과 예를 들면 3.35V의 입력 전압 사이일 수 있다. 드롭아웃 전압은 회로가 입력 전압에서 추가의 감소들에 반하여 조정되도록 중단되는 입력-대-출력 차동 전압이고; 이 지점은 입력 전압이 출력 전압에 도달할 때 발생한다. 드롭아웃 전압은 전형적으로 350mV의 크기의 치수이다. 주어진 실시예에서 드롭아웃 영역의 범위는 약 2.0V와 3.35V 사이이다. LDO 조정기는 3.35볼트 입력 전압에서 드롭 아웃되기 시작한다. 드롭아웃 영역에서, 출력 패스 요소는 단순히 레지스터이다. 드롭아웃 영역 아래에서 디바이스는 작동하지 않는다. 낮은 드롭아웃 전압은 조정기 효율을 최대화시키는데 필요하다.
그의 출력단에 PMOS 전류 미러를 갖는 선행 기술의 LDO들이 사용된다. 이들은 작은 부하 전류에 대해서조차 일정한 효과를 초래하는 전달된 부하 전류와 선형인 전류 소비 규모의 장점을 갖는다.
도 3은 선행 기술로 출력단에 전류 미러를 갖는 LDO의 회로의 기본 개요를 나타낸다. 트랜지스터들(31 및 32)은 전류 미러로서 작용한다. 더욱이, 상기 LDO는 공급 전압(Vdd)(34), 출력 전압(Vout)(33), 레지스터들(36 및 37)을 포함하는 전압 분할기, 및 증폭기(35)로 구성되어 있다. 상기 LDO는 드롭아웃 영역에서 작동되는동안 문제가 있고, 이는 공급 전압(VDD)(34)이 단지 출력 전압(Vout)(33)보다 수백 밀리볼트 큰 경우, 트랜지스터(32)가 삼극관 영역에서 작동함을 의미한다. 전류 미러는 더 이상 대칭적이지 않으며, 이는 감소된 루프 이득, 언밸런스된 증폭기(35) 작동 조건, 불량한 부하 조정 및 출력 패스가 선형 영역에 유입되는 경우의 PSSR 저하를 초래한다.
LDO들의 상기 성능 저하는 전압 조정기들의 고안자들에 대한 도전이다.
에드워드 새킹어(Eduard Saeckinger) 등(고체 상태 회로들의 IEE 저널, 제 25권, 제 1호, 1990년 2월, 제 289-298페이지)은 피드백 증폭기에 의해 조정되고 있는 캐스코드 트랜지스터의 게이트 전압을 갖는 단순한 캐스코드 회로를 제공하며, 따라서 "조정 캐스코드(regulated cascode)"라 명명한다. 표준 캐스코드 회로에 비해, 최소 출력 전압은 약 30 내지 60%까지 저하되는 한편 출력 컨덕턴스 및 피드백 용량은 약 100배만큼 저하된다. 분석적으로 큰-신호, 작은 신호 및 잡음 분석이 수행된다. 전류 미러들 및 전압 증폭기들과 같은 일부 용도들이 고찰된다.
전류 미러들을 사용하는 LDO 분야에 몇몇 특허들이 있다:
미합중국 특허 제 6,304,131호(허긴스(Huggins) 등)는 출력 PMOS 패스 디바이스를 사용하여 내부적으로 높은 전력 공급 리플 거부가 보상되는 낮은 드롭아웃 전압 조정기를 개시한다. 이 전압 조정기는 보다 종래의 소스 팔로워(source follower)를 종래의 밀러 보상 기술들과 연관된 임피던스 버퍼로 대체하기 위해 통상의 소스 및 전류 미러 부하된 PMOS 디바이스로 구성된 중간 증폭기단를 사용한다. 보상은 폐쇄된 루프 안정성을 보장하기 위해 균일한 이득 주파수 밖의 주파수 웰로 제 2 및 제 3 이득단들의 출력단들에 2개의 다른 포울들을 밀어내면서 입력단의 출력단에 매우 낮은 주파수가 우세한 포울을 제공하는 작은 내부 커패시터의 사용을 통해 달성된다. 높고 넓은 대역폭의 PSRR은 출력 시리즈 PMOS 패스 디바이스를 임피던스 분로시키지 않는 네스트된 능동 밀러 보상 기술에 의해 보상된 3개의 전압 이득단들의 집적 회로 구현을 통해 달성된다.
미합중국 특허 제 6,188,211호(린콘-모라(Rincon-Mora) 등)는 낮은 드롭-아웃(LDO) 전압 조정기 및 이를 포함하는 시스템을 개시하고 있다. 에러 증폭기는 출력 전압 및 기준 전압과 피드백 전압 간의 차이에 응답하여 소스 팔로워 트랜지스터의 게이트 전압을 제어한다. 소스 팔로워 트랜지스터의 소스는 출력 트랜지스터의 게이트들에 접속되고, 이는 소스 팔로워 트랜지스터에 응답하여 입력 전압으로부터 출력을 유도한다. 전류 미러 트랜지스터는 그의 게이트 역시 출력 트랜지스터의 게이트에 접속되고, 훨씬 감소된 비율로 출력 전류를 반사한다. 거울 전류는 트랜지스터들의 네트워크를 통해 수행되고, 각각 소스 팔로워 트랜지스터의 소스에 및 약한 전류 소스와 병렬로 접속된 제 1 피드백 트랜지스터 및 제 2 피드백 트랜지스터의 수행을 제어한다. 제 1 피드백 트랜지스터의 응답은 레지스터 및 커패시터에 의해 느려지는 한편, 제 2 피드백 트랜지스터는 지연되지 않는다. 그와 같이, 제 2 피드백 트랜지스터는 일시적인 응답, 특히 출력 트랜지스터의 게이트 커패시턴스를 방전시키는데 있어서 일시적인 응답을 보조하는 한편, 제 1 피드백 트랜지스터는 부하 조정 효과들을 부분적으로 취하시킨다.
미합중국 특허 제 5,867,015호(코르슬(Corsl) 등)는 전압 공급 라인과 출력 노드 사이에 결합된 제 1 MOS 트랜지스터(상기 MOS 트랜지스터는 출력 노드 상에 안정한 전압을 제공함), 상기 MOS 트랜지스터의 게이트에 결합된 소스 팔로워, 상기 MOS 트랜지스터의 응답을 제어하기 위해 소스 팔로워의 게이트에 결합된 증폭기, 출력 노드와 증폭기 사이에 결합된 음의 피드백 회로(상기 피드백 회로는 상기 증폭기에 피드백을 제공함), 상기 MOS 트랜지스터에 결합된 전류 컨베이어, 및 전류 컨베이어와 소스 팔로워 사이에 결합된 양의 피드백 회로를 포함하는 전압 조정기 회로를 개시하고 있다.
본 발명의 주목적은 드롭아웃 영역에서 작동되는 동안 성능 저하가 없는 낮은 드롭아웃(LDO) 전압 조정기를 위한 회로 및 그 방법을 제공하는 것이다.
본 발명의 다른 목적은 모든 동작 조건들 하에 최적의 밸런스된 동작점을 갖는 낮은 드롭아웃(LDO) 전압 조정기를 위한 회로 및 그 방법을 달성하는 것이다.
본 발명의 또 다른 목적은 모든 동작 조건들 하에 일정한 높은 조정기 루프 이득을 갖는 낮은 드롭아웃 전압 조정기를 위한 회로 및 그 방법을 달성하는 것이다.
본 발명의 또 다른 목적은 드롭아웃 조건들 하에 더 이상 어떻게도 감소되지 않는 PSRR 및 부하 조정 성능을 갖는 낮은 드롭아웃 전압 조정기를 위한 회로 및 그 방법을 달성하는 것이다.
도 1은 LDO의 주요 전류들을 예시하는 선행 기술의 도면.
도 2는 전형적인 LDO의 입출력 특성들을 나타내는 선행 기술의 도면.
도 3은 LDO의 기본적인 개요를 나타내는 선행 기술의 도면.
도 4는 본 발명의 회로의 기본적인 개요를 보여주는 도면.
도 5는 LDO의 높은 성능이 모든 동작 조건들 하에 어떻게 달성되는가하는 방법을 보여주는 도면.
본 발명의 이들 목적에 따라, 드롭아웃 영역을 포함하는 모든 동작 조건들에서 높은 성능을 갖는 낮은 드롭아웃(LDO) 전압 조정기를 달성하는 회로가 얻어졌다. 상기 회로는 먼저 입력단 및 출력단을 갖는 증폭기(여기서, 상기 입력단은 기준 전압이고, 상기 전압은 접지와 출력 트랜지스터의 드레인 사이의 전압 분할기에서의 전압이고, 상기 출력은 트랜지스터의 게이트에 대한 것임), 상기 증폭기의 출력단에, 접지에, 조정된 캐스코드에 및 전류 미러의 게이트들에 접속되어 있는 상기 증폭기의 출력단에 있는 트랜지스터, 접지와 전류 미러의 출력 트랜지스터의 드레인 사이에 접속(hooked up)된 전압 분할기를 포함한다. 더욱이, 상기 회로는 입력단 및 출력단을 갖는 전류 미러(여기서, 상기 입력단은 조정된 캐스코드에 접속되고, 상기 출력단은 상기 LDO의 출력단임), 상기 전류 미러의 엔트리 전압을 상기 LDO의 출력 전압과 동일하게 되도록 조정하는 조정 캐스코드 구조, 및 공급 전압을 포함한다.
본 발명의 추가의 목적들에 따라, 드롭아웃 영역을 포함하는 모든 동작 조건들에서 낮은 드롭아웃(LDO) 전압 조정기의 높은 성능을 달성하는 방법이 수행된다. 상기 방법은 먼저 증폭기, 상기 증폭기의 출력단에 있는 트랜지스터, 전압 분할기, 전류 미러, 조정 캐스코드 구조, 및 공급 전압을 제공하는 단계를 포함한다. 상기 방법의 제 1 단계들은 상기 캐스코드 구조의 양의 입력단으로 출력 전압을 감지하는 단계, 상기 캐스코드 구조의 음의 입력단으로 전류 미러의 엔트리 전압을 감지하는 단계, 상기 전류 미러의 입력단에 상기 조정 캐스코드를 배치하는 단계를 포함한다. 다음 단계들은 상기 전류 미러의 입력 전압을 모든 동작 조건들 하에 상기출력 전압과 동일해지게 조정하는 단계, 매칭된 동작점 내에 상기 전류 미러를 유지하는 단계, 높은 조정기 루프 이득을 일정하게 유지하는 단계, 및 모든 동작 조건들 하에 PSRR 및 부하 조정 이득을 높게 유지하는 단계를 포함한다.
바람직한 실시예들은 LDO가 선형 기술 단락에 기재된 바와 같이 드롭아웃 영역에서 동작되는 동안 성능 저하를 극복하기 위한 낮은 드롭아웃(LDO) 전압 조정기를 위한 회로 및 그 방법을 기재한다.
도 4는 본 발명의 회로의 기본 구조를 나타낸다. LDO 회로는 선행 기술에 나타낸 회로와 유사하게, 그의 출력단에 트랜지스터들(31 및 32)을 포함하는 PMOS 전류 미러, 공급 전압(Vdd)(34), 출력 전압(33), 레지스터들(36 및 37)을 포함하는 전압 분할기, 및 증폭기(35)를 갖는다. 본 발명은 드롭아웃 영역에서 작동되면서 기재된 성능 저하를 극복하기 위해 PMOS 전류 미러의 입력단에 조정 캐스코드를 도입한다. 캐스코드 트랜지스터(41)는 에러 증폭기(42)와 함께 작동한다.
그와 같이 조정된 캐스코드는 선행 기술 단원에 보다 상세히 인용된 바의 새킹어 등이 개시한 바의 잘 공지된 구조이다. 상기 조정 캐스코드는 선행 기술에서 전류 소스 또는 거울의 출력 임피던스를 증대시키기 위해 사용되었다. 본 발명의 회로에서, 상기 조정 캐스코드는 전압 조정기 출력단와 관련하여 전류 미러의 입력단에 배치된다. 조정 캐스코드의 다른 용도들과 대조적으로, 에러 증폭기(42)의 양의 입력단은 기준 전압에 의해 바이어스되지 않고, 조정기 출력 전압(Vout)(33)에 접속된다. 따라서, 캐스코드 구조는 LDO의 드롭아웃 영역을 포함하여, 조정기의 모든 동작 조건들 하에 출력 전압(Vout)(33)에 따르도록, 전류 미러(31/32)의 입력단에 위치된 노드(43)를 조정한다.
결과적으로, 전류 미러의 두 트랜지스터들(31/32)은 항상 다음 장점들을 제공하는 동일한 드레인-소스 전압들을 갖는다:
1. 드롭아웃 조건 동안, 전류 미러의 두 트랜지스터들(31/32)은 삼극관 영역에서 작동하고, 전류 미러는 더 이상 매칭되지 않는다. 따라서, 전압 조정기는 최적의 밸런스된 동작점에 유지된다.
2. 드롭아웃 조건 하에 트랜지스터(32)의 gm에 의해 유발된 전체 이득의 감소는 트랜지스터(31)의 매칭되는 트랜스컨덕턴스에 의해 보상된다. 상기 조정 캐스코드와 함께 작동함에 따라, 전류 미러 입력단을 실제로 저하된 전류 미러 출력에 대한 이득 증대치로서 작동한다. 따라서, 일정한 높은 조정기 루프 이득이 달성된다.
3. PSRR 및 부하 조정은 드롭아웃 동작 조건들을 포함하는, 모든 동작 조건들 하에 더 이상 감소되지 않는다.
대안으로, 다른 유형의 트랜지스터들이 기재된 전류 미러를 위해, 예를 들면 NMOS 트랜지스터들, 또는 바이폴러 PNP 트랜지스터 및 또한 음의 출력 전압을 갖는 조정기가 구축되는 경우 바이폴러 NPN 트랜지스터들로서 사용될 수 있음이 명백하다.
도 5는 상기 회로를 제공하고, 드롭아웃 영역을 포함하는 모든 동작 조건들하에 LDO의 최적의 성능을 어떻게 달성할까하는 방법을 기재한다. 단계 51에서, 상기 LDO의 출력 전압은 상기 에러 증폭기의 양의 입력단에 의해 감지된다. 단계 52에서, 상기 전류 미러의 엔트리 전압은 상기 에러 증폭기의 음의 입력단에 의해 감지된다. 단계 53에서, 조정된 캐스코드는 상기 전류 미러의 입력단에 배치된다. 단계 54는 상기 전류 미러의 입력 전압을 모든 동작 조건들 하에 상기 출력 전압과 동일해지게 조정하는 것을 기재한다. 상기 조정은 단계 55에서 매칭된 동작점 내에 전류 미러를 유지시키고, 단계 56에서 높은 조정기 루프 이득을 일정하게 유지하고, 단계 57에서 모든 동작 조건들 하에 PSRR 및 부하 조정 성능을 높게 유지한다.
본 발명은 그의 바람직한 실시예들을 참조하여 특별히 도시하고 기재하였지만, 본 발명의 정신 및 범위에서 벗어나지 않는 다양한 형태의 변화 및 세부 변화들이 이루어질 수 있음을 당업계의 숙련자들이라면 이해할 것이다.
본 발명에 의하면 드롭아웃 영역에서 작동되는 동안 성능 저하가 없는 낮은 드롭아웃(LDO) 전압 조정기를 위한 회로 및 그 방법을 제공할 수 있다.

Claims (20)

  1. 드롭아웃 영역을 포함하는 모든 동작 조건들에서 고 성능을 갖는 낮은 드롭-아웃(LDO) 전압 조정기를 얻는 회로에 있어서,
    입력 및 출력을 갖는 증폭기로서, 상기 입력은 기준 전압과, 접지와 출력 트랜지스터의 드레인 사이의 전압 분할기에서의 전압이며, 상기 출력은 트랜지스터의 게이트에 대한 것인, 상기 증폭기;
    상기 증폭기의 출력, 접지, 조정 캐스코드 및 전류 미러의 게이트들에 접속되는 상기 증폭기의 출력에서의 트랜지스터;
    접지와 전류 미러의 출력 트랜지스터의 드레인 사이에 연결된(hooked up) 전압 분할기;
    입력 및 출력을 갖는 전류 미러로서, 상기 입력은 조정 캐스코드에 접속되고, 상기 출력은 상기 LDO의 출력인, 상기 전류 미러;
    상기 전류 미러의 엔트리 전압을 상기 LDO의 출력 전압과 같도록 조정하는 조정 캐스코드 구조; 및
    공급 전압을 포함하는 회로.
  2. 제 1 항에 있어서,
    상기 전압 분할기는 두 개의 저항기들의 스트링인, 회로.
  3. 제 1 항에 있어서,
    상기 조정 캐스코드 구조는,
    캐스코드 트랜지스터; 및
    입력 및 출력을 갖는 에러 증폭기로서, 상기 입력은 상기 LDO의 출력 전압과 상기 전류 미러의 엔트리에서의 전압이며, 상기 출력은 상기 캐스코드 트랜지스터에 대한 것인, 상기 에러 증폭기를 포함하는, 회로.
  4. 제 1 항에 있어서,
    MOS 트랜지스터들은 상기 전류 미러용으로 사용되는, 회로.
  5. 제 4 항에 있어서,
    PMOS 트랜지스터들은 상기 전류 미러용으로 사용되는, 회로.
  6. 제 4 항에 있어서,
    NMOS 트랜지스터들은 상기 전류 미러용으로 사용되는, 회로.
  7. 제 4 항에 있어서,
    상기 전류 미러는 벌크 접촉을 구비한 MOS 트랜지스터를 포함하는, 회로.
  8. 제 7 항에 있어서,
    전류 미러로서 사용된 상기 MOS-트랜지스터의 소스는 상기 출력 트랜지스터의 소스에 접속되며, 상기 두 트랜지스터들의 게이트들은 상호 접속되고, 상기 입력 트랜지스터의 출력은 전류 미러로서 사용된 트랜지스터의 드레인과 상기 두 트랜지스터들의 게이트들에 접속되는, 회로.
  9. 제 1 항에 있어서,
    바이폴라 트랜지스터들은 상기 전류 미러용으로 사용되는, 회로.
  10. 제 9 항에 있어서,
    PNP 트랜지스터들은 상기 전류 미러용으로 사용되는, 회로.
  11. 제 9 항에 있어서,
    NPN 바이폴라 트랜지스터들은 상기 전류 미러용으로 사용되는, 회로.
  12. 드롭아웃 영역을 포함하는 모든 동작 조건들에서 고 성능을 갖는 낮은 드롭-아웃(LDO) 전압 조정기를 성취하는 방법에 있어서,
    증폭기, 상기 증폭기의 출력에서의 트랜지스터, 전압 분할기, 전류 미러, 조정 캐스코드 구조, 및 공급 전압을 제공하는 단계;
    상기 캐스코드 구조의 양의 입력으로 상기 출력 전압을 감지하는 단계;
    상기 캐스코드 구조의 음의 입력으로 상기 전류 미러의 엔트리 전압을 감지하는 단계;
    상기 전류 미러의 입력에 상기 조정 캐스코드를 배치하는 단계;
    상기 전류 미러의 입력 전압을 모든 동작 조건들 하에서 상기 출력 전압과 동일하도록 조정하는 단계;
    매칭된 동작점에서 전류 미러를 유지하는 단계;
    높은 조정기 루프 이득을 일정하게 유지하는 단계; 및
    모든 동작 조건들 하에서 PSRR 및 로드 조정 이득을 높게 유지하는 단계를 포함하는 방법.
  13. 제 12 항에 있어서,
    상기 전압 분할기는 두 개의 저항기들의 스트링인, 방법.
  14. 제 12 항에 있어서,
    상기 조정 캐스코드 구조는,
    캐스코드 트랜지스터; 및
    입력 및 출력을 갖는 에러 증폭기로서, 상기 입력은 상기 LDO의 출력 전압과 상기 전류 미러의 엔트리에서의 전압이며, 상기 출력은 상기 캐스코드 트랜지스터에 대한 것인, 상기 에러 증폭기를 포함하는, 방법.
  15. 제 12 항에 있어서,
    MOS 트랜지스터들은 상기 전류 미러용으로 사용되는, 방법.
  16. 제 15 항에 있어서,
    PMOS 트랜지스터들은 상기 전류 미러용으로 사용되는, 방법.
  17. 제 15 항에 있어서,
    NMOS 트랜지스터들은 상기 전류 미러용으로 사용되는, 방법.
  18. 제 12 항에 있어서,
    바이폴라 트랜지스터들은 상기 전류 미러용으로 사용되는, 방법.
  19. 제 18 항에 있어서,
    PNP 트랜지스터들은 상기 전류 미러용으로 사용되는, 방법.
  20. 제 18 항에 있어서,
    MOS 트랜지스터들은 상기 전류 미러용으로 사용되는, 방법.
KR1020040003415A 2003-01-16 2004-01-16 전압 조정기들용 조정 캐스케이드 구조 KR20040066050A (ko)

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