DE102017205957B4

DE102017205957B4 - Schaltung und verfahren zur ruhestromsteuerung in spannungsreglern

Info

Publication number: DE102017205957B4
Application number: DE102017205957.5A
Authority: DE
Inventors: Mihail Jefremow; Dan Ciomaga; Gennadii Tatarchenkov; Stephan Drebinger; Fabio Rigoni
Original assignee: Dialog Semiconductor UK Ltd
Current assignee: Dialog Semiconductor UK Ltd
Priority date: 2017-04-07
Filing date: 2017-04-07
Publication date: 2022-12-29
Anticipated expiration: 2037-04-08
Also published as: US10331152B2; DE102017205957A1; US20180292853A1

Abstract

Schaltung (200) zum Erzeugen einer Ausgabespannung und zum Regeln der Ausgabespannung auf eine Zielspannung, wobei die Schaltung (200) Folgendes aufweist:eine Durchlassvorrichtung (10), die zwischen einem Eingangsspannungspegel und einem Ausgabespannungspegel gekoppelt ist,eine Fehlerverstärkerstufe (30), die dazu konfiguriert ist, eine erste Steuerspannung (60) auf der Grundlage einer Referenzspannung und der Ausgabespannung zu erzeugen,eine Pufferstufe (50), die dazu konfiguriert ist, ein Treibersignal für die Durchlassvorrichtung (10) auf der Grundlage der ersten Steuerspannung (60) zu erzeugen, undeine Verfolgungsschaltung (70), die dazu konfiguriert ist, eine Spannung über der Durchlassvorrichtung (10) zu verfolgen und eine zweite Steuerspannung (65) auf der Grundlage der Spannung über der Durchlassvorrichtung (10) zu erzeugen,wobei die Pufferstufe (50) ein variables Widerstandselement (55) zum Begrenzen eines Stroms, der durch die Pufferstufe (50) fließt, auf der Grundlage der zweiten Steuerspannung (65), aufweist,die Pufferstufe (50) ferner einen Schaltungsast mit einem ersten Transistor (52) und einem zweiten Transistor (54), der in Reihe mit dem variablen Widerstandselement (55) gekoppelt ist, aufweist,der erste Transistor (52) mit der Durchlassvorrichtung (10) einen Stromspiegel bildet,ein Gateanschlusspunkt des zweiten Transistors (54) mit einer ersten Spannung versorgt wird, die von der ersten Steuerspannung (60) abhängt,das variable Widerstandselement (55) ein vierter Transistor ist,der Gateanschlusspunkt des vierten Transistors (55) mit der zweiten Steuerspannung (65) versorgt wird,die Durchlassvorrichtung (10), der erste Transistor (52) und der vierte Transistor (55) PMOS-Transistoren sind und der zweite Transistor (54) ein NMOS-Transistor ist,der erste, der zweite und der vierte Transistor (52, 54, 55) in Reihe zwischen einem Versorgungsspannungspegel und der Masse gekoppelt sind,der vierte Transistor (55) zwischen einem Sourceanschlusspunkt des ersten Transistors (52) und dem Eingangsspannungspegel gekoppelt ist, undein Gate- und ein Drainanschlusspunkt des ersten Transistors (52) miteinander gekoppelt sind.

Description

Technisches Fachgebiet
Die vorliegende Anmeldung betrifft Schaltungen und Verfahren zum Erzeugen einer Ausgabespannung und zum Regeln der Ausgabespannung auf eine Zielspannung. Die Anmeldung betrifft im Besonderen solche Schaltungen und Verfahren, die eine Verringerung bzw. Reduzierung des Strom- bzw. des Leistungsverbrauchs erlauben, z. B. eines Strom- bzw. Leistungsverbrauchs, der von einem Ruhestrom resultiert, der in der Pufferstufe von Low-Dropout-Reglern (LDOs) fließt.
Hintergrund
Nahezu jede moderne integrierte Schaltung (IC) für Strom- bzw. Energieverwaltung beinhaltet eine Vielfalt von verschiedenen LDOs, um stabile und genaue geregelte Spannungsversorgungen bereitzustellen. Der LDO lässt die Eingangsspannung Vi_n durch die Durchlassvorrichtung auf die Ausgabespannung V_out fallen, um eine geregelte Versorgung bereitzustellen, die von jeglichem Rauschen frei ist. Mit der stetig wachsenden Nachfrage nach mehr geregelten Spannungsversorgungen (beispielsweise kann eine moderne Strom- bzw. Energieverwaltungs-IC [power management IC] (PMIC) mehr als 20 LDOs enthalten) wird der Stromverbrauch (l_q) der LDOs zum Schlüsselparameter zur Energieeffizienz.
Vielleicht ist eine Klasse von LDOs in einem normalen Betriebsmodus effizient, in dem die Ausgabespannung V_out deutlich unter der Eingangsspannung V_in liegt, der Ruhestrom l_q in einem Zustand niedriger Last gut kontrolliert auf einem niedrigen Wert (z. B. < 20 µA) ist, und die Strom- bzw. aktuelle Effizienz sehr gut ist.
Jedoch steigt in einem Szenario, in dem die Eingangsspannung V_in des LDO nahe der gewünschten geregelten Ausgabespannung liegt, d. h. in dem so genannten Dropoutbetriebsbereich, der Ruhestrom l_q des LDOs (z. B. auf mehrere mA) an und ist von dem Laststrom unabhängig. Dieses Verhalten stört die Energieeffizienz des LDO erheblich.
Somit gibt es einen Bedarf an einer verbesserten Schaltung zum Erzeugen einer Ausgabespannung und zum Regeln der Ausgabespannung auf eine Zielspannung, und an einem verbesserten Verfahren zum Erzeugen einer Ausgabespannung und zum Regeln der Ausgabespannung auf eine Zielspannung (oder einem verbesserten Verfahren zum Steuern einer Schaltung zum Erzeugen einer Ausgabespannung und zum Regeln der Ausgabespannung auf eine Zielspannung). Ferner gibt es einen Bedarf an einer derartigen Schaltung und einem derartigen Verfahren, die den Strom- bzw. den Leistungsverbrauch verringern bzw. reduzieren. Ferner gibt es einen Bedarf an einer derartigen Schaltung und einem derartigen Verfahren, die einen Ruhestrom reduzieren, der durch eine Pufferstufe eines LDO fließt. Insbesondere gibt es einen Bedarf an einer derartigen Schaltung und einem derartigen Verfahren, die einen im Wesentlichen konstanten Ruhestrom l_q des LDO über den gesamten Betriebsbereich der Eingangsspannung garantieren, und die in einem Tief-Dropout-Fall den Ruhestrom l_q reduzieren.
Darüber hinaus beschreibt die US 2014 / 0 247 087 A1 Schaltungen und Verfahren zum Steuern von Strom durch eine Vorrichtung, die eine Ausgangsvorrichtung unter Vorspannung setzt, falls die Versorgungsspannung nicht höher als die Ausgangsspannung ist. Die Schaltungen und Verfahren sind z.B. anwendbar auf LDOs, Verstärker oder Puffer. Ein Regelkreis erkennt, ob die Versorgungsspannung nicht höher als die Ausgangsspannung ist und regelt die Drain-Source-Spannung der Vorspannungseinrichtung.
Die US 2012 / 0 223 688 A1 beschreibt einen Low-Dropout-Spannungsregler (LDO), der erste und zweite Verstärker und einen Stromspiegel enthält. Der erste Verstärker umfasst einen ersten Eingang, der eine Referenzspannung empfängt, und einen zweiten Eingang, der eine Spannung empfängt, die proportional zu einer Ausgabe des LDO ist. Der Stromspiegel umfasst einen Eingangsstrom an einem ersten Ende des Stromspiegels und einen Ausgangsstrom an einem zweiten Ende des Stromspiegels, wobei der Eingangsstrom durch einen Ausgang des ersten Verstärkers gesteuert wird und der Ausgangsstrom dem Ausgang des LDO zugeführt wird. Der zweite Verstärker umfasst einen ersten Eingang, der mit dem ersten Ende des Stromspiegels gekoppelt ist, und einen zweiten Eingang, der mit dem zweiten Ende des Stromspiegels gekoppelt ist.
Die US 2006 / 0 164 053 A1 beschreibt eine Verstärker- und Pufferschaltung, beispielsweise für einen linearen Spannungsregler, die eine Eingangsverstärkungsstufe umfasst, einen Integrator und eine Ausgangsstufe mit Einheitsverstärkung. Bei niedriger bis mittlerer Ausgangskapazität verschiebt das Design der Ausgangsstufe den Ausgangspol zu hohen Frequenzen, während ein vom Integrator bereitgestellter interner Pol dominant ist und die Verstärkung bei niedrigeren Frequenzen verringert. Für eine hohe Ausgangskapazität koppelt eine Eingangsimpedanz des Puffers den Innenpol und den Ausgangspol, so dass der Ausgangspol dominant wird, während der Innenpol auf höhere Frequenzen verschoben wird.
Die US 2004 / 0 140 845 A1 beschreibt ein Verfahren und eine Schaltung zum Erzielen eines Low-Dropout-Spannungsreglers. Am Eingang eines Stromspiegels und in Verbindung mit einer Spannungsregler-Ausgangsstufe ist eine geregelte Kaskadenstruktur angeordnet. Der positive Eingang des Fehlerverstärkers wird mit dem Reglerausgang verbunden. Daher regelt die Kaskadenstruktur die Spannung des Eingangsknotens des Stromspiegels so, dass sie unter allen Betriebsbedingungen des Reglers gleich der Ausgangsspannung des Reglers ist. Somit haben die Transistoren des Stromspiegels immer identische Drain-Source-Spannungen.
Die DE 10 2015 216 493 A1 beschreibt einen linearen Regler umfassend: eine erste Verstärkerstufe, die einen Eingang und einen Ausgang aufweist, wobei einer der Eingänge mit dem Ausgang des linearen Reglers gekoppelt ist; eine Zwischenverstärkerstufe, die einen Eingang und einen Ausgang aufweist, wobei der Eingang der Zwischenverstärkerstufe an den Ausgang der ersten Verstärkerstufe gekoppelt ist; eine Treiberstufe, die einen Eingang und einen Ausgang aufweist; eine Durchgangsvorrichtung, die durch den Ausgang der Treiberstufe angesteuert ist, wobei der Ausgang der Durchgangsvorrichtung den Ausgang des linearen Reglers schafft; und eine Spannung-zu-Strom-Rückkopplungsschaltung, die mit der Treiberstufe und dem Ausgang der ersten Verstärkerstufe gekoppelt ist, zum Regeln des Ausgangswiderstands der ersten Verstärkerstufe in Abhängigkeit von den Lastbedingungen des linearen Reglers, wobei die Spannung-zu-Strom-Rückkopplungsschaltung einen Transistor und eine Strombegrenzungsschaltung umfasst, um die Regelung des Ausgangswiderstands der ersten Verstärkerstufe auf die Bedingungen einer niedrigen Last des linearen Reglers zu begrenzen.
Die DE 10 2016 200 390 A1 beschreibt einen Spannungsregler, der einen Durchlasstransistor, zum Vorsehen eines Laststroms an einem Ausgangsknoten von einem Eingangsknoten und eine Treiberstufe aufweist, die konfiguriert ist zum Setzen einer Gate-Spannung an einem Gate des Durchlasstransistors basierend auf einem Treiberstrom. Weiter weist der Spannungsregler Spannungsregelungsmittel auf, die konfiguriert sind zum Setzen des Treiberstroms in Abhängigkeit von einer Angabe der Ausgangsspannung an dem Ausgangsknoten und in Abhängigkeit von einer Referenzspannung für die Ausgangspannung. Zusätzlich weist der Spannungsregler Bypass-Regelungsmittel auf, die konfiguriert sind zum Setzen des Treiberstroms in Abhängigkeit von einer Angabe der Gate-zu-Source-Spannung an dem Durchlasstransistor und in Abhängigkeit von einer Sollspannung für die Gate-zu-Source-Spannung. Der Spannungsregler weist auch Modusauswahlmittel auf, die konfiguriert sind zum Aktivieren der Spannungsregelungsmittel und/oder der Bypass-Regelungsmittel.
Und die US 2008 / 0 136 472 A1 beschreibt eine Stromversorgungsschaltung, die einen ersten Spannungsregler zum Erzeugen einer ersten Versorgungsspannung für eine erste Schaltung einer Phasenregelschleife und einen zweiten Spannungsregler zum Erzeugen einer zweiten Versorgungsspannung für eine zweite Schaltung der Phasenregelschleife umfasst. Die erste und die zweite Versorgungsspannung werden unabhängig voneinander durch den ersten und den zweiten Spannungsregler basierend auf demselben Referenzsignal erzeugt. Die erste Schaltung kann eine Ladungspumpe sein und die zweite Schaltung kann ein spannungsgesteuerter Oszillator sein.
Kurzfassung
In Hinblick auf einige oder alle diese Bedarfe schlägt die vorliegende Offenbarung eine Schaltung zum Erzeugen einer Ausgabespannung und zum Regeln der Ausgabespannung auf eine Zielspannung und ein Verfahren zum Betreiben einer Schaltung zum Erzeugen einer Ausgabespannung und zum Regeln der Ausgabespannung auf eine Zielspannung vor, welche die Merkmale der jeweiligen unabhängigen Ansprüche haben.
Ein erster Aspekt der Offenbarung betrifft eine Schaltung (z. B. einen LDO) zum Erzeugen einer Ausgabespannung und zum Regeln der Ausgabespannung auf eine Zielspannung. Die Schaltung enthält eine Durchlassvorrichtung (z. B. eine Ausgabedurchlassvorrichtung), die zwischen einem Eingangsspannungspegel und einem Ausgabespannungspegel (z. B. zwischen dem Eingangsspannungspegel und dem Ausgabeknoten der Schaltung) gekoppelt (z. B. verbunden) ist. Die Durchlassvorrichtung kann ein Durchlasstransistor (z. B. ein Ausgabetransistor) sein. Die Schaltung enthält ferner eine Fehlerverstärkerstufe, die dazu konfiguriert ist, eine erste Steuerspannung auf der Grundlage einer Referenzspannung bzw. einer Bezugsspannung bzw. eines Bezugspotentials und der Ausgabespannung (z. B. davon abhängig) zu erzeugen. Die Fehlerverstärkerstufe kann einen Fehlerverstärker aufweisen. Die erste Regelspannung kann auf der Grundlage eines festgelegten Bruchteils (z. B. davon abhängig) erzeugt werden bzw. erzeugt (worden) sein. Die Schaltung enthält ferner eine Pufferstufe, die dazu konfiguriert ist, ein Treibersignal für die Durchlassvorrichtung auf der Grundlage (z. B. in Abhängigkeit von) der ersten Steuerspannung zu erzeugen. Die Schaltung enthält des Weiteren eine Verfolgungsschaltung (z. B. eine VDS-Verfolgungsschaltung), die dazu konfiguriert ist, eine Spannung über der Durchlassvorrichtung zu verfolgen und eine zweite Steuerspannung auf der Grundlage (z. B. in Abhängigkeit von) der Spannung über der Durchlassvorrichtung zu erzeugen. Die Pufferstufe enthält ein variables Widerstandselement zum Begrenzen eines Stroms, der durch die Pufferstufe fließt, auf der Grundlage (z. B. in Abhängigkeit von) der zweiten Steuerspannung. Darin bzw. dabei kann ein Widerstandswert des variablen Widerstandselements von der zweiten Steuerspannung abhängen. Der Strom kann ein Strom sein, der von einem Versorgungsspannungspegel zur Masse fließt. Die Durchlassvorrichtung und alle anderen Transistoren, die über die vorliegende Offenbarung hinweg erwähnt werden, können MOS-Transistoren, z. B. MOSFETs, sein.
Somit weist die Schaltung eine Strommoduspufferstufe und eine (VDS-) Verfolgungsschaltung auf und wendet einen so genannten Hungerstrommodus-Puffer-Ansatz [starved current mode buffer approach] an. Derart konfiguriert, garantiert die Schaltung einen nahezu konstanten Ruhestrom l_q (der zum Laststrom proportional ist) von dem LDO über den gesamten Eingangsspannungsbetriebsbereich und verringert bzw. reduziert im Tief-Dropout-Fall den Ruhestrom l_q. Im Besonderen ist der Ruhestrom l_q von der Eingangsspannung V_in unabhängig, ist der Ruhestrom l_q zu dem Laststrom proportional, der beste Energieeffizienz sicherstellt, und ist der Ruhestrom l_q für einen Tief-Dropout-Betrieb festgelegt (wobei der feste Wert von dem Laststrom abhängen kann, aber nicht muss).
Die vorgeschlagene Schaltung kann die obengenannten Vorteile durch Hinzufügen von nur zwei zusätzlichen Transistoren erzielen, wobei einer als das variable Widerstandselement fungiert und der andere in der Verfolgungsschaltung enthalten ist, um die gewünschte Leistung bzw. Performance für eine PMOS-LDO-Struktur zu verwirklichen bzw. zu realisieren. Ferner ist die vorgeschlagene Lösung auf eine beliebige LDO-Struktur wie eine NMOS-LDO- oder eine komplexere LDO-Struktur erweiterbar.
Die Pufferstufe enthält ferner einen Schaltungsast mit einem ersten Transistor und einem zweiten Transistor, der in Reihe (wenn auch nicht zwingend in dieser Reihenfolge) mit dem variablen Widerstandselement gekoppelt (z. B. verbunden) ist. Der Schaltungsast (d. h. eine Reihenverbindung von dem ersten Transistor, dem zweiten Transistor und dem variablen Widerstandselement, nicht zwingend in dieser Reihenfolge) ist zwischen einem Versorgungsspannungspegel und der Masse gekoppelt (z. B. verbunden). Das variable Widerstandselement begrenzt einen Strom, der durch den Schaltungsast fließt. Der erste Transistor bildet mit der Durchlassvorrichtung einen Stromspiegel. Ferner wird ein Gateanschlusspunkt des zweiten Transistors mit der ersten Spannung versorgt, die von der ersten Steuerspannung abhängt (die erste Spannung kann an den Gateanschlusspunkt zugeführt, bereitgestellt bzw. geliefert werden).
Dadurch kann eine besonders einfache und effiziente Struktur zum Umsetzen der Pufferstufe und zum Begrenzen des Stromes bereitgestellt werden, der durch die Pufferstufe fließt.
In Ausführungsformen kann die Verfolgungsschaltung einen dritten Transistor und eine Stromquelle enthalten, die in Reihe (nicht zwingend in dieser Reihenfolge) zwischen einem Drainanschlusspunkt der Durchlassvorrichtung und einem vorbestimmten Spannungspegel gekoppelt (z. B. verbunden) ist. Der dritte Transistor kann als Verfolgungstransistor bezeichnet werden. Der dritte Transistor kann von dem gleichen Typ wie die Durchlassvorrichtung sein. Für eine PMOS-Durchlassvorrichtung kann der vorbestimmte Spannungspegel die Masse sein. Für eine NMOS-Durchlassvorrichtung kann der vorbestimmte Spannungspegel ein Versorgungsspannungspegel (z. B. Vdd) sein. Die Stromquelle kann einen Vorstrom bzw. einen Bias-Strom erzeugen. Ein Gateanschlusspunkt und ein Drainanschlusspunkt des dritten Transistors können miteinander gekoppelt (z. B. verbunden) sein. Ferner kann die zweite Steuerspannung die Spannung bzw. das Potenzial an dem Gateanschlusspunkt des dritten Transistors sein.
Dadurch kann eine besonders einfache und effiziente Struktur zum Verfolgen der Spannung über der Durchlassvorrichtung und zum Steuern des variablen Widerstandselements über die zweite Steuerspannung bereitgestellt werden.
Das variable Widerstandselement ist ein vierter Transistor. Ferner wird der Gateanschlusspunkt des vierten Transistors mit der zweiten Steuerspannung versorgt. Beispielsweise können die Steueranschlusspunkte des dritten und des vierten Transistors miteinander gekoppelt (z. B. verbunden) sein.
Dadurch kann das variable Widerstandselement in einfacher Weise umgesetzt werden und eine effiziente Steuerung des variablen Widerstandselements wird ermöglicht.
In dem ersten Aspekt sind die Durchlassvorrichtung, der erste Transistor, in Ausführungsformen der dritte Transistor und der vierte Transistor PMOS-Transistoren und der zweite Transistor ist ein NMOS-Transistor. Ferner sind der erste, der zweite, und der vierte Transistor in Reihe (nicht zwingend in dieser Reihenfolge) zwischen einem Versorgungsspannungspegel (z. B. dem Eingabespannungspegel) und der Masse gekoppelt (z. B. verbunden). Des Weiteren können in Ausführungsformen der dritte Transistor und die Stromquelle in Reihe (nicht zwingend in dieser Reihenfolge) zwischen dem Drainanschlusspunkt der Durchlassvorrichtung und der Masse gekoppelt (z. B. verbunden) sein. Entsprechend kann die vorgeschlagene Lösung leicht auf eine PMOS-LDO-Struktur angewendet werden.
In dem ersten Aspekt ist der vierte Transistor zwischen einem Sourceanschlusspunkt des ersten Transistors und dem Eingangsspannungspegel gekoppelt (z. B. verbunden). Ferner sind ein Gate- und ein Drainanschlusspunkt des ersten Transistors miteinander gekoppelt (z. B. verbunden).
In Ausführungsformen, die nicht vom Schutzumfang der Ansprüche umfasst sind, kann der vierte Transistor zwischen einem Drainanschlusspunkt des ersten Transistors und einem Drainanschlusspunkt des zweiten Transistors gekoppelt (z. B. verbunden) sein. Ferner kann ein Gateanschlusspunkt des ersten Transistors mit einem Drainanschlusspunkt des vierten Transistors gekoppelt (z. B. verbunden) sein.
In einem zweiten Aspekt der Offenbarung sind die Durchlassvorrichtung, der erste Transistor, in Ausführungsformen der dritte Transistor und der vierte Transistor NMOS-Transistoren und der zweite Transistor ist ein PMOS-Transistor. Ferner sind der erste, der zweite und der vierte Transistor in Reihe (nicht zwingend in dieser Reihenfolge) zwischen einem Versorgungsspannungspegel (z. B. Vdd) und der Masse (z. B. zwischen dem Versorgungsspannungspegel und dem Ausgabespannungspegel) gekoppelt (z. B. verbunden).
Des Weiteren können in Ausführungsformen der dritte Transistor und die Stromquelle in Reihe (nicht zwingend in dieser Reihenfolge) zwischen dem Drainanschlusspunkt der Durchlassvorrichtung und dem Versorgungsspannungspegel gekoppelt (z. B. verbunden) sein. Entsprechend kann die vorgeschlagene Lösung leicht auf eine NMOS-LDO-Struktur angewendet werden.
In dem zweiten Aspekt ist der vierte Transistor zwischen einem Sourceanschlusspunkt des ersten Transistors und der Masse (z. B. zwischen dem Sourceanschlusspunkt und dem Ausgabespannungspegel) gekoppelt (z. B. verbunden). Ferner sind ein Gate- und ein Drainanschlusspunkt des ersten Transistors miteinander gekoppelt (z. B. verbunden).
In dem zweiten Aspekt enthält die Pufferstufe ferner einen zweiten Schaltungsast, der einen fünften Transistor, einen sechsten Transistor und einen siebten Transistor aufweist, die in Reihe (nicht zwingend in dieser Reihenfolge) gekoppelt (z. B. verbunden) sind. Der zweite Schaltungsast ist zwischen dem Versorgungsspannungspegel und der Masse gekoppelt (z. B. verbunden). Die Schaltung enthält ferner eine zweite Verfolgungsschaltung (z. B. eine VDS-Verfolgungsschaltung) zum Verfolgen einer Spannung über dem zweiten Transistor und zum Erzeugen einer dritten Steuerspannung auf der Grundlage der Spannung über dem zweiten Transistor (z. B. davon abhängig). Der fünfte Transistor ist ein PMOS-Transistor und bildet mit dem zweiten Transistor einen Stromspiegel. Der sechste Transistor ist ein NMOS-Transistor und der Gateanschlusspunkt des sechsten Transistors wird mit der zweiten Spannung, die von der ersten Steuerspannung abhängt, (z. B. der ersten Steuerspannung selbst), versorgt. Der siebte Transistor ist ein PMOS-Transistor und ein Gateanschlusspunkt des siebten Transistors wird mit der dritten Steuerspannung versorgt.
Ein dritter Aspekt der Offenbarung betrifft ein Verfahren zum Betreiben einer Schaltung zum Erzeugen einer Ausgabespannung und zum Regeln der Ausgabespannung auf eine Zielspannung. Die Schaltung weist eine Durchlassvorrichtung (z. B. eine Ausgabedurchlassvorrichtung) auf, die zwischen einem Eingangsspannungspegel und einem Ausgabespannungspegel (z. B. einem Ausgabeknoten der Schaltung) gekoppelt (z. B. verbunden) ist. Die Durchlassvorrichtung kann ein Durchlasstransistor (z. B. ein Ausgabetransistor) sein. Das Verfahren enthält ein Erzeugen einer ersten Steuerspannung auf der Grundlage einer Referenzspannung bzw. einer Bezugsspannung bzw. eines Bezugspotentials und der Ausgabespannung (z. B. davon abhängig) mittels einer Fehlerverstärkerstufe (z. B. eines Fehlerverstärkers). Die erste Steuerspannung kann auf der Grundlage eines festgelegten Bruchteils der Ausgabespannung (z. B. davon abhängig) erzeugt werden bzw. erzeugt sein. Das Verfahren enthält ferner ein Erzeugen eines Treibersignals für die Durchlassvorrichtung auf der Grundlage (z. B. in Abhängigkeit von) der ersten Steuerspannung mittels einer Pufferstufe. Das Verfahren enthält ferner ein Verfolgen einer Spannung über der Durchlassvorrichtung und ein Erzeugen einer zweiten Steuerspannung auf der Grundlage (z. B. in Abhängigkeit von) der Spannung über der Durchlassvorrichtung mittels einer Verfolgungsschaltung (z. B. einer VDS-Verfolgungsschaltung). Das Verfahren enthält des Weiteren ein Begrenzen eines Stroms, der durch die Pufferstufe fließt, auf der Grundlage (z. B. in Abhängigkeit von) der zweiten Steuerspannung mittels eines variablen Widerstandselements, das in der Pufferstufe enthalten ist. Ein Widerstandswert des variablen Widerstandselements kann von der zweiten Steuerspannung abhängen. Der Strom kann ein Strom sein, der von einem Versorgungsspannungspegel zur Masse fließt. Die Durchlassvorrichtung und alle anderen Transistoren, die über die vorliegende Offenbarung hinweg erwähnt werden, können MOS-Transistoren, z. B. MOSFETs, sein.
Die Pufferstufe enthält ferner einen Schaltungsast mit einem ersten Transistor und einem zweiten Transistor, der in Reihe (wenn auch nicht zwingend in dieser Reihenfolge) mit dem variablen Widerstandselement gekoppelt (z. B. verbunden) ist. Der Schaltungsast (d. h. eine Reihenverbindung von dem ersten Transistor, dem zweiten Transistor und dem variablen Widerstandselement, nicht zwingend in dieser Reihenfolge) ist zwischen einem Versorgungsspannungspegel und der Masse gekoppelt (z. B. verbunden). Das Verfahren kann ein Begrenzen eines Stroms, der durch den Schaltungsast fließt, mittels dem variablen Widerstandselement enthalten. Der erste Transistor bildet mit der Durchlassvorrichtung einen Stromspiegel. Das Verfahren enthält ferner ein Versorgen eines Gateanschlusspunkts des zweiten Transistors mit einer ersten Spannung, die von der ersten Steuerspannung abhängt.
In Ausführungsformen kann die Verfolgungsschaltung einen dritten Transistor und eine Stromquelle enthalten, die in Reihe (nicht zwingend in dieser Reihenfolge) zwischen einem Drainanschlusspunkt der Durchlassvorrichtung und einem vorbestimmten Spannungspegel gekoppelt (z. B. verbunden) ist. Der dritte Transistor kann als Verfolgungstransistor bezeichnet werden. Der dritte Transistor kann von dem gleichen Typ wie die Durchlassvorrichtung sein. Für eine PMOS-Durchlassvorrichtung kann der vorbestimmte Spannungspegel die Masse sein. Für eine NMOS-Durchlassvorrichtung kann der vorbestimmte Spannungspegel ein Versorgungsspannungspegel (z. B. Vdd) sein. Das Verfahren kann ein Erzeugen eines Vorstroms bzw. eines Bias-Stroms mittels der Stromquelle enthalten. Ein Gateanschlusspunkt und ein Drainanschlusspunkt des dritten Transistors können miteinander gekoppelt (z. B. verbunden) sein. Die zweite Steuerspannung kann die Spannung bzw. das Potenzial an dem Gateanschlusspunkt des dritten Transistors sein.
Das variable Widerstandselement ist ein vierter Transistor. Das Verfahren enthält ferner ein Versorgen des Gateanschlusspunkts des vierten Transistors mit der zweiten Steuerspannung. Beispielsweise können die Steueranschlusspunkte des dritten und des vierten Transistors miteinander gekoppelt (z. B. verbunden) sein.
In dem dritten Aspekt sind die Durchlassvorrichtung, der erste Transistor, in Ausführungsformen der dritte Transistor und der vierte Transistor PMOS-Transistoren und der zweite Transistor ist ein NMOS-Transistor. Der erste, der zweite, und der vierte Transistor sind in Reihe (nicht zwingend in dieser Reihenfolge) zwischen einem Versorgungsspannungspegel (z. B. dem Eingabespannungspegel für eine PMOS-Durchlassvorrichtung) und der Masse gekoppelt (z. B. verbunden). Ferner können in Ausführungsformen der dritte Transistor und die Stromquelle in Reihe (nicht zwingend in dieser Reihenfolge) zwischen dem Drainanschlusspunkt der Durchlassvorrichtung und der Masse gekoppelt (z. B. verbunden) sein.
Der vierte Transistor ist zwischen einem Sourceanschlusspunkt des ersten Transistors und dem Eingangsspannungspegel gekoppelt (z. B. verbunden). Ferner sind ein Gate- und ein Drainanschlusspunkt des ersten Transistors miteinander gekoppelt (z. B. verbunden).
In Ausführungsformen, die nicht vom Schutzumfang der Ansprüche umfasst sind, kann der vierte Transistor zwischen einem Drainanschlusspunkt des ersten Transistors und einem Drainanschlusspunkt des zweiten Transistors gekoppelt (z. B. verbunden) sein. Ferner kann ein Gateanschlusspunkt des ersten Transistors mit einem Drainanschlusspunkt des vierten Transistors gekoppelt (z. B. verbunden) sein.
In einem vierten Aspekt der Offenbarung sind die Durchlassvorrichtung, der erste Transistor, in Ausführungsformen der dritte Transistor und der vierte Transistor NMOS-Transistoren und der zweite Transistor ist ein PMOS-Transistor. Der erste, der zweite und der vierte Transistor sind in Reihe (nicht zwingend in dieser Reihenfolge) zwischen einem Versorgungsspannungspegel (z. B. Vdd) und der Masse (z. B. zwischen dem Versorgungsspannungspegel und dem Ausgabespannungspegel) gekoppelt (z. B. verbunden). Ferner können in Ausführungsformen der dritte Transistor und die Stromquelle in Reihe (nicht zwingend in dieser Reihenfolge) zwischen dem Drainanschlusspunkt der Durchlassvorrichtung und dem Versorgungsspannungspegel gekoppelt (z. B. verbunden) sein.
In dem vierten Aspekt ist der vierte Transistor zwischen einem Sourceanschlusspunkt des ersten Transistors und der Masse (z. B. zwischen dem Sourceanschlusspunkt und dem Ausgabespannungspegel) gekoppelt (z. B. verbunden). Ferner sind ein Gate- und ein Drainanschlusspunkt des ersten Transistors miteinander gekoppelt (z. B. verbunden).
In dem vierten Aspekt enthält die Pufferstufe ferner einen zweiten Schaltungsast, der einen fünften Transistor, einen sechsten Transistor und einen siebten Transistor aufweist, die in Reihe (nicht zwingend in dieser Reihenfolge) gekoppelt (z. B. verbunden) sind. Der zweite Schaltungsast ist zwischen dem Versorgungsspannungspegel und der Masse gekoppelt (z. B. verbunden). Der fünfte Transistor ist ein PMOS-Transistor und bildet mit dem zweiten Transistor einen Stromspiegel. Der sechste Transistor ist ein NMOS-Transistor und der siebte Transistor ist ein PMOS-Transistor. Dann enthält das Verfahren ferner ein Verfolgen einer Spannung über dem zweiten Transistor und ein Erzeugen einer dritten Steuerspannung auf der Grundlage der Spannung über dem zweiten Transistor mittels der zweiten Verfolgungsschaltung. Das Verfahren enthält ferner ein Versorgen des Gateanschlusspunkts des sechsten Transistors mit der zweiten Spannung, die von der ersten Steuerspannung abhängt. Das Verfahren enthält des Weiteren ein Versorgen des Gateanschlusspunkts des siebten Transistors mit der dritten Steuerspannung.
Es ist zu beachten, dass das Verfahren auf beliebige der obengenannten Schaltungen angewendet werden kann, z. B. als Betriebsverfahren dieser Schaltungen. Zusätzlich zu den Schritten zum Betreiben dieser Schaltung kann das Verfahren ferner Schritte zum Bereitstellen oder Anordnen von einigen oder allen der Elemente dieser Schaltungen und/oder Schritte zum Koppeln oder Verbinden jeweiliger Elemente dieser Schaltungen enthalten.
Zudem wird verstanden werden, dass Verfahrensschritte und Gerätemerkmale in vielfältiger Weise ausgetauscht werden können. Insbesondere können die Details des offenbarten Verfahrens als ein Gerät, das dazu ausgelegt ist, einige oder alle der Schritte des Verfahrens umgesetzt werden, und umgekehrt, was der Fachmann verstehen wird. Insbesondere ist selbstverständlich, dass sich Verfahren gemäß der Offenbarung auf Verfahren zum Betreiben der Schaltungen gemäß den obengenannten Ausführungsformen und Varianten davon beziehen, und dass jeweilige Aussagen, die in Hinblick auf die Schaltungen gemacht wurden, gleichermaßen für die entsprechenden Verfahren gelten.
Auch selbstverständlich ist, dass sich in dem vorliegenden Dokument der Begriff „koppeln“ oder „gekoppelt“ auf Elemente bezieht, die miteinander in elektrischer Kommunikation bzw. Verbindung stehen, sei es direkt verbunden, z. B. über Drähte, oder in einer anderen Weise.
Figurenliste
Beispielsausführungsformen der Offenbarung werden unten in Bezug auf die beigefügten Zeichnungen erklärt, wobei gleiche Bezugsnummern gleiche oder ähnliche Elemente angeben und wobei

1 ein Beispiel einer Schaltung zum Erzeugen einer Ausgabespannung und zum Regulieren der Ausgabespannung auf eine Zielspannung schematisch veranschaulicht gemäß dem Stand der Technik,
2 den Ruhestrom der Schaltung von 1 schematisch veranschaulicht,
3 ein erfindungsgemäßes Beispiel einer Schaltung zum Erzeugen einer Ausgabespannung und zum Regulieren der Ausgabespannung auf eine Zielspannung gemäß Ausführungsformen der Offenbarung schematisch veranschaulicht,
4 ein weiteres nicht erfindungsgemäßes Beispiel einer Schaltung zum Erzeugen einer Ausgabespannung und zum Regulieren der Ausgabespannung auf eine Zielspannung schematisch veranschaulicht,
5 ein weiteres nicht erfindungsgemäßes Beispiel einer Schaltung zum Erzeugen einer Ausgabespannung und zum Regulieren der Ausgabespannung auf eine Zielspannung schematisch veranschaulicht, und
6 ein weiteres erfindungsgemäßes Beispiel einer Schaltung zum Erzeugen einer Ausgabespannung und zum Regulieren der Ausgabespannung auf eine Zielspannung gemäß Ausführungsformen der Offenbarung schematisch veranschaulicht.

Ausführliche Beschreibung
Ein Beispiel einer Schaltung (einem Spannungsregler, d. h. Schaltung zum Erzeugen einer Ausgabespannung und zum Regulieren der Ausgabespannung auf eine Zielspannung) 100 gemäß dem Stand der Technik wird in 1 schematisch veranschaulicht. Diese Figur zeigt eine allgemeine PMAS-LDO-Struktur. Der Spannungsregler 100 enthält eine Durchlassvorrichtung (z. B. eine Ausgabedurchlassvorrichtung) 10, die zwischen einem Eingangsspannungspegel (Eingabespannung) V_in und einem Ausgabespannungspegel (eine Ausgabespannung) V_out gekoppelt (z. B. verbunden) ist. Beispielsweise kann die Durchlassvorrichtung 10 zwischen dem Eingabespannungspegel V_in und einem Ausgabeknoten 20 des Spannungsreglers 100 gekoppelt sein. Allgemein kann die Durchlassvorrichtung 10 ein MOS sein, wie beispielsweise ein MOSFET. Für die PMOS-LDO-Struktur kann eine Durchlassvorrichtung 10 ein PMOS-Transistor sein.
Der Spannungsregler 100 enthält ferner eine Fehlerverstärkerstufe 30 mit einem Fehlerverstärker 35 und eine Pufferstufe (z. B. einen Strompuffer) 50, der in Reihe gekoppelt (z. B. verbunden) ist. Die Fehlerverstärkerstufe 30 erzeugt eine erste Steuerspannung 60 auf der Grundlage einer Referenzspannung bzw. einer Bezugsspannung bzw. eines Bezugspotentials V_ref (z. B. einer Referenzspannung bzw. einer Bezugsspannung bzw. eines Bezugspotentials, die bzw. das von einer Zielspannung für die Ausgabespannung V_out abhängt) und der Ausgabespannung V_out. Beispielsweise kann die Fehlerverstärkerstufe 30 die erste Steuerspannung 60 auf der Grundlage der Referenzspannung bzw. der Bezugsspannung bzw. des Bezugspotentials V_ref und einer Rückkopplungsspannung, die in einem bestimmten Verhältnis zu der Ausgabespannung V_out ist. Die Rückkopplungsspannung kann an einem Spannungsteiler abgegriffen werden, der eine Vielzahl von Widerstandselementen (z. B. Widerstände) 94, 96 aufweist und der zwischen der Ausgabespannung und der Masse gekoppelt (z. B. verbunden) ist.
Die Pufferstufe 50 empfängt eine erste Steuerspannung 60 (oder eine Spannung 62, die von der ersten Steuerspannung 60 abhängt) als eine Eingabe und wird daher durch die erste Steuerspannung 60 (oder allgemeiner formuliert durch die Fehlerverstärkerstufe 30) gesteuert. Die Pufferstufe 50 erzeugt ein Treibersignal 64 für die Durchlassvorrichtung 10. Insbesondere erzeugt die Pufferstufe 50 ein Treibersignal 64 für die Durchlassvorrichtung 10 auf der Grundlage der ersten Steuerspannung 60.
Die Pufferstufe 50 weist einen ersten Transistor 52 und einen zweiten Transistor 54 auf, die in Reihe gekoppelt (z. B. verbunden) sind. Der erste Transistor 52 bilden mit der Durchlassvorrichtung 10 einen Stromspiegel. Ein Steueranschlusspunkt (z. B. ein Gateanschlusspunkt) des zweiten Transistors 54 wird von einer Spannung 62 versorgt, die von der ersten Steuerspannung 60 abhängt. Alternativ kann der Steueranschlusspunkt des zweiten Transistors 54 direkt von der ersten Steuerspannung 60 versorgt werden. Für den PMOS-LDO, der in 1 gezeigt wird, ist der erste Transistor 52 ein PMOS-Transistor, und der zweite Transistor 54 ein NMOS-Transistor.
Der Spannungsregler 100 kann ferner eine Zwischenstufe 40 aufweisen, die einen Umrichter bzw. einen Inverter 45 enthält, der in Reihe zwischen der Fehlerverstärkerstufe 30 und der Pufferstufe 50 gekoppelt ist. Die Zwischenstufe 40 kann die erste Steuerspannung 60 empfangen und die Spannung 62 ausgeben, die von der ersten Steuerspannung 60 abhängt. Ein Zwischenknoten zwischen der Fehlerverstärkerstufe 30 und der Zwischenstufe 40 kann durch einen Kondensator 98 mit dem Ausgabeknoten 20 gekoppelt (z. B. verbunden) sein.
Ein Ausgabekondensator 92 kann an den Ausgabeknoten 20 gekoppelt (z. B. verbunden) sein. Der Ausgabeknoten 20 kann die Ausgabespannung V_out an eine elektrische Last 90 bereitstellen.
In der obigen Konfiguration ist der Ruhestrom l_q der Pufferstufe (Stromstufe) 50 zu dem Laststrom I_LOAD proportional, wenn die Eingabespannung V_in hoch genug (z. B. > 200 mV) ist. In diesem Fall ist der Ruhestrom l_q durch das Spiegelverhältnis des ersten Transistors 52 und der Durchlassvorrichtung 10 festgelegt. Wenn die Eingabespannung V_in beginnt, unter einen gewissen Schwellenwert (z. B. V_out+V_ds,th) zu fallen, steigt der Ruhestrom l_q unkontrolliert bis zu seinem Maximalwert. Dies wird in 2 gezeigt, in der Graphen 210 den Ruhestrom l_q für den Spannungsregler 100 der 1 für einen Maximalausgabestrom I_MAX (oberer Graph) und für einen Nullastzustand (unterer Graph) angeben, und Graphen 220 die gewünschten Ruheströme l_q unter den zuvor genannten Zuständen angeben. Wenn die Eingabespannung V_in fortsetzt, weiter zu sinken, wird der Ruhestrom l_q seinen Spitzenwert l_q,max erreichen, der von der Maximalstromfähigkeit des ersten und des zweiten Transistors 52, 54 festgelegt ist. Es ist bemerkenswert, dass dieser Spitzenwert weit jenseits des Ruhestroms l_q im Bereich für den Normalbetrieb ist. Dies stört die Energieeffizienz des LDO für eine Eingabespannung V_in unter dem Schwellenwert, z. B. für V_in < V_OUT + V_ds,th. Typischerweise V_ds.th < 200 mV. Ferner ist der Spitzenwert-l_q,max-Punkt von dem Strom Last [load] I_LOAD des LDO nicht abhängig. Wie auch aus der 2 ersichtlich ist, konvergieren die zwei l_q-Graphen 210, d. h. bei Maximallast l_q,ImAX und bei Nullast l_q,noload, in denselben l_q,max, welcher die Energieeffizienz für eine Eingabespannung V_in unter dem Schwellenwert noch mehr verringert bzw. reduziert.
Grob gesagt versucht die vorliegende Offenbarung den Ruhestrom l_q des LDO zu steuern, um den Ruhestrom l_q des LDO in allem Betriebsmodi zum Laststrom I_LOAD proportional zu halten und optimale Energieeffizienz des LDO zu garantieren. In anderen Worten versucht die vorliegende Offenbarung den Ruhestrom derart zu steuern, dass er Eigenschaften hat, wie durch Graphen 220 in 2 veranschaulicht.
3 veranschaulicht ein Beispiel einer erfindungsgemäßen Schaltung 200 zum Erzeugen einer Ausgabespannung und zum Regulieren der Ausgabespannung auf eine Zielspannung gemäß Ausführungsformen der Offenbarung schematisch. Im Folgenden werden nur Elemente beschrieben, die sich von den bereits in 1 gezeigten Elementen unterscheiden, und es wird aus Gründen der Prägnanz eine wiederholte Beschreibung der anderen Elemente unterlassen.
3 zeigt eine allgemeine PMOS-LDO-Struktur, die als die Pufferstufe 50 einen Hungerstrommodus-Puffer [starved current mode buffer] (SCB) zur l_q-Steuerung enthält. Die Pufferstufe 50 enthält nun zusätzlich zu dem ersten und dem zweiten Transistor 52, 54 ein variables Widerstandselement 55, das in Reihe mit dem ersten und dem zweiten Transistor 52, 54 plaziert ist. Daher kann man sagen, dass die Pufferstufe einen (ersten) Schaltungsast aufweist, der den ersten Transistor 52, den zweiten Transistor 54 und das variable Widerstandselement 55 enthält, die in Reihe (nicht zwingend in dieser Reihenfolge) gekoppelt (z. B. verbunden) sind. Wie unten noch genauer beschrieben werden wird, hat das variable Widerstandselement 55 eine Funktion, einen Strom zu begrenzen, der durch die Pufferstufe 50 fließt.
Die Schaltung 200 weist ferner eine Verfolgungsschaltung (z. B. eine VDS-Verfolgungsschaltung) 70 zum Verfolgen einer Spannung über der Durchlassvorrichtung 10 (z. B. der Drain-Source-Spannung V_ds der Durchlassvorrichtung 10) auf. Die Verfolgungsschaltung hat ferner eine Funktion, eine zweite Steuerspannung (z. B. Hungerspannung V_pstarve) 65 auf der Grundlage (z. B. in Abhängigkeit von) der Spannung über der Durchlassvorrichtung 10 zu erzeugen. Das variable Widerstandselement 55 wird von der zweiten Steuerspannung 65 gesteuert, d. h. das variable Widerstandselement 55 begrenzt den Strom, der durch die Pufferstufe 50 fließt, auf der Grundlage (z. B. in Abhängigkeit von) der zweiten Steuerspannung 65.
Die Verfolgungsschaltung 70 kann einen dritten Transistor 72 und eine Stromquelle (z. B. eine Vorstrom- bzw. eine Bias-Strom-Quelle) 74 aufweisen, die in Reihe (nicht zwingend in dieser Reihenfolge) zwischen einem Drainanschlusspunkt der Durchlassvorrichtung 10 und einem vorbestimmten Spannungspegel gekoppelt (z. B. verbunden) sind. Die Stromquelle 74 kann einen Vorstrom bzw. einen Bias-Strom für den dritten Transistor 72 erzeugen. Der Steueranschlusspunkt (z. B. ein Gateanschlusspunkt) und der Drainanschlusspunkt des dritten Transistors 72 können miteinander gekoppelt (z. B. verbunden) sein. Die zweite Steuerspannung (V_pstarve) 65 kann an dem Gateanschlusspunkt des dritten Transistors 72 abgegriffen werden. In dieser Konfiguration ist die zweite Steuerspannung 65 durch V_pstarve = Vi_n + V_ds,PD + V_gs,3, gegeben, wobei V_in die Eingabespannung ist, V_ds,PD die Spannung über der Durchlassvorrichtung 10 (z. B. die Drain-Source-Spannung der Durchlassvorrichtung 10) ist und V_gs,3 die Gate-Source-Spannung des dritten Transistors 72 ist. Daher kann man sagen, dass die zweite Steuerspannung 65 die Spannung über der Durchlassvorrichtung 10 verfolgt. Die Gate-Source-Spannung V_gs,3 des dritten Transistors 72 ist fest und durch den Vorstrom bzw. den Bias-Strom l_bias festgelegt, der von der Stromquelle 74 erzeugt wird.
In Ausführungsformen kann das variable Widerstandselement 55 ein (vierter) Transistor sein und ein Steueranschlusspunkt (z. B. ein Gateanschlusspunkt) des vierten Transistors 55 kann mit der zweiten Steuerspannung 65 versorgt werden (z. B. die zweite Steuerspannung kann an den Steueranschlusspunkt (z. B. den Gateanschlusspunkt) des vierten Transistors 55 zugeführt, bereitgestellt bzw. geliefert werden). Zu diesem Zweck können der Gateanschlusspunkt des dritten und des vierten Transistors 72, 55 miteinander gekoppelt (z. B. verbunden) sein.
Dann ist die Gate-Source-Spannung V_gs,4 des vierten Transistors 55 von der Spannung V_ds,PD über der Durchlassvorrichtung 10 linear abhängig. Die Spannung V_ds,PD über der Durchlassvorrichtung 10 ist die Differenz zwischen der Ausgabespannung V_out und der Eingabespannung V_in, V_ds,PD = V_in - V_out.
Für V_in » V_out + V_ds,th, ist der Transistor vierter Transistor 55 in dem linearen Bereich und fungiert als ein Reihenwiderstand, da dessen | V_gs,4| » | V_ds,4|. Wenn die Eingabespannung V_in beginnt, sich der Ausgabespannung V_out zu nähern, wird die Gate-Source-Spannung des vierten Transistors 55 verringert bzw. reduziert werden und der Widerstandswert des vierten Transistors 55 steigt leicht, wodurch der Ruhestrom l_q in der Pufferstufe 55 verringert bzw. reduziert wird. Für V_in ≤ V_out + V_ds.th, wird der vierte Transistor 55 seinen Betriebsbereich von einer linearem Bereich in einen gesättigten Bereich ändern, und deshalb wird der Strom in der Pufferstufe 55 rasch auf seinen Minimalwert fallen. Der tiefste Wert des Ruhestroms l_q wird durch das Stromspiegelverhältnis von dem vierten Transistor 55 und dem dritten Transistor 72 festgelegt.
Allgemein kann man sagen, dass der Widerstandswert des variablen Widerstandselements (z. B. des vierten Transistors) 55 von der zweiten Steuerspannung 65 abhängt. Insbesondere kann der Widerstandswert mit der zweiten Steuerspannung 65 invers korrelieren bzw. korreliert werden bzw. korreliert sein (d. h. mit der Spannung über der Durchlassvorrichtung 10 invers korrelieren bzw. korreliert werden bzw. korreliert sein). Daher kann der Widerstandswert zum Senken der Spannung über der Durchlassvorrichtung 10 steigen, und umgekehrt.
Simulationsergebnisse haben gezeigt, dass es für V_in » V_out zwischen der Schaltung 100 in 1 und der vorgeschlagenen Schaltung 200 in 3 keinen Unterschied bezüglich des Ruhestroms l_q gibt. Jedoch wenn die Eingabespannung V_in beginnt, sich der Ausgabespannung V_out zu nähern, steigt der Ruhestrom l_q der Schaltung 100 von dem Lastzustand unabhängig rasch auf seinen Maximalwert an. Für die vorgeschlagene Schaltung 200 beginnt die Gate-Source-Spannung | V_gs,4| des vierten Transistors 55 zu sinken, während sich V_in V_out nähert, so dass der vierte Transistor 55 den Ruhestrom l_q in der Pufferstufe 50 verringert bzw. reduziert (aushungert). Wenn V_in fortsetzt, zu sinken, wird l_q weiter verringert bzw. reduziert, bis er seinen Minimalwert erreicht. Ferner ist der Wert von l_q für V_in nahe an V_out von dem Laststrom I_LOAD abhängig, was die Energieeffizienz der Schaltung 200 im Vergleich zur Schaltung 100 noch mehr verbessert.
Für den Fall einer PMOS-LDO-Struktur (wie beispielsweise in 3 veranschaulicht) ist die Durchlassvorrichtung 10 ein PMOS-Transistor und sind der erste, der dritte und der vierte Transistor 52, 72, 55 ebenso PMOS-Transistoren. Der zweite Transistor 54 ist ein NMOS-Transistor. Der erste Schaltungsast, der den ersten, den zweiten und den vierten Transistor 52, 54, 55 enthält, kann zwischen einer Versorgungsspannung (z. B. der Eingabespannung V_in) und der Masse gekoppelt (z. B. verbunden) sein. Ferner kann der vorbestimmte Spannungspegel die Masse sein. Das heißt, dass der dritte Transistor 72 und die Stromquelle 74 zwischen dem Drainanschlusspunkt der Durchlassvorrichtung 10 und der Masse gekoppelt (z. B. verbunden) sein kann. Für ein NMOS-LDO wie weiter unten beschrieben kann der vorbestimmte Spannungspegel eine Versorgungsspannung (ein Versorgungsspannungspegel; z. B. V_dd) sein.
In dem Beispiel von 3 sind der vierte Transistor 55, der erste Transistor 52 und der zweite Transistor 54 in dieser Reihenfolge zwischen der Versorgungsspannung (z. B. der Eingangsspannung V_in) und der Masse gekoppelt (z. B. verbunden). Das heißt, dass der vierte Transistor 55 zwischen einem Sourceanschlusspunkt des ersten Transistors 52 und der Versorgungsspannung (z. B. der Eingabespannung V_in) gekoppelt (z. B. verbunden) ist.
4 zeigt ein nicht erfindungsgemäßes Beispiel einer Schaltung 200' zum Erzeugen einer Ausgabespannung und zum Regulieren der Ausgabespannung auf eine Zielspannung, das eine alternative Konfiguration der Pufferstufe 50 umsetzt.
Nun ist der vierte Transistor 55 in den Drain des ersten Transistors 52 plaziert statt in die Source. Das heißt, dass der erste Transistor 52, der vierte Transistor 55 und der zweite Transistor 54 in dieser Reihenfolge zwischen der Versorgungsspannung (z. B. der Eingabespannung V_in) und der Masse gekoppelt (z. B. verbunden) sind. Der vierte Transistor 55 ist zwischen dem Drainanschlusspunkt des ersten Transistors 52 und dem Drainanschlusspunkt des zweiten Transistors 54 gekoppelt (z. B. verbunden). Ferner ist der Steueranschlusspunkt (z. B. der Gateanschlusspunkt) des ersten Transistors 52 mit dem Drainanschlusspunkt des vierten Transistors 55 (und an den Drainanschlusspunkt des zweiten Transistors 54) gekoppelt (z. B. verbunden).
Ansonsten ist die Schaltung 200' von 4 zur Schaltung 200 von 3 identisch. Das Betriebsprinzip der Schaltung 200' ist dasselbe wie dasjenige der Schaltung 200. Im Vergleich zur Schaltung 200 kann die Schaltung 200' unter gewissen Bedingungen leicht nachteilig sein, aber übertrifft die Schaltung 100 von 1 im Hinblick auf Energieeffizienz immer noch.
Das obengenannte Konzept zum Verringern bzw. Reduzieren (Aushungern) des Ruhestroms l_q ist allgemein auf LDO-Strukturen anwendbar. Als nächstes werden Beispiele beschrieben werden, die eine Anwendung des obengenannten Konzepts auf NMOS-LDO-Strukturen zeigen.
5 veranschaulicht ein weiteres nicht erfindungsgemäßes Beispiel einer Schaltung 300 zum Erzeugen einer Ausgabespannung und zum Regulieren der Ausgabespannung auf eine Zielspannung schematisch. Diese Figur zeigt eine allgemeine NMOS-LDO-Struktur. Nun ist die Durchlassvorrichtung (z. B. eine Ausgabedurchlassvorrichtung) 10A ein NMOS-Transistor. Ferner weist die Schaltung 300 eine Pufferstufe (eine Stromstufe) 50A auf, die sich von der Pufferstufe 50 der Schaltung 100 in 1 unterscheidet, wie unten genauer erläutert werden wird. Ansonsten können die Schaltungen 100 und 300 identisch sein.
Auch hier erzeugt die Pufferstufe 50A ein Treibersignal 64A für die Durchlassvorrichtung 10A auf der Grundlage einer ersten Steuerspannung 60. Ferner weist die Pufferstufe 50A einen ersten Schaltungsast auf, der zwischen einer Versorgungsspannung (z. B. V_dd) und der Masse gekoppelt (z. B. verbunden) ist. Beispielsweise kann der erste Schaltungsast zwischen der Versorgungsspannung und der Ausgabespannung V_out gekoppelt (z. B. verbunden) sein. Der erste Schaltungsast weist einen ersten Transistor 52A und einen zweiten Transistor 54A auf, die in Reihe gekoppelt (z. B. verbunden) sind. Der erste Transistor 52A bildet mit der Durchlassvorrichtung 10A einen Stromspiegel. Ein Steueranschlusspunkt (z. B. ein Gateanschlusspunkt) des zweiten Transistors 54A wird mit einer Spannung 66 versorgt, die von der ersten Steuerspannung 60 abhängt. Für den in 5 gezeigten NMOS-LDO ist der erste Transistor 52A ein NMOS-Transistor und der zweite Transistor 54A ein PMOS-Transistor. Der Steuer- (z. B. Gate-) und der Drainanschlusspunkt des ersten Transistors 52A sind miteinander gekoppelt (z. B. verbunden).
Um die NMOS-Durchlassvorrichtung 10A anzupassen, weist die Pufferstufe 50A ferner einen zweiten Schaltungsast auf, der zwischen die Versorgungsspannung (z. B. V_dd) und der Masse gekoppelt (z. B. verbunden) ist. Beispielsweise kann der zweite Schaltungsast zwischen der Versorgungsspannung und der Ausgabespannung V_out gekoppelt (z. B. verbunden) sein. Der zweite Schaltungsast weist einen fünften Transistor 82 und einen sechsten Transistor 84 auf, die in Reihe (nicht zwingend in dieser Reihenfolge) gekoppelt (z. B. verbunden) sind. Der fünfte Transistor 82 bildet mit dem zweiten Transistor 54A einen Stromspiegel. Ein Steueranschlusspunkt (z. B. ein Gateanschlusspunkt) des sechsten Transistors 84 wird von der ersten Steuerspannung 60 (oder einer Spannung 62, die von der ersten Steuerspannung 60 abhängt) versorgt. Für den in 5 gezeigten NMOS-LDO ist der fünfte Transistor 82 ein PMOS-Transistor und der sechste Transistor 84 ein NMOS-Transistor. Der Steuer- (z. B. Gate-) und der Drainanschlusspunkt des fünften Transistors 82 sind miteinander gekoppelt (z. B. verbunden). Zusammengefasst weist der Strompuffer 50A nun den ersten, den zweiten, den fünften und den sechsten Transistor 52A, 54A, 82, 84 auf, um zu der NMOS-Durchlassvorrichtung 10A zu passen.
6 veranschaulicht schematisch ein erfindungsgemäßes Beispiel einer Schaltung 400 zum Erzeugen einer Ausgabespannung und zum Regulieren der Ausgabespannung auf eine Zielspannung gemäß Ausführungsformen der Offenbarung.
Im Folgenden werden nur Elemente beschrieben, die sich von den bereits in 5 gezeigten Elementen unterscheiden, und es wird aus Gründen der Prägnanz eine wiederholte Beschreibung der anderen Elemente unterlassen.
6 zeigt eine allgemeine NMOS-LDO-Struktur, die als die Pufferstufe 50A einen Hungerstrommodus-Puffer [starved current mode buffer] zur l_q -Steuerung enthält. Die Pufferstufe 50A enthält nun zusätzlich zu dem ersten, dem zweiten, dem fünften und dem sechsten Transistor 52A, 54A, 82, 84 ein variables Widerstandselement 55A, das in Reihe mit dem ersten und dem zweiten Transistor 52A, 54A plaziert ist. Daher enthält der erste Schaltungsast den ersten Transistor 52A, den zweiten Transistor 54A und das variable Widerstandselement 55A enthält, die in Reihe (nicht zwingend in dieser Reihenfolge) gekoppelt (z. B. verbunden) sind. Wie unten genauer beschrieben werden wird, hat das variable Widerstandselement 55A eine Funktion, einen Strom zu begrenzen, der durch den ersten Schaltungsast fließt.
Die Schaltung 400 weist ferner eine (erste) Verfolgungsschaltung 70A zum Verfolgen einer Spannung über der Durchlassvorrichtung 10A (z. B. der Drain-Source-Spannung Vds der Durchlassvorrichtung 10A) auf. Die Verfolgungsschaltung 70A (z. B. eine VDS-Verfolgungsschaltung) hat ferner eine Funktion, eine zweite Steuerspannung 65A auf der Grundlage (z. B. in Abhängigkeit von) der Spannung über der Durchlassvorrichtung 10A zu erzeugen. Das variable Widerstandselement 55A wird von der zweiten Steuerspannung 65A gesteuert, d. h. das variable Widerstandselement 55A begrenzt den Strom, der durch den ersten Schaltungsast (allgemeiner durch die Pufferstufe 50A) fließt, auf der Grundlage (z. B. in Abhängigkeit von) der zweiten Steuerspannung 65A.
Die Verfolgungsschaltung 70A kann einen dritten Transistor 72A und eine Stromquelle (z. B. eine Vorstrom- bzw. eine Bias-Strom-Quelle) 74A aufweisen, die in Reihe (nicht zwingend in dieser Reihenfolge) zwischen einem Drainanschlusspunkt der Durchlassvorrichtung 10A und einem vorbestimmten Spannungspegel gekoppelt (z. B. verbunden) sind. Die Stromquelle 74A kann einen Vorstrom bzw. einen Bias-Strom für den dritten Transistor 72A erzeugen. Der Steueranschlusspunkt (z. B. ein Gateanschlusspunkt) und der Drainanschlusspunkt des dritten Transistors 72A können miteinander gekoppelt (z. B. verbunden) sein. Die zweite Steuerspannung 65A kann an dem Gateanschlusspunkt des dritten Transistors 72A abgegriffen werden. Man kann sagen, dass die zweite Steuerspannung 65A die Spannung über der Durchlassvorrichtung 10A verfolgt. Die Gate-Source-Spannung V_gs,3 des dritten Transistors 72A ist fest und durch den Vorstrom bzw. den Bias-Strom I_bias festgelegt, der von der Stromquelle 74A erzeugt wird. Der Betrieb der Verfolgungsschaltung 70A in der Schaltung 400 erfolgt zu demjenigen der Verfolgungsschaltung 70 der Schaltung 200, der oben beschrieben wurde, analog.
In Ausführungsformen kann das variable Widerstandselement 55A ein (vierter) Transistor sein und ein Steueranschlusspunkt (z. B. ein Gateanschlusspunkt) des vierten Transistors 55A kann mit der zweiten Steuerspannung 65A versorgt werden (z. B. die zweite Steuerspannung kann an den Steueranschlusspunkt (z. B. den Gateanschlusspunkt) des vierten Transistors 55A zugeführt, bereitgestellt bzw. geliefert werden). Zu diesem Zweck können der Gateanschlusspunkt des dritten und des vierten Transistors 72A, 55A miteinander gekoppelt (z. B. verbunden) sein.
Dann ist die Gate-Source-Spannung V_gs,4 des vierten Transistors 55A von der Spannung V_ds,PD über der Durchlassvorrichtung 10A linear abhängig. Die Spannung V_ds,PD über der Durchlassvorrichtung 10A ist die Differenz zwischen der Ausgabespannung V_out und der Eingabespannung V_in, V_ds,PD = V_in - V_out.
Der Betrieb des vierten Transistors 55A erfolgt zu demjenigen des vierten Transistors 55 in der Schaltung 200 der 3, der oben beschrieben wurde, analog.
Zum Begrenzen eines Stroms, der durch den zweiten Schaltungsast fließt, weist der zweite Schaltungsast zusätzlich zu dem fünften und dem sechsten Transistor 82, 84, auch einen siebten Transistor 85 auf, der als ein zweites Widerstandselement fungiert. Der Betrieb des siebten Transistors 85 wird unten beschrieben werden.
In dem Fall einer NMOS-LDO-Struktur (wie beispielsweise in 6 veranschaulicht) ist die Durchlassvorrichtung 10A ein NMOS-Transistor und sind der erste, der dritte und der vierte Transistor 52A, 72A, 55A ebenso NMOS-Transistoren. Der zweite Transistor 54A ist ein PMOS-Transistor. Der erste Schaltungsast, der den ersten, den zweiten und den vierten Transistor 52A, 54A, 55A enthält, kann zwischen der Versorgungsspannung (z. B. V_dd) und der Masse (z. B. zwischen der Versorgungsspannung und der Ausgabespannung) gekoppelt (z. B. verbunden) sein. Der zweite Transistor 54A, der erste Transistor 52A und der vierte Transistor 55A können in dieser Reihenfolge zwischen der Versorgungsspannung (z. B. V_dd) und der Masse (z. B. zwischen der Versorgungsspannung und der Ausgabespannung) gekoppelt (z. B. verbunden) sein. Das heißt, dass der vierte Transistor 55A zwischen einem Sourceanschlusspunkt des ersten Transistors 52A und der Masse gekoppelt (z. B. verbunden) sein kann. Ferner kann der vorbestimmte Spannungspegel die Versorgungsspannung (z. B. V_dd) sein. Das heißt, dass der dritte Transistor 72A und die Stromquelle 74A zwischen dem Drainanschlusspunkt der Durchlassvorrichtung 10A und der Versorgungsspannung gekoppelt (z. B. verbunden) sein kann.
Im Beispiel der 6 sind der fünfte, der sechste und der siebte Transistor 82, 84, 85 in Reihe gekoppelt (z. B. verbunden). Insbesondere ist der siebte Transistor 85 ein PMOS-Transistor, der zwischen der Versorgungsspannung und einem Sourceanschlusspunkt des fünften Transistors 82 gekoppelt (z. B. verbunden) ist. Die Schaltung 400 weist ferner eine zweite Verfolgungsschaltung (z. B. eine pdrive-VDS-Verfolgungsschaltung) 75 zum Verfolgen einer Spannung über dem zweiten Transistor 52A und zum Erzeugen einer dritten Steuerspannung 68 zum Steuern des siebten Transistors 85 auf. Die zweite Verfolgungsschaltung 75 weist einen achten Transistor 76 (einen PMOS-Transistor) und eine zweite Stromquelle (z. B. eine Vorstrom- bzw. eine Bias-Strom-Quelle) 77 auf, die (nicht zwingend in dieser Reihenfolge) zwischen einem Drainanschlusspunkt des zweiten Transistors (54A) und der Masse gekoppelt (z. B. verbunden) sind. Man kann sagen, dass die dritte Steuerspannung 68 die Spannung über dem zweiten Transistor 54A verfolgt. Der Betrieb der zweiten Verfolgungsschaltung 75 erfolgt zu demjenigen der Verfolgungsschaltung 70 in Schaltung 200 und der Verfolgungsschaltung 70A in Schaltung 400 analog. Der Steueranschlusspunkt (z. B. der Gateanschlusspunkt) des siebten Transistors 85 wird mit der dritten Steuerspannung 68 versorgt.
Die Schaltung 400 der 6 setzt das Konzept der vorliegenden Offenbarung für eine NMOS-LDO-Struktur um. Es werden zwei zusätzliche VDS-Verfolgungsschaltungen 70A und 75 mit den entsprechenden Stromaushungerungstransistoren 55A und 85 benötigt, um den Ruhestrom l_q für den NMOS-LDO zu steuern. Wenn die Vds-Spannung der Durchlassvorrichtung 10A unter einen gewissen Schwellenwert sinkt, werden die Aushungerungstransistoren 55A und 85 den Ruhestrom l_q des Strompuffers in der gleichen Weise wie für die PMOS-LDO-Struktur in 3 verringern bzw. reduzieren.
In dem Beispiel von 6 ist der siebte Transistor 85 ein PMOs-Transistor, der zwischen der Versorgungsspannung und einem Sourceanschlusspunkt des fünften Transistors 82 gekoppelt (z. B. verbunden) ist. Ferner wird der Gateanschlusspunkt des siebten Transistors 85 zum Steuern des siebten Transistors 85 mit der dritten Steuerspannung 68 versorgt, die von der zweiten Verfolgungsschaltung 75 erzeugt wird.
Die in der vorliegenden Offenbarung beschriebenem Konzepte sind allgemein auf Spannungsreglerkonfigurationen (z. B. LDO-Konfigurationen) inklusive einer Pufferstufe anwendbar.
Sofern nicht anders angegeben, können Elemente einer Reihenverbindung von zwei oder mehr Elementen in jeglicher Reihenfolge miteinander gekoppelt (z. B. verbunden) werden, nicht nur in der explizit ausgesagten Reihenfolge.
Es sollte beachtet werden, dass Gerätemerkmale, die oben beschrieben sind, jeweiligen Verfahrensmerkmalen entsprechen, die jedoch aus Gründen der Prägnanz vielleicht nicht explizit beschrieben wurden. Die Offenbarung des vorliegenden Dokuments wird erachtet, sich auch auf solche Verfahrensmerkmale zu erstrecken. Insbesondere bezieht sich die vorliegende Offenbarung selbstverständlich auf Verfahren zum Betreiben der oben beschriebenen Schaltungen.
Es sollte ferner beachtet werden, dass die Beschreibung und die Zeichnungen die Prinzipien der vorgeschlagenen Vorrichtung lediglich veranschaulichen. Fachleute werden in der Lage sein, diverse Anordnungen umzusetzen, welche, obschon sie hier nicht explizit beschrieben oder gezeigt sind, die Prinzipien der Erfindung verkörpern und in deren Geist und Umfang enthalten sind. Ferner ist prinzipiell beabsichtigt, dass alle Beispiele und Ausführungsformen, die in dem vorliegenden Dokument umrissen wurden, ausdrücklich nur Erklärungszwecken dienen, um den Leser beim Verstehen der Prinzipien des vorgeschlagenen Verfahrens zu unterstützen. Ferner ist beabsichtigt, dass alle hiesigen Aussagen, die Prinzipien, Aspekte und Ausführungsformen der Erfindung, sowie spezifische Beispiele davon Äquivalente davon umfassen.

Claims

Schaltung (200) zum Erzeugen einer Ausgabespannung und zum Regeln der Ausgabespannung auf eine Zielspannung, wobei die Schaltung (200) Folgendes aufweist: eine Durchlassvorrichtung (10), die zwischen einem Eingangsspannungspegel und einem Ausgabespannungspegel gekoppelt ist, eine Fehlerverstärkerstufe (30), die dazu konfiguriert ist, eine erste Steuerspannung (60) auf der Grundlage einer Referenzspannung und der Ausgabespannung zu erzeugen, eine Pufferstufe (50), die dazu konfiguriert ist, ein Treibersignal für die Durchlassvorrichtung (10) auf der Grundlage der ersten Steuerspannung (60) zu erzeugen, und eine Verfolgungsschaltung (70), die dazu konfiguriert ist, eine Spannung über der Durchlassvorrichtung (10) zu verfolgen und eine zweite Steuerspannung (65) auf der Grundlage der Spannung über der Durchlassvorrichtung (10) zu erzeugen, wobei die Pufferstufe (50) ein variables Widerstandselement (55) zum Begrenzen eines Stroms, der durch die Pufferstufe (50) fließt, auf der Grundlage der zweiten Steuerspannung (65), aufweist, die Pufferstufe (50) ferner einen Schaltungsast mit einem ersten Transistor (52) und einem zweiten Transistor (54), der in Reihe mit dem variablen Widerstandselement (55) gekoppelt ist, aufweist, der erste Transistor (52) mit der Durchlassvorrichtung (10) einen Stromspiegel bildet, ein Gateanschlusspunkt des zweiten Transistors (54) mit einer ersten Spannung versorgt wird, die von der ersten Steuerspannung (60) abhängt, das variable Widerstandselement (55) ein vierter Transistor ist, der Gateanschlusspunkt des vierten Transistors (55) mit der zweiten Steuerspannung (65) versorgt wird, die Durchlassvorrichtung (10), der erste Transistor (52) und der vierte Transistor (55) PMOS-Transistoren sind und der zweite Transistor (54) ein NMOS-Transistor ist, der erste, der zweite und der vierte Transistor (52, 54, 55) in Reihe zwischen einem Versorgungsspannungspegel und der Masse gekoppelt sind, der vierte Transistor (55) zwischen einem Sourceanschlusspunkt des ersten Transistors (52) und dem Eingangsspannungspegel gekoppelt ist, und ein Gate- und ein Drainanschlusspunkt des ersten Transistors (52) miteinander gekoppelt sind.
Schaltung (200) nach Anspruch 1, wobei die Verfolgungsschaltung (70) Folgendes aufweist: einen dritten Transistor (72) und eine Stromquelle (74), die zwischen einem Drainanschlusspunkt der Durchlassvorrichtung (10) und einem vorbestimmten Spannungspegel gekoppelt ist, wobei ein Gateanschlusspunkt und ein Drainanschlusspunkt des dritten Transistors (72) miteinander gekoppelt sind, und die zweite Steuerspannung (65) die Spannung an dem Gateanschlusspunkt des dritten Transistors (72) ist.
Schaltung (200) nach Anspruch 2, wobei der dritte Transistor (72) ein PMOS-Transistor ist, und der dritte Transistor (72) und die Stromquelle (74) in Reihe zwischen dem Drainanschlusspunkt der Durchlassvorrichtung (10) und der Masse gekoppelt sind.
Verfahren zum Betreiben einer Schaltung (200) zum Erzeugen einer Ausgabespannung und zum Regeln der Ausgabespannung auf eine Zielspannung, wobei die Schaltung eine Durchlassvorrichtung (10) aufweist, die zwischen einem Eingangsspannungspegel und einem Ausgabespannungspegel gekoppelt ist, wobei das Verfahren Folgendes aufweist: Erzeugen einer ersten Steuerspannung (60) auf der Grundlage einer Referenzspannung und der Ausgabespannung mittels einer Fehlerverstärkerstufe (30), Erzeugen eines Treibersignals für die Durchlassvorrichtung (10) auf der Grundlage der ersten Steuerspannung (60) mittels einer Pufferstufe (50), Verfolgen einer Spannung über der Durchlassvorrichtung (10) und Erzeugen einer zweiten Steuerspannung (65) auf der Grundlage der Spannung über der Durchlassvorrichtung (10) mittels einer Verfolgungsschaltung (70), und Begrenzen eines Stroms, der durch die Pufferstufe (50) fließt, auf der Grundlage der zweiten Steuerspannung (65) mittels eines variablen Widerstandselements (55), das in der Pufferstufe (50) enthalten ist, wobei die Pufferstufe (50) ferner einen Schaltungsast mit einem ersten Transistor (52) und einem zweiten Transistor (54) aufweist, der in Reihe mit dem variablen Widerstandselement (55) gekoppelt ist, der erste Transistor (52) mit der Durchlassvorrichtung (10) einen Stromspiegel bildet, und das Verfahren ferner ein Versorgen eines Gateanschlusspunkts des zweiten Transistors (54) mit einer ersten Spannung aufweist, die von der ersten Steuerspannung (60) abhängt, das variable Widerstandselement (55) ein vierter Transistor ist und das Verfahren ferner ein Versorgen des Gateanschlusspunkts des vierten Transistors (55) mit der zweiten Steuerspannung (65) aufweist, die Durchlassvorrichtung (10), der erste Transistor (52) und der vierte Transistor (55) PMOS-Transistoren sind und der zweite Transistor (54) ein NMOS-Transistor ist, der erste, der zweite und der vierte Transistor (52, 54, 55) in Reihe zwischen einem Versorgungsspannungspegel und der Masse gekoppelt sind, der vierte Transistor (55) zwischen einem Sourceanschlusspunkt des ersten Transistors (52) und dem Eingangsspannungspegel gekoppelt ist, und ein Gate- und ein Drainanschlusspunkt des ersten Transistors (52) miteinander gekoppelt sind.
Verfahren nach Anspruch 4, wobei die Verfolgungsschaltung (70) einen dritten Transistor (72) und eine Stromquelle (74) aufweist, die zwischen einem Drainanschlusspunkt der Durchlassvorrichtung (10) und einem vorbestimmten Spannungspegel gekoppelt ist, und wobei ein Gateanschlusspunkt und ein Drainanschlusspunkt des dritten Transistors (72) miteinander gekoppelt sind, und die zweite Steuerspannung (65) die Spannung an dem Gateanschlusspunkt des dritten Transistors (72) ist.
Verfahren nach Anspruch 5, wobei der dritte Transistor (72) ein PMOS-Transistor ist, und der dritte Transistor (72) und die Stromquelle (74) in Reihe zwischen dem Drainanschlusspunkt der Durchlassvorrichtung (10) und der Masse gekoppelt sind.
Schaltung (400) zum Erzeugen einer Ausgabespannung und zum Regeln der Ausgabespannung auf eine Zielspannung, wobei die Schaltung (400) Folgendes aufweist: eine Durchlassvorrichtung (10A), die zwischen einem Eingangsspannungspegel und einem Ausgabespannungspegel gekoppelt ist, eine Fehlerverstärkerstufe (30), die dazu konfiguriert ist, eine erste Steuerspannung (60) auf der Grundlage einer Referenzspannung und der Ausgabespannung zu erzeugen, eine Pufferstufe (50A), die dazu konfiguriert ist, ein Treibersignal (64A) für die Durchlassvorrichtung (10A) auf der Grundlage der ersten Steuerspannung (60) zu erzeugen, eine erste Verfolgungsschaltung (70A), die dazu konfiguriert ist, eine Spannung über der Durchlassvorrichtung (10A) zu verfolgen und eine zweite Steuerspannung (65A) auf der Grundlage der Spannung über der Durchlassvorrichtung (10A) zu erzeugen, eine zweite Verfolgungsschaltung (75), die dazu konfiguriert ist, eine Spannung über einem zweiten Transistor (54A) zu verfolgen und eine dritte Steuerspannung (68) auf der Grundlage der Spannung über dem zweiten Transistor (54A) zu erzeugen, wobei die Pufferstufe (50A) ein erstes variables Widerstandselement (55A) zum Begrenzen eines Stroms, der durch einen ersten Schaltungsast der Pufferstufe (50A) fließt, auf der Grundlage der zweiten Steuerspannung (65A), enthält, wobei die Pufferstufe (50A) ferner ein zweites Widerstandselement zum Begrenzen eines Stroms, der durch einen zweiten Schaltungsast der Pufferstufe (50A) fließt, auf der Grundlage der dritten Steuerspannung (68), enthält, wobei der erste Schaltungsast einen ersten Transistor (52A), den zweiten Transistor (54A) und das erste variable Widerstandselement (55A) enthält, wobei das erste variable Widerstandselement (55A) ein vierter Transistor (55A) ist, und ein Gateanschlusspunkt des vierten Transistors (55A) mit der zweiten Steuerspannung (65A) versorgt wird wobei der erste Transistor (52A) mit der Durchlassvorrichtung (10A) einen Stromspiegel bildet, wobei der Gateanschlusspunkt des zweiten Transistors (54A) mit einer ersten Spannung (66) versorgt wird, die von der ersten Steuerspannung (60) abhängt, wobei die Durchlassvorrichtung (10A), der erste Transistor (52A) und der vierte Transistor (55A) NMOS-Transistoren sind und der zweite Transistor (54A) ein PMOS-Transistor ist, wobei der erste, der zweite und der vierte Transistor (52A, 54A, 55A) in Reihe zwischen einem Versorgungsspannungspegel und der Masse gekoppelt sind, wobei der vierte Transistor (55A) zwischen einem Sourceanschlusspunkt des ersten Transistors (52) und der Masse gekoppelt ist, und wobei ein Gate- und ein Drainanschlusspunkt des ersten Transistors (52A) miteinander gekoppelt sind, wobei der zweite Schaltungsast einen fünften Transistor (82), einen sechsten Transistor (84) und das zweite Widerstandselement enthält, wobei das zweite Widerstandselement ein siebter Transistor (85) ist, und ein Gateanschlusspunkt des siebten Transistors (85) mit der dritten Steuerspannung (68) versorgt wird, wobei der fünfte Transistor (82) mit dem zweiten Transistor (84A) einen Stromspiegel bildet, wobei der Gateanschlusspunkt des sechsten Transistors (84) mit einer zweiten Spannung (62) versorgt wird, die von der ersten Steuerspannung (60) abhängt, wobei der fünfte Transistor (82) und der siebte Transistor (85) PMOS-Transistoren sind und der sechste Transistor (84) ein NMOS-Transistor ist, wobei der fünfte, der sechste und der siebte Transistor (82, 84, 85) in Reihe zwischen einem Versorgungsspannungspegel und der Masse gekoppelt sind, wobei der siebte Transistor (85) zwischen einem Sourceanschlusspunkt des fünften Transistors (82) und dem Versorgungsspannungspegel gekoppelt ist, und wobei ein Gate- und ein Drainanschlusspunkt des fünften Transistors (82) miteinander gekoppelt sind.
Verfahren zum Betreiben einer Schaltung (400) zum Erzeugen einer Ausgabespannung und zum Regeln der Ausgabespannung auf eine Zielspannung, wobei die Schaltung eine Durchlassvorrichtung (10A) aufweist, die zwischen einem Eingangsspannungspegel und einem Ausgabespannungspegel gekoppelt ist, wobei das Verfahren Folgendes aufweist: Erzeugen einer ersten Steuerspannung (60) auf der Grundlage einer Referenzspannung und der Ausgabespannung mittels einer Fehlerverstärkerstufe (30), Erzeugen eines Treibersignals (64A) für die Durchlassvorrichtung (10A) auf der Grundlage der ersten Steuerspannung (60) mittels einer Pufferstufe (50A), Verfolgen einer Spannung über der Durchlassvorrichtung (10A) und Erzeugen einer zweiten Steuerspannung (65A) auf der Grundlage der Spannung über der Durchlassvorrichtung (10A) mittels einer ersten Verfolgungsschaltung (70A), Begrenzen eines Stroms, der durch einen ersten Schaltungsast der Pufferstufe (50A) fließt, auf der Grundlage der zweiten Steuerspannung (65A) mittels eines ersten variablen Widerstandselements (55A), das in der Pufferstufe (50A) enthalten ist, Begrenzen eines Stroms der durch einen zweiten Schaltungsast der Pufferstufe (50A) fließt, auf der Grundlage der dritten Steuerspannung (68) mittels eines zweiten Widerstandselements, das in der Pufferstufe (50A) enthalten ist, Verfolgen einer Spannung über einem zweiten Transistor (54A) und Erzeugen einer dritten Steuerspannung (68) auf der Grundlage der Spannung über dem zweiten Transistor (54A) mittels einer zweiten Verfolgungsschaltung (75), wobei der erste Schaltungsast der Pufferstufe (50A) einen ersten Transistor (52A), den zweiten Transistor (54A) und das variable Widerstandselement (55A) enthält, wobei das Verfahren ferner das Versorgen eines Gateanschlusspunkts des zweiten Transistors (54A) mit einer ersten Spannung (66), die von der ersten Steuerspannung (60) abhängt, aufweist, wobei das variable Widerstandselement (55A) ein vierter Transistor (55A) ist, und das Verfahren ferner das Versorgen des Gateanschlusspunkts des vierten Transistors (55A) mit der zweiten Steuerspannung (65A) aufweist, wobei der erste Transistor (52A) mit der Durchlassvorrichtung (10A) einen Stromspiegel bildet, wobei die Durchlassvorrichtung (10A), der erste Transistor (52A) und der vierte Transistor (55A) NMOS-Transistoren sind und der zweite Transistor (54A) ein PMOS-Transistor ist, wobei der erste, der zweite und der vierte Transistor (52A, 54A, 55A) in Reihe zwischen einem Versorgungsspannungspegel und der Masse gekoppelt sind, wobei der vierte Transistor (55A) zwischen einem Sourceanschlusspunkt des ersten Transistors (52) und der Masse gekoppelt ist, und wobei ein Gate- und ein Drainanschlusspunkt des ersten Transistors (52A) miteinander gekoppelt sind, wobei der zweite Schaltungsast der Pufferstufe (50A) einen fünften Transistor (82), einen sechsten Transistor (84) und das zweite Widerstandselement enthält, wobei das Verfahren ferner das Versorgen des Gateanschlusspunkts des sechsten Transistors (84) mit einer zweiten Spannung (62), die von der ersten Steuerspannung (60) abhängt, aufweist, wobei das zweite Widerstandselement ein siebter Transistor (85) ist, und das Verfahren ferner das Versorgen des Gateanschlusspunkts des siebten Transistors (85) mit der dritten Steuerspannung (68) aufweist, wobei der fünfte Transistor (82) mit dem zweiten Transistor (84A) einen Stromspiegel bildet, wobei der fünfte Transistor (82) und der siebte Transistor (85) PMOS-Transistoren sind und der sechste Transistor (84) ein NMOS-Transistor ist, wobei der fünfte, der sechste und der siebte Transistor (82, 84, 85) in Reihe zwischen einem Versorgungsspannungspegel und der Masse gekoppelt sind, wobei der siebte Transistor (85) zwischen einem Sourceanschlusspunkt des fünften Transistors (82) und dem Versorgungsspannungspegel gekoppelt ist, und wobei ein Gate- und ein Drainanschlusspunkt des fünften Transistors (82) miteinander gekoppelt sind.