KR102365143B1

KR102365143B1 - 멀티-파워와 게인-부스팅 기술을 이용하는 전압 레귤레이터와 이를 포함하는 모바일 장치들

Info

Publication number: KR102365143B1
Application number: KR1020150181279A
Authority: KR
Inventors: 양준혁; 김대용; 김상호; 박재진
Original assignee: 삼성전자주식회사
Priority date: 2015-09-22
Filing date: 2015-12-17
Publication date: 2022-02-18
Also published as: KR20170035310A; DE102016117759A1; US9933799B2; DE102016117759B4; US20170083034A1

Abstract

멀티-파워와 게인 부스팅 기술을 이용하는 전압 레귤레이터가 공개된다. 상기 전압 레귤레이터는 제1노드로 공급되는 제1전압을 동작 전압으로서 사용하고, 기준 전압과 네거티브 피드백 루프를 통해 수신되는 피드백 전압과의 차이를 증폭하고 증폭된 전압을 출력하는 에러 증폭기와, 제2전압을 공급하는 제2노드와 상기 전압 증폭기의 출력 노드 사이에 연결된 전력 트랜지스터와, 상기 제1전압의 제1파워 시퀀스, 상기 제2전압의 제2파워 시퀀스, 및 동작 제어 신호에 기초하여, 상기 전력 트랜지스터의 게이트로 공급되는 게이트 전압의 레벨과 상기 전력 트랜지스터의 바디로 공급되는 바디 전압의 레벨을 선택하는 스위치 회로를 포함한다.

Description

멀티-파워와 게인-부스팅 기술을 이용하는 전압 레귤레이터와 이를 포함하는 모바일 장치들{VOLTAGE REGULATOR USING MULTI-POWER AND GAIN-BOOSTING TECHNIQUE, AND MOBILE DEVICE HAVING THE SAME}

본 발명의 개념에 따른 실시 예는 전압 레귤레이터에 관한 것으로, 특히 멀티-파워(multi-power)와 게인-부스팅 기술(gain-boosting technique)을 이용하는 전압 레귤레이터와 이를 포함하는 모바일 장치들에 관한 것이다.

최근 모바일 기기의 급격한 발전으로 인해 상기 모바일 기기(mobile device)에서 사용될 수 있는 고급 기능들은 늘어나는 반면, 상기 모바일 기기의 배터리의 용량은 한계가 있으므로, 대부분의 제조업체는 상기 모바일 기기의 사용 시간을 늘리기 위해 많은 노력을 한다. 즉, 배터리의 용량이 얼마나 크냐보다는 상기 배터리를 얼마나 효율적으로 사용할 것인가가 관건이다.

일반적으로 모바일 기기는 상기 모바일 기기에 포함된 전력 관리(power management) IC로부터 전원 전압을 공급받아 상기 전원 전압을 상기 모바일 기기에 포함된 반도체 칩에서 필요한 전압으로 변환하는 로우 드롭아웃(low dropout(LDO)) 레귤레이터를 포함한다. LDO 레귤레이터가 정확한 출력 전압을 생성하기 위해서는 입력 전압과 상기 출력 전압의 차이, 즉 드롭아웃 전압을 충분히 확보해야 한다.

그러나 드롭아웃 전압이 너무 작으면, LDO 레귤레이터의 전체 피드백 루프 게인(feedback loop gain)이 감소한다. 이에 따라 LDO 레귤레이터의 출력 전압에 큰 오차가 발생한다. 드롭아웃 전압을 충분히 확보하는 것이 설계에서 유리하나, 상기 드롭아웃 전압이 증가할수록 LDO 레귤레이터의 전력 효율(power efficient)은 감소한다.

LDO 레귤레이터가 파워 라인들을 통해 전력 관리 IC로부터 전원 전압을 공급받을 때, 상기 LDO 레귤레이터의 입력 전압은 상기 전력 관리 IC의 출력 전압이 아니라 상기 출력 전압으로부터 상기 파워 라인들의 전압 강하를 뺀 전압이므로, 상기 LDO 레귤레이터의 입력 전압이 낮아지면, 드롭아웃 전압은 거의 0에 가까워질 수 있다. 이때, LDO 레귤레이터의 전체 피드백 루프 게인은 상당히 낮아지므로, 상기 LDO 레귤레이터는 정상적으로 동작할 수 없다.

본 발명이 이루고자 하는 기술적인 과제는 드롭아웃 전압을 매우 작게 낮추면서도 에러 증폭기의 게인을 부스팅하여 전력 효율을 극대화하면서 정상적으로 동작할 수 있는 전압 레귤레이터와 이를 포함하는 모바일 장치를 제공하는 것이다.

본 발명의 실시 예에 따른 전압 레귤레이터는 제1노드를 통해 공급되는 제1전압을 동작 전압으로서 사용하고, 기준 전압과 네거티브 피드백 루프를 통해 수신되는 피드백 전압과의 차이를 증폭하고 증폭된 전압을 출력하는 에러 증폭기와, 제2전압을 공급하는 제2노드와 출력 노드 사이에 연결된 전력 트랜지스터와, 상기 제1전압의 제1파워 시퀀스, 상기 제2전압의 제2파워 시퀀스, 및 동작 제어 신호에 기초하여, 상기 전력 트랜지스터의 게이트로 공급되는 게이트 전압의 레벨과 상기 전력 트랜지스터의 바디로 공급되는 바디 전압의 레벨을 선택하는 스위치 회로를 포함한다. 상기 제1전압은 상기 제2전압보다 더 높다.

실시 예들에 따라, 상기 제1전압과 상기 제2전압 중에서 어느 하나가 파워-업 되지 않았을 때, 상기 스위치 회로는 상기 제1전압과 상기 제2전압 중에서 더 높은 전압을 상기 게이트 전압과 상기 바디 전압으로서 선택하고, 상기 에러 증폭기의 출력 노드로부터 상기 전력 트랜지스터의 상기 게이트를 분리한다.

실시 예들에 따라, 상기 제1전압과 상기 제2전압 각각이 파워-업 되고 상기 동작 제어 신호가 디스에이블일 때, 상기 스위치 회로는 상기 제1전압 또는 상기 제2전압을 상기 게이트 전압과 상기 바디 전압으로서 선택하고, 상기 에러 증폭기의 출력 노드와 상기 전력 트랜지스터의 상기 게이트를 연결한다.

실시 예들에 따라, 상기 제1전압과 상기 제2전압 각각이 파워-업 되고 상기 동작 제어 신호가 인에이블일 때, 상기 스위치 회로는 상기 에러 증폭기의 출력 전압을 상기 게이트 전압으로서 선택하고, 상기 제2전압을 상기 바디 전압으로서 선택한다.

상기 동작 제어 신호가 인에이블일 때, 상기 에러 증폭기는 상기 제1전압을 상기 동작 전압으로서 사용하여 상기 증폭된 전압을 출력하고, 상기 동작 제어 신호가 디스에이블일 때, 상기 에러 증폭기는 상기 제1전압을 상기 동작 전압으로서 사용하지 않는다.

상기 스위치 회로는 상기 에러 증폭기의 출력 노드와 상기 전력 트랜지스터의 상기 게이트 사이에 연결된 제1스위치 회로와, 상기 제1노드, 상기 제2노드, 및 상기 전력 트랜지스터의 상기 게이트 사이에 연결된 제2스위치 회로와, 상기 제1노드, 상기 제2노드, 및 상기 전력 트랜지스터의 상기 바디 사이에 연결된 제3스위치 회로를 포함한다.

상기 제1스위치 회로는, 상기 제1파워 시퀀스와 상기 제2파워 시퀀스에 기초하여 생성된 파워-온 신호에 응답하여, 상기 에러 증폭기의 상기 출력 노드와 상기 전력 트랜지스터의 상기 게이트의 연결을 제어하고, 상기 제2스위치 회로는, 상기 파워-온 신호와 상기 동작 제어 신호에 기초하여, 상기 제1노드와 상기 전력 트랜지스터의 상기 게이트의 연결과 상기 제2노드와 상기 전력 트랜지스터의 게이트의 연결을 제어하고, 상기 제3스위치 회로는, 상기 파워-온 신호와 상기 동작 제어 신호에 기초하여, 상기 제1노드와 상기 제2노드 중에서 어느 하나와 상기 전력 트랜지스터의 상기 바디의 연결을 제어한다.

상기 제1스위치 회로, 상기 제2스위치 회로, 및 상기 제3스위치 회로 각각은 상기 파워-온 신호와 상기 동작 제어 신호 중에서 적어도 하나를 처리하는 로직 게이트 회로를 포함하고, 상기 적어도 하나의 로직 게이트 회로는 상기 제1전압과 상기 제2전압 중에서 더 높은 전압을 동작 전압으로서 사용한다.

상기 에러 증폭기는 2-스테이지 캐스코드 구조를 갖고, 상기 기준 전압과 상기 피드백 전압과의 상기 차이를 증폭하는 증폭 스테이지와, 2-스테이지 캐스코드 구조를 갖고, 상기 증폭 스테이지에 의해 증폭된 전압을 상기 스위치 회로로 출력하는 출력 스테이지를 포함한다.

상기 출력 스테이지는 상기 제1노드와 상기 에러 증폭기의 출력 노드 사이의 풀-업 패스에 형성된 제1로컬 피드백 루프와, 상기 에러 증폭기의 상기 출력 노드와 접지 사이의 풀-다운 패스에 형성된 제2로컬 피드백 루프를 포함한다.

상기 에러 증폭기는 상기 제2로컬 피드백 루프의 일부를 공유하면서 상기 에러 증폭기의 상기 출력 노드와 상기 접지 사이에 형성된 제3로컬 피드백 루프를 더 포함한다.

본 발명의 실시 예에 따른 모바일 장치는 전압 레귤레이터와, 제1전송 라인을 통해 제1전압을 상기 전압 레귤레이터로 공급하고 제2전송 라인을 통해 제2전압을 상기 전압 레귤레이터로 공급하는 전력 관리 IC를 포함한다. 상기 전압 레귤레이터는 상기 제1전송 라인에 연결된 제1노드를 통해 공급된 상기 제1전압을 동작 전압으로서 사용하고, 기준 전압과 네거티브 피드백 루프를 통해 수신되는 피드백 전압과의 차이를 증폭하고 증폭된 전압을 출력하는 에러 증폭기와, 상기 제2전송 라인에 연결된 제2노드와 상기 전압 레귤레이터의 출력 노드 사이에 연결된 전력 트랜지스터와, 상기 제1전압의 제1파워 시퀀스, 상기 제2전압의 제2파워 시퀀스, 및 동작 제어 신호에 기초하여, 상기 전력 트랜지스터의 게이트로 공급되는 게이트 전압의 레벨과 상기 전력 트랜지스터의 바디로 공급되는 바디 전압의 레벨을 선택하는 스위치 회로를 포함한다.

본 발명의 실시 예에 따른 모바일 장치는 메모리와, 전압 레귤레이터를 포함하는 메모리 컨트롤러와, 제1전압과 제2전압을 상기 전압 레귤레이터로 공급하고 제3전압을 상기 메모리로 공급하는 전력 관리 IC를 포함한다. 상기 전압 레귤레이터는 제1노드를 통해 수신된 상기 제1전압을 동작 전압으로서 사용하고, 기준 전압과 네거티브 피드백 루프를 통해 수신되는 피드백 전압과의 차이를 증폭하고 증폭된 전압을 출력하는 에러 증폭기와, 상기 제2전압을 수신하는 제2노드와 상기 전압 레귤레이터의 출력 노드 사이에 연결된 전력 트랜지스터와, 상기 제1전압의 제1파워 시퀀스, 상기 제2전압의 제2파워 시퀀스, 및 동작 제어 신호에 기초하여, 상기 전력 트랜지스터의 게이트로 공급되는 게이트 전압의 레벨과 상기 전력 트랜지스터의 바디로 공급되는 바디 전압의 레벨을 선택하는 스위치 회로를 포함하고, 상기 제1전압은 상기 제2전압보다 높다.

상기 에러 증폭기는, 2-스테이지 캐스코드 구조를 갖고, 상기 기준 전압과 상기 피드백 전압과의 상기 차이를 증폭하는 증폭 스테이지와, 2-스테이지 캐스코드 구조를 갖고, 상기 증폭 스테이지에 의해 증폭된 전압을 상기 스위치 회로로 출력하는 출력 스테이지를 포함한다.

본 발명의 실시 예에 따른 멀티-파워와 게인 부스팅 기술을 이용하는 전압 레귤레이터는 드롭아웃 전압이 매우 작더라도 상기 전압 레귤레이터가 정상적으로 동작할 수 있도록 상기 게인 부스팅 기술을 이용하여 상기 전압 레귤레이터에 포함된 에러 증폭기의 이득을 부스팅할 수 있다. 따라서, 상기 전압 레귤레이터는 상기 전압 레귤레이터의 전력 효율을 높이거나 극대화할 수 있는 효과가 있다.

상기 전압 레귤레이터를 포함하는 전자 장치는 상기 전자 장치에 의해 사용되는 배터리의 사용 시간을 늘릴 수 있을 뿐만 아니라 전력 손실로 인한 에너지의 유출되는 것을 방지함으로써 상기 전자 장치에서 발생하는 발열을 감소시킬 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명이 실시 예에 따른 집적 회로의 블록도이다.
도 2는 도 1에 도시된 본 발명의 실시 예에 따른 제1스위치 회로의 실시 예이다.
도 3은 도 2에 도시된 본 발명의 실시 예에 따른 전력 선택기 회로의 실시 예이다.
도 4는 도 1에 도시된 본 발명의 실시 예에 따른 제2스위치 회로의 실시 예이다.
도 5는 도 1에 도시된 본 발명의 실시 예에 따른 제3스위치 회로의 실시 예이다.
도 6은 제1전압의 제1파워 시퀀스, 제2전압의 제2파워 시퀀스, 및 제어 신호들의 타이밍도의 실시 예를 나타낸다.
도 7은 도 6에 도시된 제1파워 시퀀스, 제2파워 시퀀스, 및 제어 신호들에 따라 동작하는 전압 레귤레이터의 동작을 설명하는 개념도이다.
도 8은 도 6에 도시된 제1파워 시퀀스, 제2파워 시퀀스, 및 제어 신호들에 따라 동작하는 전압 레귤레이터의 동작을 설명하는 개념도이다.
도 9는 도 6에 도시된 제1파워 시퀀스, 제2파워 시퀀스, 및 제어 신호들에 따라 동작하는 전압 레귤레이터의 동작을 설명하는 개념도이다.
도 10은 도 6에 도시된 제1파워 시퀀스, 제2파워 시퀀스, 및 제어 신호들에 따라 동작하는 전압 레귤레이터의 동작을 설명하는 개념도이다.
도 11은 도 6에 도시된 제1파워 시퀀스, 제2파워 시퀀스, 및 제어 신호들에 따라 동작하는 전압 레귤레이터의 동작을 설명하는 개념도이다.
도 12는 본 발명의 실시 예들에 따른 도 1에 도시된 에러 증폭기의 회로도이다.
도 13은 본 발명의 실시 예들에 따른 도 1에 도시된 에러 증폭기의 회로도이다.
도 14는 도 1에 도시된 스위치 회로의 블록도를 나타낸다.
도 15는 본 발명의 실시 예들에 따라, 전력 관리 IC와 도 1에 도시된 집적 회로를 포함하는 전자 장치의 블록도이다.
도 16은 본 발명의 실시 예들에 따라, 전력 관리 IC와 도 1에 도시된 집적 회로를 포함하는 전자 장치의 블록도이다.
도 17은 본 발명의 실시 예들에 따라, 전력 관리 IC와 도 1에 도시된 집적 회로를 포함하는 전자 장치의 블록도이다.
도 18은 본 발명의 실시 예들에 따라, 전력 관리 IC와 도 1에 도시된 집적 회로를 포함하는 전자 장치의 블록도이다.
도 19는 본 발명의 실시 예에 따른 전압 레귤레이터의 동작을 설명하는 플로우 차트이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "연결되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 연결되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 연결되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.

도 1은 본 발명이 실시 예에 따른 집적 회로의 블록도이다. 도 1을 참조하면, 집적 회로(100)는 제1파워-온 검출기(110), 제2파워-온 검출기(115), 로직 게이트 회로(120), 인에이블(또는 동작 제어) 신호 생성기(125), 전압 레귤레이터 (130), 및 로딩 블록(180)을 포함할 수 있다. 본 명세서에서 파워는 동작 전압을 의미할 수 있다.

집적 회로(100)는 반도체 칩, 프로세서, 애플리케이션 프로세서 (application processor), 시스템 온 칩(system on chip(SoC)), 메모리 컨트롤러, 디스플레이 드라이버 IC(display driver IC(DDI)), 또는 스마트카드를 의미할 수 있으나 이에 한정되는 것은 아니다.

제1파워-온 검출기(110)는 제1전압(VIN1)의 레벨을 검출하고 제1검출 신호 (DET1)를 생성할 수 있다.

제2파워-온 검출기(115)는 제2전압(VIN2)의 레벨을 검출하고 제2검출 신호 (DET2)를 생성할 수 있다. 예컨대, 제1전압(VIN1)의 최대 레벨(예컨대, 1.8V)은 제2전압(VIN2)의 최대 레벨(예컨대, 1.2V)보다 높을 수 있으나 이에 한정되는 것은 아니다.

예컨대, 제1전압(VIN1)이 1.8V로 충분히(fully) 파워-업 될 때 제1파워-온 검출기(110)는 하이 레벨(또는 로직 1)을 갖는 제1검출 신호(DET1)를 생성할 수 있고, 제2전압(VIN2)이 1.2V로 충분히 파워-업 될 때 제2파워-온 검출기(115)는 하이 레벨을 갖는 제2검출 신호(DET2)를 생성할 수 있다.

실시 예들에 따라, 각 검출 신호(DET1과 DET2)를 로우 레벨(또는 로직 0)로부터 하이 레벨로 변하게 하는 제1기준 전압과 각 검출 신호(DET1과 DET2)를 상기 하이 레벨로부터 상기 로우 레벨로 변하는 제2기준 전압은 각 파워-온 검출기(110과 115)의 설계 스펙(design specification)에 따라 다양하게 변경될 수 있다. 예컨대, 제1전압(VIN1)이 1.8V보다 약간 낮은 전압일 때, 제1파워-온 검출기(110)는 하이 레벨을 갖는 제1검출 신호(DET1)를 생성할 수 있고, 제2전압(VIN2)이 1.2V보다 약간 낮은 전압일 때, 제2파워-온 검출기(115)는 하이 레벨을 갖는 제2검출 신호(DET2)를 생성할 수 있다.

로직 게이트 회로(120)는 제1검출 신호(DET1)와 제2검출 신호(DET2)를 AND 연산하고, 파워-온 신호(PON)를 생성할 수 있다. 예컨대, 로직 게이트 회로(120)는 AND 게이트 회로로 구현될 수 있다. 예컨대, 제1전압(VIN1)이 충분히 파워-업 되고 제2전압(VIN2)이 충분히 파워-업 될 때, 로직 게이트 회로(120)는 하이 레벨을 갖는 파워-온 신호(PON)를 생성할 수 있다.

인에이블 신호 생성기(125)는 전압 레귤레이터(130)의 동작을 제어하는 동작 제어 신호(EN)를 생성할 수 있다. 예컨대, 동작 제어 신호(EN)가 로우 레벨 (또는 디스에이블(disable))일 때, 전압 레귤레이터(130)는 슬립 모드(sleep mode) 또는 파워 세이브 모드(power save mode)로 동작할 수 있다. 동작 제어 신호(EN)가 하이 레벨(또는 인에이블(enable))일 때, 전압 레귤레이터(130)는 액티브 모드(active mode) 또는 정상 모드(normal mode)로 동작할 수 있다.

전압 레귤레이터(130)는 제1전압(VIN1)과 제2전압(VIN2)을 수신하고, 제1전압(VIN1)의 제1파워 시퀀스, 제2전압(VIN2)의 제2파워 시퀀스, 및 동작 제어 신호 (EN)에 기초하여, 전력 트랜지스터(600)의 게이트(303)로 공급되는 게이트 전압 (VG)의 레벨과 전력 트랜지스터(600)의 바디(body; 601)로 공급되는 바디 전압 (VB)의 레벨을 조절할 수 있다. 전압 레귤레이터(130)는 LDO(low dropout) 전압 레귤레이터를 의미할 수 있다.

전압 레귤레이터(130)는 제1전압(VIN1)을 공급하는 제1노드(또는 라인 (line), 131), 제2전압(VIN2)을 공급하는 제2노드(또는 라인, 133), 스위치 회로 (150), 에러 증폭기(200), 전력 트랜지스터(600), 및 저항들(R1과 R2)을 포함할 수 있다. 에러 증폭기(200), 제1스위치 회로(300), 전력 트랜지스터(600), 및 저항들 (R1과 R2)은 네거티브 피드백 루프(negative feedback loop(NFB))를 형성할 수 있다. 예컨대, 저항들(R1과 R2)은 피드백 네트워크를 형성할 수 있다.

스위치 회로(150)는, 제1전압(VIN1)의 제1파워 시퀀스, 제2전압(VIN2)의 제2파워 시퀀스, 및 동작 제어 신호(EN)에 기초하여, 전력 트랜지스터(600)의 게이트 (303)로 공급되는 게이트 전압(VG)의 레벨과 전력 트랜지스터(600)의 바디(601)로 공급되는 바디 전압(VB)의 레벨을 선택할 수 있다. 여기서, 선택은 도 2부터 도 11을 참조하여 설명될 스위치 회로(150)에 포함된 구성 요소들의 배열을 의미할 수 있다.

스위치 회로(150)는 제1스위치 회로(300), 제2스위치 회로(400), 및 제3스위치 회로(500)를 포함할 수 있다. 각 스위치 회로(300, 400, 및 500)의 동작은 도 2부터 도 11을 참조하여 상세히 설명될 것이다.

에러 증폭기(200)는 제1노드(131)를 통해 공급되는 제1전압(VIN1)을 동작 전압으로서 사용하고, 기준 전압(VREF)과 피드백 전압(VFED)과의 차이를 증폭할 수 있다. 에러 증폭기(200)는 OP 앰프(operational amplifier)를 의미할 수 있다.

전력 트랜지스터(600)는 제2전압(VIN2)을 공급하는 제2노드(133)와 전압 레귤레이터(130)의 출력 노드(160) 사이에 연결된다. 전력 트랜지스터(600)는 PMOS 트랜지스터로 구현될 수 있다.

저항들(R1과 R2)은 전압 레귤레이터(130)의 출력 노드(또는 출력 단자; 160)와 접지(GND) 사이에 직렬로 연결되고, 전력 트랜지스터(600)의 출력 전류에 기초하여 피드백 전압(VFED)을 생성할 수 있다.

바이어스 전압 생성기(800)는 에러 증폭기(200)로 공급되는 바이어스 전압들 (VB1과 VB2)을 생성할 수 있다. 비록, 바이어스 전압 생성기(800)가 전압 레귤레이터(130)의 내부에 도시되어 있으나 이에 한정되는 것은 아니다.

로딩 블록(180)은 전압 레귤레이터(130)의 출력 전압(Vout)에 응답하여 동작하는 회로(예컨대, 디지털 로직 회로 또는 아날로그 회로)를 의미할 수 있으나 이에 한정되는 것은 아니다.

도 2는 도 1에 도시된 본 발명의 실시 예에 따른 제1스위치 회로의 실시 예이다. 도 1과 도 2를 참조하면, 제1스위치 회로(300)는, 파워-온 신호(PON)가 로우 레벨일 때, 에러 증폭기(200)의 출력 노드(또는 출력 단자; 301)와 전력 트랜지스터(600)의 게이트(303)를 분리할 수 있다. 제1스위치 회로(300)는 제1전압(VIN1)과 제2전압(VIN2)에 의해 전력 트랜지스터(600)에서 발생할 수 있는 누설 전류 (leakage current)를 방지할 수 있다.

제1스위치 회로(300)는 전력 선택기 회로(310A)와 제1선택 회로(300A)를 포함할 수 있다. 제1선택 회로(300A)는 인버터(320), 및 복수의 MOS 트랜지스터들 (325와 330)을 포함할 수 있다. 제1선택 회로(300A)는 전송 게이트(transmission gate) 회로와 동일 또는 유사한 기능을 수행할 수 있다.

전압 레귤레이터(130)는 게인-부스팅(gain-boosting) 기술을 적용하기 위해 멀티-파워, 즉 제1전압(VIN1)과 제2전압(VIN2)을 사용할 수 있다. 전압 레귤레이터 (130)를 포함하는 반도체 칩이 어떤 제품 환경에서 사용되는지에 따라 제1전압 (VIN1)과 제2전압(VIN2)이 언제 어떻게 공급될지는 알 수 없다.

따라서 멀티-파워(VIN1과 VIN2)를 사용하는 전압 레귤레이터(130)가 반도체 칩 내에 집적될 때, 전압 레귤레이터(130)는, 스위치 회로(150)를 이용하여, 제1전압(VIN1)의 제1파워-시퀀스와 제2전압(VIN2)의 제2파워-시퀀스에 무관하게 비정상적인(abnormal) 누설 전류를 차단할 수 있다.

즉, 스위치 회로(150)는 제1전압(VIN1)과 제2전압(VIN2)이 공급되는 순서와 무관하게 또한 제1전압(VIN1)과 제2전압(VIN2) 모두가 공급되지 않은 시점에서도 전력 트랜지스터(600)를 통해 흐르는 비정상적인 누설 전류를 차단할 수 있다. 적응적 파워 스위칭(adaptive power switching(APS)) 기술을 이용하는 스위치 회로 (150)는 게이트(또는 게이트 전극; 303)와 바디(또는 바디 전극; 601) 각각의 전압을 제1전압(VIN1)의 레벨과 제2전압(VIN2)의 레벨에 따라 적절하게 제어할 수 있다.

도 2의 전력 선택기 회로(310A)는 제1전압(VIN1)과 제2전압(VIN2) 중에서 더 높은 전압을 출력 전압(VBDS)으로 출력할 수 있다. 인버터(320)는 제1전압(VIN1)의 제1파워 시퀀스와 제2전압(VIN2)의 제2파워 시퀀스에 무관하게 항상 동작해야 하므로 전력 선택기 회로(310A)의 출력 전압(VBDS)을 동작 전압으로서 사용할 수 있다.

인버터(320)는 로직 게이트 회로의 일 실시 예이다. 트랜지스터(325)는 NMOS 트랜지스터로 구현되고, NMOS 트랜지스터(325)의 바디는 접지(GND)에 연결되고, 트랜지스터(330)는 PMOS 트랜지스터로 구현되고 출력 전압(VBDS)은 PMOS 트랜지스터(330)의 바디로 공급될 수 있다.

도 3은 도 2에 도시된 본 발명의 실시 예에 따른 전력 선택기 회로의 실시 예이다. 도 2와 도 3을 참조하면, 전력 선택기 회로(310A, 310B, 310C, 및 310, 집합적으로 310)는 제1PMOS 트랜지스터(311)와 제2PMOS 트랜지스터(313)를 포함할 수 있다.

제1PMOS 트랜지스터(311)의 게이트는 제2노드(133)에 연결되고, 제2PMOS 트랜지스터(313)의 게이트는 제1노드(131)에 연결된다. 각 PMOS 트랜지스터(311과 313)의 바디(body)와 드레인(drain)은 전력 선택기 회로(310A)의 출력 노드(또는 출력 단자; 315)에 연결된다.

예컨대, 제1노드(131)로 공급되는 제1전압(VIN1)이 제2노드(133)로 공급되는 제2전압(VIN2)보다 낮을 때, 제2PMOS 트랜지스터(313)가 턴-온 되므로 제1전압 (VIN1)보다 더 높은 제2전압(VIN2)이 출력 전압(VBDS)으로서 출력 노드(315)를 통해 출력될 수 있다.

반대로, 제2노드(133)로 공급되는 제2전압(VIN2)이 제1노드(131)로 공급되는 제1전압(VIN1)보다 낮을 때, 제1PMOS 트랜지스터(311)가 턴-온 되므로 제2전압 (VIN2)보다 더 높은 제1전압(VIN1)이 출력 전압(VBDS)으로서 출력 노드 (315)를 통해 출력될 수 있다. 즉, 전력 선택기 회로(310)는 제1전압(VIN1)과 제2전압(VIN2) 중에서 더 높은 전압을 출력 전압(VBDS)으로서 출력할 수 있다.

도 4는 도 1에 도시된 본 발명의 실시 예에 따른 제2스위치 회로의 실시 예이다. 도 1과 도 4를 참조하면, 제2스위치 회로(400)는, 제1전압(VIN1)의 제1파워 시퀀스, 제2전압(VIN2)의 제2스퀀스, 및 동작 제어 신호(EN)에 응답하여, 전력 트랜지스터(600)의 게이트(303)로 공급되는 전압을 제어할 수 있다.

제1전압(VIN1)과 제2전압(VIN2) 모두가 충분히 파워-업 되지 않았을 때, 또는 제1전압(VIN1)과 제2전압(VIN2) 모두가 충분히 파워-업 되고 동작 제어 신호 (EN)의 레벨이 로우 레벨일 때, 제2스위치 회로(400)는 제1전압(VIN1)과 제2전압 (VIN2) 중에서 더 높은 전압을 전력 트랜지스터(600)의 게이트(303)로 공급할 수 있다. 제1전압(VIN1)과 제2전압(VIN2) 중에서 더 높은 전압이 전력 트랜지스터 (600)의 게이트(303)로 공급됨에 따라, 전력 트랜지스터(600)는 턴-오프 된다.

제2스위치 회로(400)는 전력 선택기 회로(310B)와 제2선택 회로(400A)를 포함할 수 있다.

도 4의 전력 선택기 회로(310B)의 구조와 작동은 도 3에 도시된 전력 선택기 회로(310)의 구조와 작동과 동일하므로, 전력 선택기 회로(310B)의 구조와 작동에 대한 상세한 설명은 생략한다.

제2선택 회로(400A)는 인버터(420), AND 게이트(425), NAND 게이트(430), 및 복수의 PMOS 트랜지스터들(410과 415)을 포함할 수 있다. 인버터(420)는 전력 선택기 회로(310B)의 출력 전압(VBDS)을 동작 전압으로 사용하고, 반전된 동작 제어 신호(/EN)를 반전시킬 수 있다. 각 구성 요소(420, 425, 및 430)는 출력 전압(VBDS)을 동작 전압으로 사용하는 로직 게이트 회로를 의미할 수 있다.

AND 게이트(425)는 전력 선택기 회로(310B)의 출력 전압(VBDS)을 동작 전압으로 사용하고, 인버터(420)의 출력 신호와 파워-온 신호(PON)를 AND 연산할 수 있다. NAND 게이트(430)는 반전된 동작 제어 신호(/EN)와 AND 게이트(425)의 출력 신호를 NAND 연산할 수 있다. 출력 노드(315)와 전력 트랜지스터(600)의 게이트(303) 사이에 연결된 PMOS 트랜지스터(410)는 AND 게이트(425)의 출력 신호에 응답하여 턴-온 또는 턴-오프될 수 있다. PMOS 트랜지스터(410)의 바디는 출력 노드(315)에 연결될 수 있다.

또한, 제2노드(313)와 전력 트랜지스터(600)의 게이트(303) 사이에 연결된 PMOS 트랜지스터(415)는 NAND 게이트(430)의 출력 신호에 응답하여 턴-온 또는 턴-오프될 수 있다. PMOS 트랜지스터(415)의 바디는 출력 노드(315)에 연결될 수 있다.

도 5는 도 1에 도시된 본 발명의 실시 예에 따른 제3스위치 회로의 실시 예이다. 도 5를 참조하면, 제3스위치 회로(500)는, 제1전압(VIN1)의 제1파워 시퀀스, 제2전압(VIN2)의 제2스퀀스, 및 반전된 동작 제어 신호(/EN)에 응답하여, 전력 트랜지스터(600)의 바디(601)로 공급되는 바디 전압(VB)을 제어할 수 있다.

전압 레귤레이터(130)가 액티브 모드일 때(예컨대, 동작 제어 신호(EN)가 하이 레벨일 때), 전력 트랜지스터(600)의 바디(601)는 제2노드(133)에 연결되어야 한다. 그러나 파워-온 신호(PON)가 로우 레벨일 때 또는 동작 제어 신호(EN)가 로우 레벨일 때, 제3스위치 회로(500)는 제1전압(VIN1)과 제2전압(VIN2) 중에서 더 높은 전압을 전력 트랜지스터(600)의 바디(601)로 공급해야 하고, 제2스위치 회로 (400)는 상기 더 높은 전압을 전력 트랜지스터(600)의 게이트(303)로 공급해야 한다.

제3스위치 회로(500)는 전력 선택기 회로(310C)와 제3선택 회로(500A)를 포함할 수 있다. 도 5의 전력 선택기 회로(310C)의 구조와 작동은 도 3에 도시된 전력 선택기 회로(310)의 구조와 작동과 동일하므로, 전력 선택기 회로(310C)의 구조와 작동에 대한 상세한 설명은 생략한다.

제3선택 회로(500A)는 제1인버터(520), NAND 게이트(525), 제2인버터(530), 및 복수의 PMOS 트랜지스터들(510과 515)을 포함할 수 있다. 제1인버터(520)는 전력 선택기 회로(310C)의 출력 전압(VBDS)을 동작 전압으로 사용하고, 반전된 동작 제어 신호(/EN)를 반전시킬 수 있다. 각 구성 요소(520, 525, 및 530)는 출력 전압 (VBDS)을 동작 전압으로 사용하는 로직 게이트 회로를 의미할 수 있다.

NAND 게이트(525)는 전력 선택기 회로(310C)의 출력 전압(VBDS)을 동작 전압으로 사용하고, 제1인버터(520)의 출력 신호와 파워-온 신호(PON)를 NAND 연산할 수 있다. 제2인버터(530)는 전력 선택기 회로(310C)의 출력 전압(VBDS)을 동작 전압으로 사용하고, NAND 게이트(525)의 출력 신호를 반전시킬 수 있다.

노드(315)와 전력 트랜지스터(600)의 바디(601) 사이에 연결된 PMOS 트랜지스터(510)는 제2인버터(530)의 출력 신호에 응답하여 턴-온 또는 턴-오프될 수 있다. PMOS 트랜지스터(510)의 바디는 노드(315)에 연결될 수 있다.

또한, 제2노드(133)와 전력 트랜지스터(600)의 바디(601) 사이에 연결된 PMOS 트랜지스터(515)는 NAND 게이트(525)의 출력 신호에 응답하여 턴-온 또는 턴-오프될 수 있다. PMOS 트랜지스터(515)의 바디는 노드(315)에 연결될 수 있다.

도 6은 제1전압의 제1파워 시퀀스, 제2전압의 제2파워 시퀀스, 및 제어 신호들의 타이밍 도의 실시 예를 나타낸다.

도 6을 참조하면, 제2전압(VIN2)이 제1전압(VIN1)보다 먼저 파워-업 되고 제2전압(VIN2)이 제1전압(VIN1)보다 먼저 파워-다운 된다. 여기서 파워-업은 램핑-업 (ramping-up) 또는 증가를 의미하고, 파워-다운은 램핑-다운(ramping-down) 또는 감소를 의미한다. 제1전압(VIN1)의 제1파워 시퀀스(PSEQ1)와 제2전압(VIN2)의 제2파워 시퀀스(PSEQ2)는 도 6에 도시된 바와 같다. 제어 신호들은 동작 제어 신호 (EN)와 파워-온 신호(PON)를 포함한다.

도 7은 도 6에 도시된 제1파워 시퀀스, 제2파워 시퀀스, 및 제어 신호들에 따라 동작하는 전압 레귤레이터의 동작을 설명하는 개념도이다.

제1구간(I)에서 스위치(135)와 각 스위치 회로(300, 400, 및 500)의 동작은 도 1부터 도 7을 참조하여 상세히 설명된다.

제1구간(I)에서 동작 제어 신호(EN)가 로우 레벨일 때, 제1스위치 회로 (300)의 전력 선택기 회로(310A)는 제1전압(VIN1)과 제2전압(VIN2) 중에서 더 높은 전압, 즉 제2전압(VIN2)을 출력 전압(VBDS)으로서 출력한다. 도 6에 도시된 바와 같이 파워-온 신호(PON)가 로우 레벨(PON=0)일 때, 도 2에 도시된 NMOS 트랜지스터 (325)는 로우 레벨을 갖는 파워-온 신호(PON)에 응답하여 오프되고, PMOS 트랜지스터(320)는 하이 레벨을 갖는 인버터(320)의 출력 신호에 응답하여 오프된다.

도 4의 제2스위치 회로(400)의 전력 선택기 회로(310B)는 제1전압(VIN1)과 제2전압(VIN2) 중에서 더 높은 전압, 즉 제2전압(VIN2)을 출력 전압(VBDS)으로서 출력한다. 동작 제어 신호(EN)와 파워-온 신호(PON)가 모두 로우 레벨일 때, 즉 반전된 동작 제어 신호(/EN)가 하이 레벨이고 파워-온 신호(PON)가 로우 레벨일 때, 인버터(420)의 출력 신호는 로우 레벨이고, AND 게이트(425)의 출력 신호는 로우 레벨이고, NAND 게이트(430)의 출력 신호는 하이 레벨이다.

따라서, PMOS 트랜지스터(410)는 로우 레벨을 갖는 AND 게이트(425)의 출력 신호에 응답하여 턴-온 되므로, 제2노드(133)와 전력 트랜지스터(600)의 게이트 (303)는 연결된다. PMOS 트랜지스터(415)는 하이 레벨을 갖는 NAND 게이트(430)의 출력 신호에 응답하여 오프 된다. 제2스위치 회로(400)는 제2전압(VIN2)을 전력 트랜지스터(600)의 게이트(303)로 공급할 수 있다.

도 5의 제3스위치 회로(500)의 전력 선택기 회로(310C)는 제1전압(VIN1)과 제2전압(VIN2) 중에서 더 높은 전압, 즉 제2전압(VIN2)을 출력 전압(VBDS)으로서 출력한다. 동작 제어 신호(EN)와 파워-온 신호(PON)가 모두 로우 레벨일 때, 즉 반전된 동작 제어 신호(/EN)가 하이 레벨이고 파워-온 신호(PON)가 로우 레벨일 때, 제1인버터(520)의 출력 신호는 로우 레벨이고, NAND 게이트(525)의 출력 신호는 하이 레벨이고, 제2인버터(530)의 출력 신호는 로우 레벨이다.

따라서, PMOS 트랜지스터(510)는 로우 레벨을 갖는 제2인버터(530)의 출력 신호에 응답하여 턴-온 되므로, 제2노드(133)와 전력 트랜지스터(600)의 게이트 (303)는 연결된다. PMOS 트랜지스터(515)는 하이 레벨을 갖는 NAND 게이트(525)의 출력 신호에 응답하여 오프 된다. 제3스위치 회로(500)는 제2전압(VIN2)을 전력 트랜지스터(600)의 바디(601)로 공급할 수 있다.

도 8은 도 6에 도시된 제1파워 시퀀스, 제2파워 시퀀스, 및 제어 신호들에 따라 동작하는 전압 레귤레이터의 동작을 설명하는 개념도이다.

제2구간(Ⅱ) 또는 제4구간(Ⅳ)에서 각 스위치 회로(300, 400, 및 500)의 동작은 도 1부터 도 6, 및 도 8을 참조하여 상세히 설명된다. 제2구간(Ⅱ) 또는 제4구간(Ⅳ)은 슬립 모드 구간을 의미할 수 있다.

제2구간(Ⅱ) 또는 제4구간(Ⅳ)에서 동작 제어 신호(EN)는 로우 레벨(EN=0)이고 파워-온 신호(PON)는 하이 레벨(PON=1)이다. 그러나, 반전된 동작 제어 신호 (/EN)는 하이 레벨이다.

제2구간(Ⅱ) 또는 제4구간(Ⅳ)에서, 도 2의 제1스위치 회로(300)의 전력 선택기 회로(310A)는 제1전압(VIN1)과 제2전압(VIN2) 중에서 더 높은 전압, 즉 제1전압(VIN1)을 출력 전압(VBDS)으로서 출력한다. 도 6에 도시된 바와 같이 파워-온 신호(PON)가 하이 레벨(PON=1)일 때, NMOS 트랜지스터(325)는 하이 레벨을 갖는 파워-온 신호(PON)에 응답하여 온 되고, PMOS 트랜지스터(320)는 로우 레벨을 갖는 인버터(320)의 출력 신호에 응답하여 온 된다. 따라서, 에러 증폭기(200)의 출력 노드(301)와 전력 트랜지스터(600)의 게이트(303)는 전기적으로 서로 연결된다.

도 4의 제2스위치 회로(400)의 전력 선택기 회로(310B)는 제1전압(VIN1)과 제2전압(VIN2) 중에서 더 높은 전압, 즉 제1전압(VIN1)을 출력 전압(VBDS)으로서 출력한다. 반전된 동작 제어 신호(/EN)가 하이 레벨이고 파워-온 신호(PON)가 하이 레벨일 때, 인버터(420)의 출력 신호는 로우 레벨이고, AND 게이트(425)의 출력 신호는 로우 레벨이고, NAND 게이트(430)의 출력 신호는 하이 레벨이다.

따라서, PMOS 트랜지스터(410)는 로우 레벨을 갖는 AND 게이트(425)의 출력 신호에 응답하여 턴-온 되므로, 제1노드(131)와 전력 트랜지스터(600)의 게이트 (303)는 연결된다. PMOS 트랜지스터(415)는 하이 레벨을 갖는 NAND 게이트(430)의 출력 신호에 응답하여 오프 된다. 제2스위치 회로(400)는 제1전압(VIN1)을 전력 트랜지스터(600)의 게이트(303)로 공급할 수 있다.

도 5의 제3스위치 회로(500)의 전력 선택기 회로(310C)는 제1전압(VIN1)과 제2전압(VIN2) 중에서 더 높은 전압, 즉 제1전압(VIN1)을 출력 전압(VBDS)으로서 출력한다. 반전된 동작 제어 신호(/EN)가 하이 레벨이고 파워-온 신호(PON)가 하이 레벨일 때, 제1인버터(520)의 출력 신호는 로우 레벨이고, NAND 게이트(525)의 출력 신호는 하이 레벨이고, 제2인버터(530)의 출력 신호는 로우 레벨이다.

따라서, PMOS 트랜지스터(510)는 로우 레벨을 갖는 제2인버터(530)의 출력 신호에 응답하여 턴-온 되므로, 제1노드(131)와 전력 트랜지스터(600)의 게이트 (303)는 연결된다. PMOS 트랜지스터(515)는 하이 레벨을 갖는 NAND 게이트(525)의 출력 신호에 응답하여 오프 된다. 제3스위치 회로(500)는 제1전압(VIN1)을 전력 트랜지스터(600)의 바디(601)로 공급할 수 있다.

도 8에서는 제1전압(VIN1)이 전력 트랜지스터(600)의 게이트(303)와 바디 (601) 각각으로 공급되는 실시 예가 도시되어 있으나, 실시 예에 따라, 제2전압 (VIN2)이 전력 트랜지스터(600)의 게이트(303)와 바디(601) 각각으로 공급될 수 있다. 이때, 제2스위치 회로(400)와 제3스위치 회로(500) 각각의 내부 구조는 제2전압(VIN2)을 공급하도록 변경될 수 있다.

도 9는 도 6에 도시된 제1파워 시퀀스, 제2파워 시퀀스, 및 제어 신호들에 따라 동작하는 전압 레귤레이터의 동작을 설명하는 개념도이다.

제3구간(Ⅲ)에서 각 스위치 회로(300, 400, 및 500)의 동작은 도 1부터 도 6, 및 도 9를 참조하여 상세히 설명된다. 여기서, 제3구간(Ⅲ)은 액티브 모드 구간을 의미할 수 있다.

제3구간(Ⅲ)에서, 동작 제어 신호(EN)와 파워-온 신호(PON) 각각은 하이 레벨(PON=1)이다. 그러나, 반전된 동작 제어 신호(/EN)는 로우 레벨이다.

제3구간(Ⅲ)에서, 도 2의 제1스위치 회로(300)의 전력 선택기 회로(310A)는 제1전압(VIN1)과 제2전압(VIN2) 중에서 더 높은 전압, 즉 제1전압(VIN1)을 출력 전압(VBDS)으로서 출력한다. 도 6에 도시된 바와 같이 파워-온 신호(PON)가 하이 레벨(PON=1)일 때, NMOS 트랜지스터(325)는 하이 레벨을 갖는 파워-온 신호(PON)에 응답하여 온 되고, PMOS 트랜지스터(320)는 로우 레벨을 갖는 인버터(320)의 출력 신호에 응답하여 온 된다. 따라서, 에러 증폭기(200)의 출력 노드(301)와 전력 트랜지스터(600)의 게이트(303)는 전기적으로 서로 연결된다.

도 4의 제2스위치 회로(400)의 전력 선택기 회로(310B)는 제1전압(VIN1)과 제2전압(VIN2) 중에서 더 높은 전압, 즉 제1전압(VIN1)을 출력 전압(VBDS)으로서 출력한다. 반전된 동작 제어 신호(/EN)가 로우 레벨이고 파워-온 신호(PON)가 하이 레벨일 때, 인버터(420)의 출력 신호는 하이 레벨이고, AND 게이트(425)의 출력 신호는 하이 레벨이고, NAND 게이트(430)의 출력 신호는 하이 레벨이다.

따라서, PMOS 트랜지스터(410)는 하이 레벨을 갖는 AND 게이트(425)의 출력 신호에 응답하여 오프되고, PMOS 트랜지스터(415)는 하이 레벨을 갖는 NAND 게이트 (430)의 출력 신호에 응답하여 오프 된다. 따라서, 제2스위치 회로(400)는 제1전압 (VIN1)과 제2전압(VIN2) 모두를 전력 트랜지스터(600)의 게이트(303)로 공급하지 않는다. 즉, 제2스위치 회로(400)는 오프된다.

도 5의 제3스위치 회로(500)의 전력 선택기 회로(310C)는 제1전압(VIN1)과 제2전압(VIN2) 중에서 더 높은 전압, 즉 제1전압(VIN1)을 출력 전압(VBDS)으로서 출력한다. 반전된 동작 제어 신호(/EN)가 로우 레벨이고 파워-온 신호(PON)가 하이 레벨일 때, 제1인버터(520)의 출력 신호는 하이 레벨이고, NAND 게이트(525)의 출력 신호는 로우 레벨이고, 제2인버터(530)의 출력 신호는 하이 레벨이다.

따라서, PMOS 트랜지스터(510)는 로우 레벨을 갖는 제2인버터(530)의 출력 신호에 응답하여 오프되고, PMOS 트랜지스터(515)는 로우 레벨을 갖는 NAND 게이트 (525)의 출력 신호에 응답하여 턴-온 된다. 제3스위치 회로(500)는 제2전압(VIN2)을 전력 트랜지스터(600)의 바디(601)로 공급할 수 있다. 즉, 제2노드(133)와 전력 트랜지스터(600)의 바디(601)는 전기적으로 서로 연결된다.

도 10은 도 6에 도시된 제1파워 시퀀스, 제2파워 시퀀스, 및 제어 신호들에 따라 동작하는 전압 레귤레이터의 동작을 설명하는 개념도이다.

제5구간(V)에서 각 스위치 회로(300, 400, 및 500)의 동작은 도 1부터 도 6, 및 도 10을 참조하여 상세히 설명된다.

제5구간(V)에서 동작 제어 신호(EN)는 로우 레벨(EN=0)이고 파워-온 신호 (PON)는 로우 레벨(PON=0)이다. 이때, 반전된 동작 제어 신호(/EN)는 하이 레벨이다.

도 2의 제1스위치 회로(300)의 전력 선택기 회로(310A)는 제1전압(VIN1)과 제2전압(VIN2) 중에서 더 높은 전압, 즉 제1전압(VIN1)을 출력 전압(VBDS)으로서 출력한다. 도 6에 도시된 바와 같이 파워-온 신호(PON)가 로우 레벨(PON=0)일 때, NMOS 트랜지스터(325)는 로우 레벨을 갖는 파워-온 신호(PON)에 응답하여 오프되고, PMOS 트랜지스터(320)는 하이 레벨을 갖는 인버터(320)의 출력 신호에 응답하여 오프 된다. 따라서, 에러 증폭기(200)의 출력 노드(301)는 전력 트랜지스터 (600)의 게이트(303)로부터 분리된다.

도 4의 제2스위치 회로(400)의 전력 선택기 회로(310B)는 제1전압(VIN1)과 제2전압(VIN2) 중에서 더 높은 전압, 즉 제1전압(VIN1)을 출력 전압(VBDS)으로서 출력한다. 반전된 동작 제어 신호(/EN)가 하이 레벨이고 파워-온 신호(PON)가 로우 레벨일 때, 인버터(420)의 출력 신호는 로우 레벨이고, AND 게이트(425)의 출력 신호는 로우 레벨이고, NAND 게이트(430)의 출력 신호는 하이 레벨이다.

따라서, PMOS 트랜지스터(410)는 로우 레벨을 갖는 AND 게이트(425)의 출력 신호에 응답하여 온 되고, PMOS 트랜지스터(415)는 하이 레벨을 갖는 NAND 게이트 (430)의 출력 신호에 응답하여 오프 된다. 제1전압(VIN1)은 PMOS 트랜지스터(410)를 통해 전력 트랜지스터(600)의 게이트(303)로 공급된다. 즉, 제1노드(131)와 전력 트랜지스터(600)의 게이트(303)는 전기적으로 서로 연결된다.

도 5의 제3스위치 회로(500)의 전력 선택기 회로(310C)는 제1전압(VIN1)과 제2전압(VIN2) 중에서 더 높은 전압, 즉 제1전압(VIN1)을 출력 전압(VBDS)으로서 출력한다. 반전된 동작 제어 신호(/EN)가 하이 레벨이고 파워-온 신호(PON)가 로우 레벨일 때, 제1인버터(520)의 출력 신호는 로우 레벨이고, NAND 게이트(525)의 출력 신호는 하이 레벨이고, 제2인버터(530)의 출력 신호는 로우 레벨이다.

따라서, PMOS 트랜지스터(510)는 로우 레벨을 갖는 제2인버터(530)의 출력 신호에 응답하여 온 되고, PMOS 트랜지스터(515)는 하이 레벨을 갖는 NAND 게이트 (525)의 출력 신호에 응답하여 오프 된다. 제1전압(VIN1)은 PMOS 트랜지스터(510)를 통해 전력 트랜지스터(600)의 바디(601)로 공급된다. 즉, 제1노드(131)와 전력 트랜지스터(600)의 바디(601)는 전기적으로 서로 연결된다.

도 11은 도 6에 도시된 제1파워 시퀀스, 제2파워 시퀀스, 및 제어 신호들에 따라 동작하는 전압 레귤레이터의 동작을 설명하는 개념도이다.

도 11을 참조하면, 제1전압(VIN1)이 제2전압(VIN2)보다 먼저 파워-업 되고 제1전압(VIN1)이 제2전압(VIN2)보다 먼저 파워-다운 된다. 도 11에 도시된 각 구간(I~V)은 도 6에 도시된 각 구간(I~V)에 대응된다. 따라서, 도 11에 도시된 각 구간(I~V)에서의 각 스위치 회로(300, 400, 및 500)의 동작은 도 6에 도시된 각 구간(I~V)에서의 각 스위치 회로(300, 400, 및 500)의 동작과 동일하다.

예로서, 제5구간(V)에서 동작 제어 신호(EN)는 로우 레벨(EN=0)이고 파워-온 신호(PON)는 로우 레벨(PON=0)이다. 이때, 반전된 동작 제어 신호(/EN)는 하이 레벨이다.

도 2의 제1스위치 회로(300)의 전력 선택기 회로(310A)는 제1전압(VIN1)을 출력 전압(VBDS)으로서 출력한다. NMOS 트랜지스터(325)와 PMOS 트랜지스터(320) 각각은 오프되므로, 에러 증폭기(200)의 출력 노드(301)는 전력 트랜지스터(600)의 게이트(303)는 연결되지 않는다.

도 4의 제2스위치 회로(400)의 전력 선택기 회로 (310B)는 제1전압(VIN1)을 출력 전압(VBDS)으로서 출력한다. 인버터(420)의 출력 신호는 로우 레벨이고, AND 게이트(425)의 출력 신호는 로우 레벨이고, NAND 게이트(430)의 출력 신호는 하이 레벨이다. 따라서, PMOS 트랜지스터(410)는 온 되고, PMOS 트랜지스터(415)는 오프되므로, 제1전압(VIN1)은 PMOS 트랜지스터(410)를 통해 전력 트랜지스터(600)의 게이트(303)로 공급된다.

도 5의 제3스위치 회로(500)의 전력 선택기 회로(310C)는 제1전압(VIN1)을 출력 전압(VBDS)으로서 출력한다. 제1인버터(520)의 출력 신호는 로우 레벨이고, NAND 게이트(525)의 출력 신호는 하이 레벨이고, 제2인버터(530)의 출력 신호는 로우 레벨이다. 따라서, PMOS 트랜지스터(510)는 온되고, PMOS 트랜지스터(515)는 오프되므로, 제1전압(VIN1)은 PMOS 트랜지스터(510)를 통해 전력 트랜지스터 (600)의 바디(601)로 공급된다.

도 12는 본 발명의 실시 예들에 따른 도 1에 도시된 에러 증폭기의 회로도이다. 도 1과 도 12를 참조하면, 에러 증폭기(200)는 증폭 스테이지(200-1)와 출력 스테이지(200-2)를 포함할 수 있다. 도 12에서는 설명의 편의를 위해, 제1스위치 회로(300), 전력 트랜지스터(600), 및 저항들(R1과 R2)은 에러 증폭기(200)와 함께 도시된다.

각 스위치(S1~S4)는 하이 레벨을 갖는 동작 제어 신호(EN)에 응답하여 온 되고, 로우 레벨을 갖는 동작 제어 신호(EN)에 응답하여 오프 된다고 가정하고, 각 로컬 증폭기(230과 240)는 상기 하이 레벨을 갖는 동작 제어 신호(EN)에 응답하여 인에이블된다고 가정한다. 따라서, 동작 제어 신호(EN)가 하이 레벨일 때, 스위치 (S3)는 온 되고, 각 스위치(S1, S2, 및 S4)는 오프 된다. 예컨대, 각 스위치 (S1~S4)는 전송 게이트(transmission gate)로 구현될 수 있으나 이에 한정되는 것은 아니다.

예컨대, 동작 제어 신호(EN)가 로우 레벨일 때, 각 스위치(S1, S2, 및 S4)는 하이 레벨을 갖는 반전된 동작 제어 신호(/EN)에 응답하여 온 된다. 따라서, 증폭기(200)에 포함된 각 전류원 트랜지스터(P1과 P2)의 게이트는 제1전압(VIN1)을 공급하는 제1노드(131)에 연결되므로, 각 전류원 트랜지스터(P1과 P2)는 오프 된다. 따라서, 각 전류원 트랜지스터(P1과 P2)의 전류 패스는 완전히 차단된다. 또한, 각 전류원 트랜지스터(N5, N6, N7, 및 N8)의 게이트는 접지(GND)에 연결되므로, 각 전류원 트랜지스터(N5, N6, N7, 및 N8)는 오프 된다. 따라서, 각 전류원 트랜지스터 (N5, N6, N7, 및 N8)의 전류 패스는 완전히 차단된다.

증폭 스테이지(200-1)는 제1전압(VIN1)을 동작 전압으로서 이용하고, 기준 전압(VREF)과 피드백 전압(VFED)과의 차이를 증폭할 수 있다. 예컨대, 증폭 스테이지(200-1)는 2-스테이지 캐스코드(2-stage cascode) 구조로 구현될 수 있다. 도 1의 바이어스 전압 생성기(800)는 바이어스 전압들(VB1과 VB2)을 증폭 스테이지 (200-1)로 공급할 수 있다.

에러 증폭기(200)는 복수의 PMOS 트랜지스터들(P1~P6)과 복수의 NMOS 트랜지스터들(N1~N8)을 포함할 수 있다. PMOS 트랜지스터(P3)는 제1바이어스 전압(VB1)에 응답하여 동작할 수 있고, NMOS 트랜지스터들(N1~N3) 각각은 제2바이어스 전압 (VB2)에 응답하여 동작할 수 있다.

스위치(S3)가 온(on) 될 때, 정전류원(135)은 증폭 트랜지스터 쌍(P5와 P6)에 연결된 공통 노드(202)로 바이어스 전류를 공급할 수 있다.

스위치(S1)는 제1노드(131)와 노드(203) 사이에 연결되고, PMOS 트랜지스터 (P1)는 제1노드(131)와 노드(205) 사이에 연결되고, PMOS 트랜지스터(P1)의 게이트는 노드(203)에 연결된다. 바이어스 PMOS 트랜지스터(P3)는 노드들(203과 205) 사이에 연결되고, 바이어스 NMOS 트랜지스터(N1)는 노드들(203과 213) 사이에 연결되고, NMOS 트랜지스터(N5)는 노드(213)와 접지(GND) 사이에 연결되고, NMOS 트랜지스터(N5)의 게이트는 노드(221)에 연결되고, 스위치(S2)는 노드(221)와 접지 (GND)사이에 연결되고, 직렬로 연결된 NMOS 트랜지스터들(N2와 N6)은 노드(221)와 접지(GND) 사이에 연결되고, NMOS 트랜지스터(N6)의 게이트는 노드(221)에 연결된다.

피드백 전압(VFED)에 응답하여 동작하는 PMOS 트랜지스터(P5)는 노드들(202와 221) 사이에 연결되고, 기준 전압(VREF)에 응답하여 동작하는 PMOS 트랜지스터(P6)는 노드들(202와 223) 사이에 연결되고, 직렬로 연결된 NMOS 트랜지스터들(N3과 N7)은 노드(223)와 접지(GND) 사이에 연결되고, NMOS 트랜지스터 (N7)의 게이트는 노드(223)에 연결되고, 스위치(S4)는 노드(223)와 접지(GND) 사이에 연결된다. PMOS 트랜지스터들(P5와 P6)은 기준 전압(VREF)과 피드백 전압 (VFED)의 차이를 증폭할 수 있다.

출력 스테이지(200-2)는 증폭 스테이지(200-1)에 의해 증폭된 신호를 에러 증폭기(200)의 출력 노드(301)를 통해 제1스위치 회로(300)로 출력할 수 있다. 2-스테이지 캐스코드 구조에 의해, 전력 트랜지스터(600)의 게이트의 게이트 전압 (VG)의 스윙 범위(swing range)는 커질 수 있다.

출력 스테이지(200-2)는 로컬 피드백 루프들(local feedback loop; LFL1과 LFL2)를 포함하는 2-스테이지 캐스코드(2-stage cascode) 구조로 구현될 수 있다. PMOS 트랜지스터(P2)는 제1노드(131)와 노드(209) 사이에 연결되고, PMOS 트랜지스터 (P2)의 게이트는 노드(203)에 연결된다.

제1로컬 증폭기(230)는 노드(205)의 전압과 노드(209)의 전압과의 차이를 증폭하고, 증폭된 신호를 PMOS 트랜지스터(P4)의 게이트로 공급할 수 있다. 예컨대, 제1로컬 증폭기(230)는 제1노드(131)와 에러 증폭기(200)의 출력 노드(301) 사이의 풀-업 패스(pull-up path)에 형성(또는 배치)될 수 있다. PMOS 트랜지스터(P4)는 노드(209)와 에러 증폭기(200)의 출력 노드(301) 사이에 연결된다.

NMOS 트랜지스터(N4)는 에러 증폭기(200)의 출력 노드(301)와 노드(219) 사이에 연결되고, 제2로컬 증폭기(240)는 노드(213)의 전압과 노드(219)의 전압과의 차이를 증폭하고, 증폭된 신호를 NMOS 트랜지스터(N4)의 게이트로 공급할 수 있다. 예컨대, 제2로컬 증폭기(240)는 에러 증폭기(200)의 출력 노드(301)와 접지(GND) 사이의 풀-다운 패스(pull-down path)에 형성(또는 배치)될 수 있다. NMOS 트랜지스터(N8)는 노드(219)와 접지(GND) 사이에 연결되고, NMOS 트랜지스터 (N8)의 게이트는 노드(223)에 연결된다.

출력 스테이지(200-2)가 2개의 로컬 피드백 루프들(LFL1과 LFL2)을 포함하는 2-스테이지 캐스코드 구조로 구현됨에 따라, 에러 증폭기(200)의 루프 게인(loop gain) 또는 에러 증폭기(200)의 전체 게인은 증가할 수 있다. 예컨대, 2개의 로컬 피드백 루프들(LFL1과 LFL2)을 포함하는 2-스테이지 캐스코드 구조로 구현된 출력 스테이지(200-2)의 루프 게인은 일반적인 에러 증폭기의 루프 게인보다 10000배(예컨대, 80db) 정도 증가될 수 있다. 게인은 전자 및 제어 시스템 이론(electronics and control system theory)에서, 루프 게인은 피드백 루프 주위의 게인들의 합을 의미할 수 있고 데시벨(decibels)로 표현될 수 있다.

또한, 출력 스테이지(200-2)가 2개의 로컬 피드백 루프들(LFL1과 LFL2)을 포함하지 않고 2-스테이지 캐스코드 구조로 구현될 때, 출력 스테이지(200-2)의 루프 게인은 일반적인 에러 증폭기의 루프 게인보다 100배(예컨대, 40dB) 정도 증가될 수 있다.

도 13은 본 발명의 실시 예들에 따른 도 1에 도시된 에러 증폭기의 회로도이다. 도 12와 도 13을 참조하면, 각 스위치(S1~S7)는 하이 레벨을 갖는 동작 제어 신호(EN)에 응답하여 온 되고, 로우 레벨을 갖는 동작 제어 신호(EN)에 응답하여 오프 된다고 가정하고, 각 로컬 증폭기(230과 240A)는 상기 하이 레벨을 갖는 동작 제어 신호(EN)에 응답하여 인에이블된다고 가정한다. 따라서, 동작 제어 신호(EN)가 하이 레벨일 때, 각 스위치(S3과 S7)는 온 되고, 각 스위치(S1, S2, S4, S5, 및 S6)는 오프 된다. 예컨대, 각 스위치(S1~S7)는 전송 게이트로 구현될 수 있으나 이에 한정되는 것은 아니다.

예컨대, 동작 제어 신호(EN)가 로우 레벨일 때, 각 스위치(S1, S2, S4, S5, 및 S6)는 하이 레벨을 갖는 반전된 동작 제어 신호(/EN)에 응답하여 온 된다. 따라서, 증폭기(200A)에 포함된 각 전류원 트랜지스터(P1과 P2)의 게이트는 제1전압(VIN1)을 공급하는 제1노드(131)에 연결되므로, 각 전류원 트랜지스터(P1과 P2)는 오프 된다. 따라서, 각 전류원 트랜지스터(P1과 P2)의 전류 패스는 완전히 차단된다. 또한, 각 전류원 트랜지스터(N5, N6, N7, N8, N11, 및 N12)의 게이트는 접지(GND)에 연결되므로, 각 전류원 트랜지스터(N5, N6, N7, N8, N11, 및 N12)는 오프 된다. 따라서, 각 전류원 트랜지스터(N5, N6, N7, N8, N11, 및 N12)의 전류 패스는 완전히 차단된다.

에러 증폭기(200A)는 증폭 스테이지(200-1'), 출력 스테이지(200-2'), 및 빠른 순간적인 드라이버(fast transient driver(FTD); 250)를 포함할 수 있다.

증폭 스테이지(200-1')의 구조와 동작은 증폭 스테이지(200-1)의 구조와 동작과 동일하다. 2-입력 로컬 증폭기(240)가 3-입력 로컬 증폭기(240A)로 대체된 것을 제외하면, 출력 스테이지(200-2)의 구조와 동작은 출력 스테이지(200-2')의 구조와 동작과 동일 또는 유사하다.

도 1과 도 13을 참조하면, FTD(250)는 전압 레귤레이터(130)의 출력 노드 (160)를 통해 로딩 블록(180)으로 공급되는 부하(load) 전류(Iload)의 빠른 변화로 인해 발생하는 전력 트랜지스터(600)의 게이트 전압(VG)의 순간적인(transient) 특성 저하를 개선할 수 있다. 예컨대, FTD(250)는 게인-부스팅 기능을 수행할 수 있다.

FTD(250)는 에러 증폭기(200A)의 출력 노드(301)와 접지(GND) 사이에 직렬로 연결된 MOS 트랜지스터들(N10과 N11), 노드들(253과 255) 사이에 연결된 저항(R3), 출력 노드(160)와 노드(255) 사이에 연결된 커패시터(C), 제1노드 (131)와 노드(253) 사이에 직렬로 연결된 정전류원(260)과 스위치(S7), 노드 (253)와 접지(GND) 사이에 연결된 MOS 트랜지스터(N12)를 포함할 수 있다.

NMOS 트랜지스터(N10)는 노드들(301과 251) 사이에 연결되고, NMOS 트랜지스터(N10)의 게이트는 제2로컬 증폭기(240A)의 출력 단자에 연결되고, NMOS 트랜지스터(N11)의 게이트는 노드(253)에 연결되고, NMOS 트랜지스터(N12)의 게이트는 노드(255)에 연결된다. 스위치(S5)는 노드(253)와 접지(GND) 사이에 연결되고, 스위치(S6)는 노드(255)와 접지(GND) 사이에 연결된다.

상술한 바와 같이 FTD(250)가 에러 증폭기(220A) 내에 구현될 때, 도 12의 2-입력 제2로컬 증폭기(240)는 도 13의 3-입력 로컬 증폭기(240A)로 대체될 수 있다. 즉, 3-입력 로컬 증폭기(240A), FTD(250), 정전류원(260), 및 스위치(S7)을 제외하면, 도 12에 도시된 에러 증폭기(200)의 구조와 동작은 도 13의 에러 증폭기(200A)의 구조와 동작과 동일 또는 유사하다.

도 13에 도시된 바와 같이, 3-입력 로컬 증폭기(240A)와 NMOS 트랜지스터 (N4)는 제2로컬 피드백 루프(LFL2)를 형성하는 동시에 3-입력 로컬 증폭기(240A)와 NMOS 트랜지스터(N10)는 제3로컬 피드백 루프(LFL3)를 형성할 수 있다. 즉, 3-입력 로컬 증폭기(240A)와 NMOS 트랜지스터들(N4와 N10)을 이용하여 두 개의 로컬 피드백 루프들(LFL2와 LFL3)을 동시에 생성할 수 있다. 각 로컬 피드백 루프(LFL2와 LFL3)를 형성하는 3-입력 로컬 증폭기(240A)는 FTD(250)의 출력 임피이던스(output impedance)를 증가시킬 수 있다. 따라서, 에러 증폭기(200A)의 게인(gain)은 증가한다. 즉, 각 로컬 피드백 루프(LFL1과 LFL2)가 에러 증폭기 (200)에 구현됨에 따라 출력 임피이던스는 증가하고 루프 게인도 증가할 수 있다. 또한, 각 로컬 피드백 루프(LFL1, LFL2, 및 LFL3)가 에러 증폭기(200A)에 구현됨에 따라 출력 임피이던스는 증가하고 루프 게인도 증가할 수 있다.

도 12와 도 13을 참조하여 설명한 바와 같이, 전압 레귤레이터(130)의 드랍아웃(dropout) 전압이 감소함에 따라, 전력 트랜지스터(600)의 게인이 감소하더라도 도 12에 도시된 출력 스테이지(200-2)를 포함하는 에러 증폭기(200) 또는 도 13에 도시된 출력 스테이지(200-2')와 FTD(250)를 포함하는 에러 증폭기 (200A)의 게인은 증가될 수 있다. 따라서, 전압 레귤레이터(130)의 전체적인 게인은 증가한다.

전압 레귤레이터(130)는 (1) 멀티-파워(VIN1과 VIN2)를 이용하여 전압 레귤레이터(130)의 입력 전압의 감소에 따라 발생하는 문제(예컨대, 전압 레귤레이터(130)가 정상 동작을 못할 수 있는 문제)를 해결함과 동시에 (2) 게인-부스팅을 이용하여 드랍아웃 전압이 감소함에 따라 발생하는 문제(예컨대, 전압 레귤레이터 (130)의 루프 게인이 감소하는 문제)를 해결할 수 있다.

도 14는 도 1에 도시된 스위치 회로의 블록도를 나타낸다. 도 2부터 도 5, 및 도 14를 참조하면, 각 스위치 회로(300, 400, 및 500)는 대응되는 전력 선택기 회로(310A, 310B, 및 310C)를 하나씩 포함한다. 그러나 도 14에 도시된 스위치 회로(150A)에 포함된 선택 회로들(300A, 400A, 및 500A)은 하나의 전력 선택기 회로 (310)를 공유할 수 있다.

즉, 제1선택 회로(300A)는 전력 선택기 회로(310)의 출력 전압(VBDS)을 이용하여 동작하고, 제2선택 회로(400A)는 전력 선택기 회로(310)의 출력 전압 (VBDS)과 제2전압(VIN2)을 이용하여 동작하고, 제3선택 회로(500A)는 전력 선택기 회로(310)의 출력 전압(VBDS)과 제2전압(VIN2)을 이용하여 동작한다.

도 15는 본 발명의 실시 예들에 따라, 전력 관리 IC와 도 1에 도시된 집적 회로를 포함하는 전자 장치의 블록도이다. 도 1부터 도 15를 참조하면, 전자 장치 (900-1)는 전력 관리 IC(50)와 집적 회로(100)를 포함한다.

전력 관리 IC(50)는 제1전송 라인(80)을 통해 제1전압(VIN1)을 집적 회로 (100)로 전송하고, 제2전송 라인(90)을 통해 제2전압(VIN2)을 집적 회로(100)로 전송한다. 비록 도 15에서는 집적 회로(100)가 개략적으로 도시되어 있으나 도 15의 집적 회로(100)는 도 1에 도시된 집적 회로(100)를 의미한다.

도 16은 본 발명의 실시 예들에 따라, 전력 관리 IC와 도 1에 도시된 집적 회로를 포함하는 전자 장치의 블록도이다. 도 1부터 도 14, 및 도 16을 참조하면, 전자 장치(900-2)는 전력 관리 IC(50)와 집적 회로(100A)를 포함한다.

전력 관리 IC(50)는 제2전송 라인(90)을 통해 제2전압(VIN2)을 집적 회로 (100A)로 전송하고, 제3전송 라인(95)을 통해 제3전압(VIN3)을 집적 회로(100A)로 전송한다. 전압 레귤레이터(101)를 제외하면, 도 15에 도시된 집적 회로(100)의 구조는 도 16에 도시된 집적 회로(100A)의 구조와 동일하다. 전압 레귤레이터 (101)는 제3전압(VIN3)으로부터 제1전압(VIN1)을 생성할 수 있다. 전력 관리 IC (50)로부터 공급된 제2전압(VIN2)과 전압 레귤레이터(101)에 의해 생성된 제1전압 (VIN1)은 전압 레귤레이터(130)로 공급된다. 예컨대, 제3전압(VIN3)은 제1전압 (VIN1)보다 높을 수 있다. 예컨대, 제3전압(VIN3)은 3.3V일 수 있고 제1전압 (VIN1)은 1.8V일 수 있고, 제2전압(VIN2)은 1.2V일 수 있으나 이에 한정되는 것은 아니다.

도 17은 본 발명의 실시 예들에 따라, 전력 관리 IC와 도 1에 도시된 집적 회로를 포함하는 전자 장치의 블록도이다.

도 1부터 도 14, 및 도 17을 참조하면, 전자 장치(900)는 전력 관리 IC (50), 애플리케이션 프로세서(application processor(AP); 910), 메모리 컨트롤러 (100), 및 메모리(950)를 포함할 수 있다. 도 15부터 도 17에 기재된 전자 장치 (900-1, 900-2, 및 900)는 모바일 장치를 의미할 수 있다. 상기 모바일 장치는 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷 (internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치, 드론(drone), 또는 e-북(e-book)으로 구현될 수 있다.

전력 관리 IC(50)는 각 전압(VIN1, VIN2, VIN3, 및 VIN4)을 생성하는 각 전압 레귤레이터(51, 52, 53, 및 54)를 포함할 수 있다. 예컨대, 각 전압 레귤레이터(51, 52, 53, 및 54)는 LDO 전압 레귤레이터 또는 스위칭 전압 레귤레이터(예컨대, 벅 컨버터(buck converter))를 의미할 수 있다.

제1전압 레귤레이터(51)는 메모리 컨트롤러(100)로 공급될 제1전압 (VIN1)을 생성하고, 제2전압 레귤레이터(52)는 메모리 컨트롤러(100)로 공급될 제2전압(VIN2)을 생성하고, 제3전압 레귤레이터(53)는 메모리(950)로 공급될 제3전압(VIN3)을 생성하고, 제4전압 레귤레이터(54)는 AP(910)로 공급될 제4전압 (VIN4)을 생성한다.

도 1부터 도 14를 참조하여 설명된 집적 회로(100)는 메모리 컨트롤러 (100)를 의미할 수 있으나 이에 한정되는 것은 아니다.

멀티-파워(VIN1과 VIN2)를 사용하는 메모리 컨트롤러(100)는 전압 레귤레이터(130), 호스트 인터페이스(920), 로직 회로(930), 및 메모리 인터페이스 (940)를 포함할 수 있다. 물론, 메모리 컨트롤러(100)는 도 1에 도시된 구성 요소들(110, 115, 120, 및 125)을 더 포함할 수 있다.

전압 레귤레이터(130)는 출력 전압(Vout)을 로직 회로(930)로 공급할 수 있다. 로직 회로(930)는 도 1에 도시된 로딩 블록(180)을 의미할 수 있으나 이에 한정되는 것은 아니다.

호스트 인터페이스(920)는 AP(910)와 로직 회로(930) 사이에서 주고받는 데이터를 인터페이스할 수 있다. 메모리 인터페이스(940)는 로직 회로(930)와 메모리(950) 사이에 주고받는 데이터를 인터페이스할 수 있다. 예컨대, 메모리 인터페이스(940)는 메모리 컨트롤러 인터페이스를 의미할 수 있다.

제4전압(VIN4)을 사용하는 AP(910)는 메모리 컨트롤러(100)의 동작을 제어하고, 데이터를 메모리 컨트롤러(100)와 주고받을 수 있다. 메모리 컨트롤러 (100)는, AP(910)의 제어에 따라, 메모리(950)의 동작, 예컨대 데이터 라이트 동작과 데이터 리드 동작을 제어하고, 메모리(950)와 데이터를 주고받을 수 있다.

제3전압(VIN3)을 사용하는 메모리(950)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 상기 휘발성 메모리는 RAM(random access memory), DRAM(dynamic RAM), 또는 SRAM (static RAM)을 의미할 수 있다. 상기 불휘발성 메모리는 EEPROM(electrically erasable programmable read-only memory), 플래시(flash) 메모리, MRAM(magnetic RAM), 스핀전달토크 MRAM(spin-transfer torque MRAM), FeRAM(ferroelectric RAM), PRAM(phase change RAM), 또는 저항 메모리(resistive RAM)를 의미할 수 있다.

도 18은 본 발명의 실시 예들에 따라, 전력 관리 IC와 도 1에 도시된 집적 회로를 포함하는 전자 장치의 블록도이다. 도 1부터 도 14, 및 도 18을 참조하면, 전자 장치(900A)는 전력 관리 IC(50A), AP(910), 메모리 컨트롤러(100A), 및 메모리 (950)를 포함할 수 있다.

제2전압 레귤레이터(52)는 메모리 컨트롤러(100A)로 공급될 제2전압 (VIN2)을 생성하고, 제3전압 레귤레이터(53)는 메모리 컨트롤러(100A)와 메모리 (950)로 공급될 제3전압(VIN3)을 생성하고, 제4전압 레귤레이터(54)는 AP(910)로 공급될 제4전압(VIN4)을 생성한다.

도 16을 참조하여 설명한 바와 같이, 전압 레귤레이터(101)는 제3전압 (VIN3)으로부터 제1전압(VIN1)을 생성할 수 있다. 메모리 컨트롤러(100A)는 도 1에 도시된 구성 요소들(110, 115, 120, 및 125)을 더 포함할 수 있다. 메모리 컨트롤러 (100A)는 도 1부터 도 14를 참조하여 설명된 집적 회로(100)의 일 실시 예이고, 도 16을 참조하여 설명된 집적 회로(100A)를 의미할 수 있다.

도 19은 본 발명의 실시 예에 따른 전압 레귤레이터의 동작을 설명하는 플로우 차트이다. 도 1부터 도 19를 참조하면, 멀티-파워과 게인-부스팅 기술을 이용하는 전압 레귤레이터(130)는 제1노드(131)를 통해 공급되는 제1전압(VIN1)의 제1파워 시퀀스(PSEQ1), 제2노드(133)를 통해 공급되는 제2전압(VIN2)의 제2파워 시퀀스(PSEQ2), 및 동작 제어 신호(EN)를 수신하고, 제1파워 시퀀스(PSEQ1), 제2파워 시퀀스(PSEQ2), 및 동작 제어 신호(EN)를 판단할 수 있다(S110).

전압 레귤레이터(130)는, 판단의 결과에 따라, 도 2부터 도 10을 참조하여 설명된 전력 트랜지스터(600)의 게이트(303)로 공급되는 게이트 전압(VG)의 레벨과 전력 트랜지스터(600)의 바디(601)로 공급되는 바디 전압(VB)의 레벨을 선택하는 동작을 수행할 수 있다(S120).

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100: 집적 회로
110: 제1파워-온 검출기
115: 제2파워-온 검출기
120: AND 게이트
125: 인에이블 신호 생성기
130: 전압 레귤레이터
200: 에러 증폭기
135: 스위치
150: 스위치 회로
300: 제1스위치 회로
400: 제2스위치 회로
500: 제3스위치 회로
600: 전력 트랜지스터
180: 로직 블록

Claims

제1노드를 통해 공급되는 제1전압을 동작 전압으로서 사용하여, 기준 전압과 네거티브 피드백 루프를 통해 수신되는 피드백 전압과의 차이를 증폭하고 증폭된 전압을 출력하는 에러 증폭기;
제2전압을 공급하는 제2노드와 출력 노드 사이에 연결된 전력 트랜지스터; 및
상기 제1전압의 제1파워 시퀀스, 상기 제2전압의 제2파워 시퀀스, 및 동작 제어 신호에 기초하여, 상기 전력 트랜지스터의 게이트로 공급되는 게이트 전압의 레벨과 상기 전력 트랜지스터의 바디로 공급되는 바디 전압의 레벨을 선택하는 스위치 회로를 포함하는 전압 레귤레이터.
제1항에 있어서,
상기 제1전압은 상기 제2전압보다 더 높은 전압 레귤레이터.
제1항에 있어서,
상기 제1전압과 상기 제2전압 중에서 어느 하나가 파워-업 되지 않았을 때,
상기 스위치 회로는,
상기 제1전압과 상기 제2전압 중에서 더 높은 전압을 상기 게이트 전압과 상기 바디 전압으로서 선택하고, 상기 에러 증폭기의 출력 노드로부터 상기 전력 트랜지스터의 상기 게이트를 분리하는 전압 레귤레이터.
제1항에 있어서,
상기 제1전압과 상기 제2전압 각각이 파워-업 되고 상기 동작 제어 신호가 디스에이블일 때,
상기 스위치 회로는,
상기 제1전압 또는 상기 제2전압을 상기 게이트 전압과 상기 바디 전압으로서 선택하고, 상기 에러 증폭기의 출력 노드와 상기 전력 트랜지스터의 상기 게이트를 연결하는 전압 레귤레이터.
제1항에 있어서,
상기 제1전압과 상기 제2전압 각각이 파워-업 되고 상기 동작 제어 신호가 인에이블일 때,
상기 스위치 회로는,
상기 에러 증폭기의 출력 전압을 상기 게이트 전압으로서 선택하고, 상기 제2전압을 상기 바디 전압으로서 선택하는 전압 레귤레이터.
제5항에 있어서,
상기 동작 제어 신호가 인에이블일 때, 상기 에러 증폭기는 상기 제1전압을 상기 동작 전압으로서 사용하여 상기 증폭된 전압을 출력하고,
상기 동작 제어 신호가 디스에이블일 때, 상기 에러 증폭기는 상기 제1전압을 상기 동작 전압으로서 사용하지 않는 전압 레귤레이터.
제1항에 있어서, 상기 스위치 회로는,
상기 에러 증폭기의 출력 노드와 상기 전력 트랜지스터의 상기 게이트 사이에 연결된 제1스위치 회로;
상기 제1노드, 상기 제2노드, 및 상기 전력 트랜지스터의 상기 게이트 사이에 연결된 제2스위치 회로; 및
상기 제1노드, 상기 제2노드, 및 상기 전력 트랜지스터의 상기 바디 사이에 연결된 제3스위치 회로를 포함하는 전압 레귤레이터.
제7항에 있어서,
상기 제1스위치 회로는, 상기 제1파워 시퀀스와 상기 제2파워 시퀀스에 기초하여 생성된 파워-온 신호에 응답하여, 상기 에러 증폭기의 상기 출력 노드와 상기 전력 트랜지스터의 상기 게이트의 연결을 제어하고,
상기 제2스위치 회로는, 상기 파워-온 신호와 상기 동작 제어 신호에 기초하여, 상기 제1노드와 상기 전력 트랜지스터의 상기 게이트의 연결과 상기 제2노드와 상기 전력 트랜지스터의 게이트의 연결을 제어하고,
상기 제3스위치 회로는, 상기 파워-온 신호와 상기 동작 제어 신호에 기초하여, 상기 제1노드와 상기 제2노드 중에서 어느 하나와 상기 전력 트랜지스터의 상기 바디의 연결을 제어하는 전압 레귤레이터.
제8항에 있어서,
상기 제1스위치 회로, 상기 제2스위치 회로, 및 상기 제3스위치 회로 각각은 상기 파워-온 신호와 상기 동작 제어 신호 중에서 적어도 하나를 처리하는 로직 게이트 회로를 포함하고,
상기 적어도 하나의 로직 게이트 회로는 상기 제1전압과 상기 제2전압 중에서 더 높은 전압을 동작 전압으로서 사용하는 전압 레귤레이터.
제1항에 있어서, 상기 에러 증폭기는,
2-스테이지 캐스코드 구조를 갖고, 상기 기준 전압과 상기 피드백 전압과의 상기 차이를 증폭하는 증폭 스테이지; 및
2-스테이지 캐스코드 구조를 갖고, 상기 증폭 스테이지에 의해 증폭된 전압을 상기 스위치 회로로 출력하는 출력 스테이지를 포함하는 전압 레귤레이터.
제10항에 있어서, 상기 출력 스테이지는,
상기 제1노드와 상기 에러 증폭기의 출력 노드 사이의 풀-업 패스에 형성된 제1로컬 피드백 루프; 및
상기 에러 증폭기의 상기 출력 노드와 접지 사이의 풀-다운 패스에 형성된 제2로컬 피드백 루프를 포함하는 전압 레귤레이터.
제11항에 있어서, 상기 에러 증폭기는,
상기 제2로컬 피드백 루프의 일부를 공유하고, 상기 에러 증폭기의 상기 출력 노드와 상기 접지 사이에 형성된 제3로컬 피드백 루프를 더 포함하는 전압 레귤레이터.
전압 레귤레이터; 및
제1전송 라인을 통해 제1전압을 상기 전압 레귤레이터로 공급하고 제2전송 라인을 통해 제2전압을 상기 전압 레귤레이터로 공급하는 전력 관리 IC를 포함하고,
상기 전압 레귤레이터는,
상기 제1전송 라인에 연결된 제1노드를 통해 공급된 상기 제1전압을 동작 전압으로서 사용하고, 기준 전압과 네거티브 피드백 루프를 통해 수신되는 피드백 전압과의 차이를 증폭하고 증폭된 전압을 출력하는 에러 증폭기;
상기 제2전송 라인에 연결된 제2노드와 상기 전압 레귤레이터의 출력 노드 사이에 연결된 전력 트랜지스터; 및
상기 제1전압의 제1파워 시퀀스, 상기 제2전압의 제2파워 시퀀스, 및 동작 제어 신호에 기초하여, 상기 전력 트랜지스터의 게이트로 공급되는 게이트 전압의 레벨과 상기 전력 트랜지스터의 바디로 공급되는 바디 전압의 레벨을 선택하는 스위치 회로를 포함하는 모바일 장치.
제13항에 있어서, 상기 에러 증폭기는,
2-스테이지 캐스코드 구조를 갖고, 상기 기준 전압과 상기 피드백 전압과의 상기 차이를 증폭하는 증폭 스테이지; 및
2-스테이지 캐스코드 구조를 갖고, 상기 증폭 스테이지에 의해 증폭된 전압을 상기 스위치 회로로 출력하는 출력 스테이지를 포함하는 모바일 장치.
제14항에 있어서, 상기 출력 스테이지는,
상기 제1노드와 상기 에러 증폭기의 출력 노드 사이의 풀-업 패스에 형성된 제1로컬 피드백 루프; 및
상기 에러 증폭기의 상기 출력 노드와 접지 사이의 풀-다운 패스에 형성된 제2로컬 피드백 루프를 포함하는 모바일 장치.
제13항에 있어서, 상기 스위치 회로는,
상기 에러 증폭기의 출력 노드와 상기 전력 트랜지스터의 상기 게이트 사이에 연결된 제1스위치 회로;
상기 제1노드, 상기 제2노드, 및 상기 전력 트랜지스터의 상기 게이트 사이에 연결된 제2스위치 회로; 및
상기 제1노드, 상기 제2노드, 및 상기 전력 트랜지스터의 상기 바디 사이에 연결된 제3스위치 회로를 포함하는 모바일 장치.
제16항에 있어서,
상기 제1스위치 회로는, 상기 제1파워 시퀀스와 상기 제2파워 시퀀스에 기초하여 생성된 파워-온 신호에 응답하여, 상기 에러 증폭기의 상기 출력 노드와 상기 전력 트랜지스터의 상기 게이트의 연결을 제어하고,
상기 제2스위치 회로는, 상기 파워-온 신호와 상기 동작 제어 신호에 기초하여, 상기 제1노드와 상기 전력 트랜지스터의 상기 게이트의 연결과 상기 제2노드와 상기 전력 트랜지스터의 게이트의 연결을 제어하고,
상기 제3스위치 회로는, 상기 파워-온 신호와 상기 동작 제어 신호에 기초하여, 상기 제1노드와 상기 제2노드 중에서 어느 하나와 상기 전력 트랜지스터의 상기 바디의 연결을 제어하는 모바일 장치.
메모리;
전압 레귤레이터를 포함하는 메모리 컨트롤러; 및
제1전압과 제2전압을 상기 전압 레귤레이터로 공급하고 제3전압을 상기 메모리로 공급하는 전력 관리 IC를 포함하고,
상기 전압 레귤레이터는,
제1노드를 통해 수신된 상기 제1전압을 동작 전압으로서 사용하고, 기준 전압과 네거티브 피드백 루프를 통해 수신되는 피드백 전압과의 차이를 증폭하고 증폭된 전압을 출력하는 에러 증폭기;
상기 제2전압을 수신하는 제2노드와 상기 전압 레귤레이터의 출력 노드 사이에 연결된 전력 트랜지스터; 및
상기 제1전압의 제1파워 시퀀스, 상기 제2전압의 제2파워 시퀀스, 및 동작 제어 신호에 기초하여, 상기 전력 트랜지스터의 게이트로 공급되는 게이트 전압의 레벨과 상기 전력 트랜지스터의 바디로 공급되는 바디 전압의 레벨을 선택하는 스위치 회로를 포함하고,
상기 제1전압은 상기 제2전압보다 높은 모바일 장치.
제18항에 있어서, 상기 에러 증폭기는,
2-스테이지 캐스코드 구조를 갖고, 상기 기준 전압과 상기 피드백 전압과의 상기 차이를 증폭하는 증폭 스테이지; 및
2-스테이지 캐스코드 구조를 갖고, 상기 증폭 스테이지에 의해 증폭된 전압을 상기 스위치 회로로 출력하는 출력 스테이지를 포함하는 모바일 장치.
제19항에 있어서, 상기 스위치 회로는,
상기 에러 증폭기의 출력 노드와 상기 전력 트랜지스터의 상기 게이트 사이에 연결된 제1스위치 회로;
상기 제1노드, 상기 제2노드, 및 상기 전력 트랜지스터의 상기 게이트 사이에 연결된 제2스위치 회로; 및
상기 제1노드, 상기 제2노드, 및 상기 전력 트랜지스터의 상기 바디 사이에 연결된 제3스위치 회로를 포함하는 모바일 장치.