KR20110078479A - 저 드롭 아웃 전압 레귤레이터 - Google Patents

저 드롭 아웃 전압 레귤레이터 Download PDF

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Abstract

본 발명에 의한 저 드롭 아웃 전압 레귤레이터는 입력 전압에 바이어스되어, 기준 전압과 출력 전압의 일부인 궤환 전압을 비교하고, 비교된 결과를 에러 신호로서 출력하는 에러 증폭부와, 출력 전압과 연결된 외부 부하를 통해 흐르는 부하 전류에 따라 주파수 보상을 하는 가변 제로 보상부 및 전체 로직 회로의 좌우 측에 동일한 전원을 공급하는 좌측 및 우측 패스 디바이스부를 포함하는 것을 특징으로 한다.
저 드롭 아웃 전압 레귤레이터

Description

저 드롭 아웃 전압 레귤레이터{Low-Dropout Voltage regulator}
본 발명은 전자 회로에 관한 것으로서, 특히, 저 드롭 아웃(LDO:Low-Dropout) 전압 레귤레이터에 관한 것이다.
일반적인 저 드롭 아웃(LDO:Low-Dropout) 전압 레귤레이터는 전력 공급 장치에서 레귤레이트된(regulated) 전압을 제공하기 위해 사용되고 있다. 이러한 LDO 전압 레귤레이터는 집적 회로로 구현되어 다양한 전자 제품들에 사용된다. LDO 전압 레귤레이터에 포함된 모든 또는 일부의 구성 요소들은 스탠다드(standard) 디지털 CMOS 기술에 의해 구현될 수 있다.
도 1은 일반적인 LDO 전압 레귤레이터의 회로도이다. 도 1을 참조하면, 일반적인 LDO 전압 레귤레이터는 에러 앰프(10), 다이나믹 바이어스 회로(20), 패스 디바이스(30), 보상 회로(40)로 구성되어 있다.
에러 앰프(10)는 기준 전압 Vref과 피드백되어진 전압 Vfb의 차이만큼 에러 신호(differential signal)를 생성하고, 이 에러 신호는 증폭되어 다이나믹 바이어스 회로(20)로 전달된다. 다이나믹 바이어스 회로(20)는 LDO의 응답 속도를 빠르게 하기 위해 구성되며, 전류 피드백 루프(Current feedback loop)로 구성되어 있다.
패스 디바이스(30)는 출력 로드(output load)를 드라이브한다.
이와 같은 일반적인 LDO 회로는 X축이 길고 Y축이 짧은 구조를 가진 DDI 칩에서는 로직 회로를 구동하기가 용이하지 않다.
왜냐하면 보통 LDO 회로는 좌측이나 우측에 배치되는데, 구동 시에 좌측 또는 우측에 동일한 전원을 공급하지 못하게 되기 때문에다. 또한, 좌우측 로직 회로를 구동하기 위해 두 개의 LDO 회로를 사용하기에는 칩 사이즈 및 패드의 증가로 인한 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, DDI칩에 적용하여 좌우 측 로직 회로에 동일한 전원을 공급할 수 있는 저 드롭 아웃 전압 레귤레이터를 제공하는 것이다.
본 발명에 의한 저 드롭 아웃 전압 레귤레이터는 입력 전압에 바이어스되어, 기준 전압과 출력 전압의 일부인 궤환 전압을 비교하고, 비교된 결과를 에러 신호로서 출력하는 에러 증폭부와, 출력 전압과 연결된 외부 부하를 통해 흐르는 부하 전류에 따라 주파수 보상을 하는 가변 제로 보상부 및 전체 로직 회로의 좌우 측에 동일한 전원을 공급하는 좌측 및 우측 패스 디바이스부를 포함하는 것을 특징으로 한다.
본 발명에 의한 저 드롭 아웃(LDO) 전압 레귤레이터는 DDI 칩과 같이 X축이 긴 구조의 로직 회로를 구동하기 위해 패스 트랜지스터를 좌 우측으로 분리함으로써, 좌우 측 로직 회로에 동일한 전원을 공급할 수 있는 효과가 있다.
또한, 부하 전류에 따라 제1 폴을 보상하기 위한 제로를 가변하는 가변 제로 보상부를 추가함으로써 주파수가 높을수록 응답속도가 빨라지는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
이하, 본 발명의 실시예에 의한 저 드롭 아웃(LDO:Low-Dropout) 전압 레귤레이터 및 그의 동작 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2는 본 발명에 의한 저 드롭 아웃(LDO) 전압 레귤레이터의 블럭도이다.
도 2에 도시된 본 발명의 실시예에 따른 LDO 전압 레귤레이터는 에러 증폭부(error amplifier)(120), 버퍼부(130), 가변 제로 보상부(140), 다이나믹 바이어스 회로부(150), 좌측 패스 디바이스부(160) 및 우측 패스 디바이스부(165)를 포함한다.
먼저, 기준 전압(Vref)은 통상적으로 입력전압(VIN)과 접지 사이에 연결되어 기준 전압(VREF)을 발생하는 밴드갭(bandgap) 전압 발생부에서 생성할 수 있다.
에러 증폭부(120)는 입력 전압(VIN)에 바이어스(bias)되어, 기준 전압(VREF)과 출력 전압(VOUT)의 일부인 궤환 전압(VFB)을 비교하고, 비교된 결과를 에러 신호로서 버퍼부(130)의 게이트로 출력한다.
즉, 에러 증폭부(120)는 도 1에 도시된 레귤레이터의 빠르고 정확한 동작을 위해서, 기준 전압(VREF)과 궤환 전압(VFB)의 차이를 감지하고 이를 증폭시키는 역할을 한다.
이를 위해, 에러 증폭부(120)는 OTA(operational trans-impedance amplifier) 방식으로 구현될 수 있다. 본 발명의 이해를 돕기 위해, 에러 증폭 부(120)가 OTA 방식으로 구현된 일 례를 인용하여 본 발명에 의한 LDO 전압 레귤레이터를 설명하지만 본 발명은 이에 국한되지 않는다. 즉, 도 2에 도시된 에러 증폭부(120)가 다양하게 구성된다고 하더라도, 본원 발명은 적용될 수 있다.
가변 제로 보상부(Adaptive zero compensation, 140)는 주파수 보상을 위해 구성되며, 부하 전류(load current)에 따라 제1 폴을 보상하기 위해 제로(zero)가 가변 되도록 설계되어 안정된 주파수 마진을 확보하는 역할을 한다.
다이나믹 바이어스 회로부(150)는 LDO의 응답 속도를 빠르게 하기 위해 구성되며, 전류 피드백 루프(Current feedback loop)로 구성된다.
좌측 패스 디바이스부(160) 및 우측 패스 디바이스부(165)는 LDO 내에 패스 트랜지스터(pass transistor)를 좌우 측으로 분리하여 좌우 측 로직 회로에 동일한 전원을 공급하도록 하는 역할을 한다.
도 2의 블록도에는 좌측 패스 디바이스부(160) 및 우측 패스 디바이스부(165)가 좌측에 도시되었지만, 실제 레이아웃에서는 LDO 회로의 중심축을 중심으로 좌측 및 우측에 각각 설계된다.
도 3은 도 2에 도시된 본 발명의 저 전압 드롭 아웃 레귤레이터 블록도의 상세 회로도이다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 LDO 전압 레귤레이터는 에러 증폭부(error amplifier)(120), 버퍼부(130), 가변 제로 보상부(140), 다이나믹 바이어스 회로부(150), 좌측 패스 디바이스부(160) 및 우측 패스 디바이스부(165)를 포함한다.
도 3에 도시된 에러 증폭부(120)는 제2 내지 제10 트랜지스터들(M2 내지 M10)로 구성될 수 있다. 예를 들어, 제2 내지 제6 트랜지스터들(M2 내지 M6)은 PMOS 트랜지스터로 구현될 수 있고, 제7 내지 제10 트랜지스터들(M7 내지 M10)은 NMOS 트랜지스터로 구현될 수 있다. 각 트랜지스터의 구성을 살펴보면 다음과 같다.
제2 트랜지스터(M2)는 입력 전압(Vin)과 연결되는 소스를 갖고, 제3 트랜지스터(M3)의 게이트와 연결되는 게이트를 갖고, 서로 연결되는 다이오드 결선 구조의 게이트 및 드레인을 갖는다.
제4 트랜지스터(M4)의 소스는 입력 전압(Vin)에 연결되고, 드레인은 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)의 소스에 연결된다.
제5 트랜지스터(M5)는 기준 전압(Vref)이 입력되는 게이트를 갖는다. 제6 트랜지스터(M6)는 피드백 전압(Vfb)이 입력되는 게이트를 갖는다. 제7 트랜지스터(M7)는 제2 트랜지스터(M2)의 드레인과 드레인이 연결되고, 게이트가 제8 트랜지스터(M8)의 게이트와 연결된다.
제8 트랜지스터(M8)는 서로 연결되는 다이오드 결선 구조의 드레인과 게이트를 갖고, 드레인이 제5 트랜지스터(M5)의 드레인과 연결된다.
제9 트랜지스터(M9)는 서로 연결되는 다이오드 결선 구조의 드레인과 게이트를 갖고, 드레인이 제6 트랜지스터(M6)의 드레인과 연결된다.
버퍼부(130)는 제12 트랜지스터(M12) 및 제13 트랜지스터(M13)로 구성된다.
가변 제로 보상부(140)는 제11 트랜지스터(M11) 및 캐패시터(CC)로 구성된 다. 제11 트랜지스터(M11)은 PMOS 트랜지스터고 구성될 수 있고, 가변되는 저항으로서의 역할을 하며, 캐패시터(CC)와 RC 직렬 회로로 구성된다. 가변 제로 보상부(140)는 제1 폴을 보상하기 위해 제로를 제공한다.
다이나믹 바이어스 회로부(150)는 제14 내지 제19 트랜지스터로 구성된다. 제14 내지 제19 트랜지스터(M14 내지 M19)는 PMOS 트랜지스터로 구성되며, 제16 및 제17 트랜지스터(M16 및 M17)는 NMOS 트랜지스터로 구성될 수 있다.
제14 및 제15 트랜지스터는 게이트가 서로 연결되고, 제15 트랜지스터(M15)는 게이트와 드레인이 연결된 구조이다. 제18 및 제19 트랜지스터(M18 및 M19)는 게이트가 서로 연결된 구조이다.
패스 디바이스(160, 165)는 좌측 패스 디바이스부(160) 및 우측 패스 디바이스부(165)를 포함한다.
좌측 패스 디바이스부(160)는 PMOS 트랜지스터(M20)로 구성되고, 우측 패스 디바이스부(165)는 PMOS 트랜지스터(M21)로 구성될 수 있다.
도 4는 본 발명에 의한 저 전압 드롭 레귤레이터의 동작 결과를 설명하기 위한 플로우트이다.
도 4는 저 전압 드롭 레귤레이터의 이득-대-주파수 도표 및 위상-대-주파수 도표를 도시한다. 부하 전류가 1mA일 때와 100mA일 때 그리고, 가변 제로 보상부(140)를 포함했을 때와 포함하지 않았을 경우가 도시된다.
도 4에 도시된 바와 같이 부하전류가 1mA일 때와 100mA일 때 모두 주파수가 증가함에 따라, 가변 제로 보상부(140)를 추가한 저 전압 드롭 레귤레이터의 이득 이 증가함을 알 수 있다.
즉, 부하전류가 100mA일 때 가변 제로 보상부(140)가 추가되지 않은 곡선(3)에 비해 부하전류가 100mA일 때 가변 제로 보상부(140)가 추가된 곡선(1)의 그래프는 상대적으로 기울기가 완만하여 OdB와 접하는 주파수가 높다. 즉, 앰프가 작동할 수 있는 주파수 동작범위(응답속도)가 빠르다.
마찬가지로, 부하전류가 1mA일 때 가변 제로 보상부(140)가 추가되지 않은 곡선(4)에 비해 부하전류가 1mA일 때 가변 제로 보상부(140)가 추가된 곡선(2)의 그래프는 상대적으로 기울기가 완만하여 OdB와 접하는 주파수가 높다. 즉, 앰프가 작동할 수 있는 주파수 동작범위(응답속도)가 빠르다.
따라서, 본 발명에 의한 저 드롭 아웃 레귤레이터는 부하 전류에 따라 제1 폴을 보상하기 위한 제로를 가변하는 가변 제로 보상부를 추가함으로써 주파수가 높을수록 응답속도가 빨라지는 효과가 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 LDO 전압 레귤레이터의 회로도.
도 2는 본 발명에 의한 저 드롭 아웃(LDO) 전압 레귤레이터의 블럭도.
도 3은 도 2에 도시된 본 발명의 저 전압 드롭 아웃 레귤레이터 블록도의 상세 회로도.
도 4는 본 발명에 의한 저 전압 드롭 레귤레이터의 동작 결과를 설명하기 위한 플로우트.

Claims (6)

  1. 입력 전압에 바이어스되어, 기준 전압과 출력 전압의 일부인 궤환 전압을 비교하고, 비교된 결과를 에러 신호로서 출력하는 에러 증폭부;
    상기 출력 전압과 연결된 외부 부하를 통해 흐르는 부하 전류에 따라 주파수 보상을 하는 가변 제로 보상부; 및
    전체 로직 회로의 좌우 측에 동일한 전원을 공급하는 좌측 및 우측 패스 디바이스부를 포함하는 것을 특징으로 하는 저 드롭 아웃(LDO) 전압 레귤레이터.
  2. 제 1 항에 있어서,
    상기 좌측 및 우측 패스 디바이스부는 PMOS 트랜지스터들로 구성될 수 있는 것을 특징으로 하는 저 드롭 아웃 전압 레귤레이터.
  3. 제 1 항에 있어서,
    상기 좌측 및 우측 패스 디바이스부는 레이아웃시 상기 전체 로직 회로의 중심으로부터 각각 좌측 및 우측에 레이아웃됨을 특징으로 하는 저 드롭 아웃 전압 레귤레이터.
  4. 제 1 항에 있어서,
    상기 가변 제로 보상부는
    주파수 보상을 위해 구성되며, 부하 전류(load current)에 따라 제1 폴을 보상하기 위해 제로(zero)가 가변 되도록 설계되는 것을 특징으로 하는 저 드롭 아웃 전압 레귤레이터.
  5. 제 4 항에 있어서,
    상기 가변 제로 보상부는 저항 역할을 하는 가변저항과 캐패시터가 직렬 연결되어 구성되는 것을 특징으로 하는 저 드롭 아웃 전압 레귤레이터.
  6. 제 5 항에 있어서,
    상기 가변저항은 PMOS 트랜지스터고 구성되는 것을 특징으로 하는 저 드롭 아웃 전압 레귤레이터.
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