KR20140089814A - 저전압 강하 레귤레이터 - Google Patents

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Abstract

본 발명의 목적은 넓은 입력 전압 범위 및 안정적인 주파수 응답 특성을 가지는 저전압 강하 레귤레이터를 제공하는 것이다. 본 발명에 의한 저전압 강하 레귤레이터는 출력단 및 버퍼에 의하여 생성되는 극점을 보상하기 위한 영점 보상 회로를 포함하며, 기준 전압 및 피드백 전압에 응답하여 제 1 비교 신호를 생성하는 오류 증폭부, 상기 제 1 비교 신호 및 입력 전압에 응답하여 제 2 비교 신호를 생성하는 상기 버퍼, 상기 제 2 비교 신호 및 상기 입력 전압에 응답하여 상기 출력단에 출력 전압 및 로드 전류를 제공하는 패스부 및 상기 출력 전압에 응답하여 상기 피드백 전압을 상기 오류 증폭부에 제공하는 피드백부를 포함하며, 상기 버퍼의 구동 전류는 상기 로드 전류와 독립적으로 조절된다. 본 발명에 의한 저전압 강하 레귤레이터는 넓은 입력 전압 범위 및 안정적인 주파수 응답 특성을 가진다.

Description

저전압 강하 레귤레이터{LOW DROP OUT REGULATOR}
본 발명은 집적 회로에 이용되는 전압 레귤레이터에 관한 것으로서, 보다 상세히는 저전압 강하 레귤레이터에 관한 것이다.
저전압 강하 레귤레이터(LDO: Low Drop-Out regulator)는 안정적인 전압을 제공하기 위한 장치이다. 저전압 강하 레귤레이터는 선형 레귤레이터로서, 입력 전압보다 낮은 출력 전압을 제공한다.
저전압 강하 레귤레이터는 출력 전압이 입력 전압보다 낮아 전력 손실이 있으나, 안정적인 출력 전압을 제공할 수 있다. 또한 저전압 강하 레귤레이터는 라인 레귤레이션(Line Regulation) 및 부하 레귤레이션(Load Regulation)의 특성이 우수하여 전원 제어 집적 회로(Power Management IC) 등 많은 분야에서 이용되고 있다.
본 발명의 목적은 넓은 입력 전압 범위 및 안정적인 주파수 응답 특성을 가지는 저전압 강하 레귤레이터를 제공하는 것이다.
본 발명에 의한 저전압 강하 레귤레이터는 출력단 및 버퍼에 의하여 생성되는 극점을 보상하기 위한 영점 보상 회로를 포함하며, 기준 전압 및 피드백 전압에 응답하여 제 1 비교 신호를 생성하는 오류 증폭부, 상기 제 1 비교 신호 및 입력 전압에 응답하여 제 2 비교 신호를 생성하는 상기 버퍼, 상기 제 2 비교 신호 및 상기 입력 전압에 응답하여 상기 출력단에 출력 전압 및 로드 전류를 제공하는 패스부 및 상기 출력 전압에 응답하여 상기 피드백 전압을 상기 오류 증폭부에 제공하는 피드백부를 포함하며, 상기 버퍼의 구동 전류는 상기 로드 전류와 독립적으로 조절된다.
실시 예에 있어서, 상기 버퍼는 레일-투-레일 회로를 포함한다.
실시 예에 있어서, 상기 레일-투-레일 회로는 CMOS 소자로 구성된다.
실시 예에 있어서, 상기 레일-투-레일 회로는 고로드 상태에서 턴 온 되어 상기 제 1 비교 신호에 응답하여 제 2 비교 신호를 생성하며, 저로드 상태에서 턴 오프 되는 고로드부 및 상기 고로드부와 병렬로 연결되며, 저로드 상태에서 턴 온 되어 상기 제 1 비교 신호에 응답하여 제 2 비교 신호를 생성하고, 고로드 상태에서 턴 오프 되는 저로드부를 포함한다.
실시 예에 있어서, 상기 고로드부는 고로드 상태에서 턴 온 되어, 상기 제 1 비교 신호를 중간 노드로 전달하는 입력 소스 팔로워, 상기 중간 노드로부터 제공된 제 1 비교 신호를 제 2 비교 신호로서 출력하는 출력 소스 팔로워 및 고로드 상태에서 턴 온 되며, 상기 입력 소스 팔로워 및 상기 출력 소스 팔로워에 상기 구동 전류를 제공하는 전류 미러를 포함한다.
실시 예에 있어서, 상기 저로드부는 저로드 상태에서 턴 온 되어, 상기 제 1 비교 신호를 중간 노드로 전달하는 입력 소스 팔로워, 상기 중간 노드로부터 제공된 제 1 비교 신호를 제 2 비교 신호로서 출력하는 출력 소스 팔로워 및 저로드 상태에서 턴 온 되며, 상기 입력 소스 팔로워 및 상기 출력 소스 팔로워에 상기 구동 전류를 제공하는 전류 미러를 포함한다.
실시 예에 있어서, 상기 영점 보상 회로는 보상 커패시터 및 상기 로드 전류에 응답하여 가변되는 보상 가변 저항을 포함한다.
실시 예에 있어서, 상기 보상 가변 저항은 제 1 보상 저항, 상기 제 1 보상 저항와 직렬로 연결되는 제 2 보상 저항 및 상기 제 1 보상 저항과 병렬로 전류 채널을 형성하며, 상기 전류 채널은 상기 제 2 보상 저항과 직렬로 연결되는 보상 트랜지스터를 포함한다.
실시 예에 있어서, 저로드 상태에서 상기 보상 트랜지스터는 턴 오프 되고, 상기 보상 트랜지스터에 응답하여 상기 보상 가변 저항은 상기 제 1 보상 저항 및 상기 제 2 보상 저항이 직렬로 연결되어 제공된다.
실시 예에 있어서, 고로드 상태에서 상기 보상 트랜지스터는 턴 온 되고, 상기 보상 트랜지스터에 응답하여 상기 보상 가변 저항은 상기 제 1 보상 저항으로 제공된다.
실시 예에 있어서, 상기 피드백부는 상기 출력단과 피드백 노드 사이에 연결되는 제 1 피드백 저항 및 상기 피드백 노드와 접지 노드 사이에 연결되는 제 2 피드백 저항을 포함하며, 상기 피드백 전압은 상기 피드백 노드로부터 제공된다.
실시 예에 있어서, 기 피드백부는 극점을 보상하기 위한 피드백 보상 커패시터를 더 포함하며, 상기 피드백 보상 커패시터는 상기 출력단 및 상기 오류 증폭부 사이에 연결된다.
본 발명에 의한 저전압 강하 레귤레이터에 이용되는 오류 증폭부는 제 1 신호 및 제 2 신호를 제공받는 입력 스테이지, 상기 입력 스테이지와 연결되며, 상기 제 1 및 제 2 신호의 차이에 응답하여 비교 신호를 출력단에 제공하는 출력 스테이지 및 상기 출력단에 연결되며, 상기 오류 증폭기에 영점을 제공하는 영점 보상 회로를 포함하고, 상기 영점의 주파수는 상기 출력단의 전압에 응답하여 가변된다.
실시 예에 있어서, 상기 보상 가변 저항은 보상 커패시터 및 상기 출력단의 전압에 응답하여 가변되는 보상 가변 저항을 포함한다.
실시 예에 있어서, 제 1 보상 저항, 상기 제 1 보상 저항와 직렬로 연결되는 제 2 보상 저항 및 상기 제 1 보상 저항과 병렬로 전류 채널을 형성하며, 상기 전류 채널은 상기 제 2 보상 저항과 직렬로 연결되는 보상 트랜지스터를 포함하고, 상기 보상 트랜지스터는 상기 출력단의 전압에 응답하여 온-오프 된다.
본 발명에 의한 저전압 강하 레귤레이터는 넓은 입력 전압 범위 및 안정적인 주파수 응답 특성을 가진다.
도 1은 저전압 강하 레귤레이터를 도시하는 블록도이다.
도 2는 버퍼가 삽입된 저전압 강하 레귤레이터를 도시하는 블록도이다.
도 3은 2-극점 저전압 강하 레귤레이터의 저로드 및 고로드 상태에 대한 보드 플롯을 도시하는 그래프이다.
도 4는 영점의 주파수가 변화되는 2-극점 저전압 강하 레귤레이터의 저로드 및 고로드 상태에 대한 보드 플롯을 도시하는 그래프이다.
도 5는 본 발명의 실시예에 의한 저전압 강하 레귤레이터를 도시하는 블록도이다.
도 6은 도 5의 버퍼의 예시적 상세 회로를 도시하는 회로도이다.
도 7은 도 5의 오류 증폭부의 예시적 상세 회로를 도시하는 회로도이다.
도 8은 영점 보상 회로의 일실시예를 도 7의 오류 증폭부에 적용한 회로도이다.
도 9는 본 발명의 실시예에 의한 저전압 강하 레귤레이터를 도시하는 회로도이다.
도 10은 도 9의 저전압 강하 레귤레이터의 소신호 블록 다이어그램을 도시하는 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예가 첨부된 도면을 참조하여 설명한다. 또한 이하에서 사용되는 용어들은 오직 본 발명을 설명하기 위하여 사용된 것이며 본 발명의 범위를 한정하기 위해 사용된 것은 아니다. 앞의 일반적인 설명 및 다음의 상세한 설명은 모두 예시적인 것으로 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
도 1은 저전압 강하 레귤레이터(LDO: Low Drop-Out regulator)를 도시하는 블록도이다. 도 1을 참조하면, 저전압 강하 레귤레이터(10)는 오류 증폭기(11), 패스부(12) 및 피드백부(13)를 포함한다.
오류 증폭기(11)는 기준 전압(Vref)과 피드백 전압(Vfd)을 비교한다. 오류 증폭기(11)는 비교 결과에 응답하여 비교 신호(CMP)를 생성하고, 생성된 비교 신호(CMP)를 패스부(12)에 제공한다. 비교 신호(CMP)는 저전압 강하 레귤레이터(10)의 출력 전압(VOUT)의 변화에 관한 정보를 포함한다.
기준 전압(Vref)은 저전압 강하 레귤레이터(10) 외부에 연결된 기준 전압 발생부로부터 제공될 수 있다. 저전압 강하 레귤레이터(10)의 출력 전압(VOUT)은 기준 전압(Vref)을 기초로 결정된다.
패스부(12)는 비교 신호(CMP) 및 입력 전압(VIN)에 응답하여 저전압 강하 레귤레이터(10)의 출력단(OUT)에 출력 전압(VOUT)을 제공한다. 또한 패스부(12)는 비교 신호(CMP) 및 입력 전압(VIN)에 응답하여 출력단에 제공되는 전류의 크기를 제어할 수 있다.
피드백부(13)는 출력 전압(VOUT)에 응답하여 피드백 전압(Vfd)를 발생한다. 피드백 전압(Vfd)은 출력 전압(VOUT)이 일정 비율로 분배된 전압일 수 있다. 피드백부(13)는 발생된 피드백 전압(Vfd)을 오류 증폭기(11)에 제공한다.
출력 전압(VOUT)이 변동되면, 이에 응답하여 피드백 전압(Vfd)이 함께 변동된다. 오류 증폭기(11)는 변동된 피드백 전압(Vfd)에 응답하여 비교 신호(CMP)를 생성한다. 패스부(12)는 비교 신호(CMP)에 응답하여 출력 전압(VOUT)을 변동시켜 출력 전압이 안정화되게 한다. 즉, 저전압 강하 레귤레이터(10)는 피드백을 이용하여 안정된 출력을 유지할 수 있다.
한편, 저전압 강하 레귤레이터(10)는 출력단(OUT)에 고로드 커패시턴스(High Load Capacitance)를 가진다. 고로드 커패시턴스로 인하여, 저전압 강하 레귤레이터(10)의 출력단(OUT)에 우세 극점(Dominant Pole)이 위치된다. 또한 오류 증폭기(11)는 큰 출력 저항을 가지며, 패스부(12)는 큰 입력 커패시턴스를 가지므로, 오류 증폭기(11)와 패스부(12)의 연결단에 또 하나의 저주파 극점(Low-Frequency Pole)이 위치된다.
저전압 강하 레귤레이터(10)의 두 극점이 저주파 대역에 위치되므로, 단위이득대역폭(UGB: Unit Gain Bandwidth) 내에 두 극점이 위치될 수 있다. 즉, 저전압 강하 레귤레이터(10)는 불안정한 상태(Unstable)가 될 수 있다. 저전압 강하 레귤레이터(10)의 안정성(Stability)을 유지하기 위하여, 오류 증폭기(11)와 패스부(12) 사이에 버퍼가 삽입될 수 있다.
도 2는 버퍼가 삽입된 저전압 강하 레귤레이터를 도시하는 블록도이다. 도 2를 참조하면, 저전압 강하 레귤레이터(20)는 오류 증폭기(21), 버퍼(22), 패스부(23) 및 피드백부(24)를 포함한다. 도 2의 오류 증폭기(21), 패스부(23) 및 피드백부(24)는 도 1의 오류 증폭기(11), 패스부(12) 및 피드백부(13)와 동일한 구성 및 동작 원리를 가질 수 있다.
버퍼(22)는 낮은 입력 커패시턴스 및 낮은 출력 저항을 가진다. 따라서 버퍼는 오류 증폭기(21)와 패스부(23)의 연결단의 저주파 극점을 두 개의 고주파 극점으로 분할할 수 있다.
그러나 분할된 고주파 극점들 혹은 그 일부는 여전히 단위 이득 대역폭 내에 위치될 수 있다. 극점을 보상하기 위하여, 저전압 강하 레귤레이터(20)에 저전압 좌반면 영점(Low-Frequency LPH zero)이 삽입될 수 있다.
한편, 영점이 삽입되어도 저전압 강하 레귤레이터(20)의 안정성은 저전압 강하 레귤레이터(20)의 출력단(OUT)에 흐르는 전류, 즉 로드 전류의 크기에 따라 변화될 수 있다.
패스부(23)에 제공되는 비교 신호에 응답하여, 로드 전류가 변동된다. 로드 전류의 크기에 응답하여 출력단(OUT)의 로드 저항(Load Resistance)의 크기가 변화된다. 로드 저항의 크기 변화에 응답하여 출력단(OUT)에 생성되는 우세 극점의 주파수가 변화된다. 우세 극점의 주파수가 변화되면 저전압 강하 레귤레이터(20)의 루프 안정도(Loop Stability)가 감소될 수 있다. 이하 도 3 및 도 4를 참조하여 더 자세히 설명한다.
도 3은 2-극점 저전압 강하 레귤레이터의 저로드 및 고로드 상태에 대한 보드 플롯(Bode plot)을 도시하는 그래프이다. 도 3에서, 가로축은 주파수를, 세로축은 이득을 나타낸다.
고로드 상태(Heavy Load Condition)에서, 두 극점(f_p1, f_p2) 및 삽입된 하나의 영점(f_z)은 모두 단위이득대역폭 내에 있으므로, 저전압 강하 레귤레이터는 안정(Stable)하다.
로드 전류가 감소되면, 출력단(OUT)의 극점(f_p2')은 로드 전류에 응답하여 저주파로 이동된다. 따라서 저로드 상태(Light Load Condition)에서는, 영점이 삽입되어도 단위이득대역폭 내에 영점 없이 두 개의 극점(f_p1, f_p2')이 위치될 수 있으므로, 불안정한(Unstable) 상태가 될 수 있다. 이를 방지하기 위해서, 저전압 강하 레귤레이터는 영점의 주파수를 로드 전류에 응답하여 변화시킬 수 있다.
도 4는 영점의 주파수가 변화되는 2-극점 저전압 강하 레귤레이터의 저로드 및 고로드 상태에 대한 보드 플롯을 도시하는 그래프이다. 도 4에서, 가로축은 주파수를, 세로축은 이득을 나타낸다.
도 3에 따른 특성을 가지는 저전압 강하 레귤레이터와 달리, 도 4에 따른 특성을 가지는 저전압 강하 레귤레이터는 극점의 주파수가 변화될 때 영점의 주파수도 변화된다. 즉, 저로드 상태에서 출력단(OUT)의 극점(f_p2')이 저주파로 이동되면, 삽입된 영점(f_z')도 저주파로 이동된다. 도 3의 저전압 강하 레귤레이터는 저로드 상태에서도 두 극점(f_p1, f_p2') 및 삽입된 하나의 영점(f_z')이 모두 단위이득대역폭 내에 존재할 수 있므로 안정(Stable)하다.
한편, 도 4에 따른 특성을 가지는 2-극점 저전압 강하 레귤레이터와 달리, 도 2의 버퍼를 삽입한 저전압 강하 레귤레이터(20)는 3개의 극점을 가진다. 저전압 강하 레귤레이터(20)가 도 3의 보드 플롯과 같은 주파수 특성을 나타내기 위해서는, 하나의 고주파 극점이 언제나 단위이득대역폭보다 높은 주파수에 위치되어야 한다.
고주파 극점을 높은 주파수에 위치시키기 위하여, 버퍼(도 2 참조, 22)의 구동 전류를 증가시킬 수 있다. 그러나 버퍼(22)의 구동 전류가 증가되면, 저전압 강하 레귤레이터(20)의 전력 효율은 감소될 수 있다.
도 5는 본 발명의 실시예에 의한 저전압 강하 레귤레이터를 도시하는 블록도이다. 도 5를 참조하면, 저전압 강하 레귤레이터(100)는 오류 증폭부(110), 버퍼(120), 패스부(130) 및 피드백부(140)를 포함한다.
저전압 강하 레귤레이터(100)는 넓은 입력 전압 범위를 제공하는 레일-투-레일(Rail-to-Rail) 구조의 버퍼(120)를 포함한다. 버퍼(120)는 낮은 입력 전압으로 구동될 수 있다. 버퍼(120)의 구동 전류는 저전압 강하 레귤레이터(100)의 출력단(OUT)에 제공되는 전류, 즉 로드 전류가 변화되어도 일정하게 유지될 수 있다. 따라서 저전압 강하 레귤레이터(100)의 전력 효율은 일정하게 유지될 수 있다. 또한 버퍼(120)는 CMOS(Complementary Metal-Oxide Semiconductor)로만 구성될 수 있어, 양방향 접합 트랜지스터(BJT: Bipolar Junction Transistor)를 이용하는 것에 비하여 작은 면적으로 구현될 수 있다.
또한 전압 강하 레귤레이터(100)는 안정적인 주파수 응답 특성을 제공하기 위한 영점 보상 회로(111)를 포함한다. 전압 강하 레귤레이터(100)의 오류 증폭부(110)는 제 2 보상 영점을 삽입하기 위한 영점 보상 회로(111)를 포함한다. 영점 보상 회로(111)는 저전압 강하 레귤레이터(100)의 로드 전류에 응답하여 변화되는 출력단(OUT)의 극점이 버퍼(120)의 양단에서 발생되는 극점과 만나 복소 극점(Complex-pole)을 형성하는 것을 방지한다. 저전압 강하 레귤레이터(100)는 영점 보상 회로(111)를 이용하여, 버퍼(120)의 구동 전류가 고정될 때 로드 전류가 변화되어도 안정성을 유지할 수 있다.
오류 증폭부(110)는 기준 전압(Vref)과 피드백 전압(Vfd)을 비교한다. 오류 증폭부(110)는 비교 결과에 응답하여 제 1 비교 신호(CMP1)를 생성하고, 생성된 제 1 비교 신호(CMP1)를 버퍼(120)에 제공한다. 제 1 비교 신호(CMP1)는 저전압 강하 레귤레이터(100)의 출력 전압(VOUT)의 변화에 관한 정보를 포함한다.
기준 전압(Vref)은 저전압 강하 레귤레이터(100) 외부에 연결된 기준 전압 발생부로부터 제공될 수 있다. 저전압 강하 레귤레이터(100)의 출력 전압(VOUT)은 기준 전압(Vref)을 기초로 결정된다. 또한 오류 증폭부(110)는 바이어스 전압으로서 배터리 전압(Vbat), 입력 전압(VIN) 및 소스 전압(VSS)을 제공받는다. 배터리 전압(Vbat), 입력 전압(VIN) 및 소스 전압(VSS)은 저전압 강하 레귤레이터(100) 외부에 연결된 기준 전압 발생부로부터 제공될 수 있다.
오류 증폭부(110)는 영점 보상 회로(111)를 이용하여 저전압 강하 레귤레이터(100)에 제 2 보상 영점을 삽입할 수 있다. 오류 증폭부(110)의 영점 보상 회로(111)에 의하여 삽입된 제 2 보상 영점은 저전압 강하 레귤레이터(100)의 극점을 보상할 수 있다. 오류 증폭부(110) 및 영점 보상 회로(111)는 도 7 및 도 8을 이용하여 더 자세히 설명될 것이다.
버퍼(120)는 제 1 비교 신호(CMP1) 및 입력 전압(VIN)에 응답하여 제 2 비교 신호(CMP2)를 생성하고, 생성된 제 2 비교 신호(CMP2)를 패스부에 제공한다. 버퍼(120)는 작은 입력 커패시턴스를 가지므로, 오류 증폭부(110)의 큰 출력 저항에도 불구하고 노드(N1)의 극점을 고주파 대역에 위치시킬 수 있다. 또, 버퍼(120)는 작은 출력 저항을 가지므로, 패스부(130)의 큰 입력 커패시턴스에도 불구하고 노드(N2)의 극점을 고주파 대역에 위치시킬 수 있다.
버퍼(120)는 레일-투 레일 구조로 구성될 수 있다. 버퍼(120)는 레일 투 레일 구조를 이용하여 넓은 입출력 범위를 가질 수 있다. 또한 버퍼(120)는 레일 투 레일 구조를 이용하여 낮은 입력 전압(VIN)으로 구동될 수 있다.
버퍼(120)의 구동 전류는 전압 강하 레귤레이터(100)의 로드 전류가 변화되어도 일정하게 유지될 수 있다. 한편, 버퍼(120)의 구동 전류가 고정되면, 전압 강하 레귤레이터(100)의 로드 전류가 변화되어도, 버퍼(120)의 입출력단(N1, N2)에 생성되는 극점들은 고정될 수 있다.
버퍼(120)의 입출력단(N1, N2)에 생성되는 극점들이 고정되면, 전압 강하 레귤레이터(100)의 출력단(OUT)의 극점과 버퍼(120)의 출력노드(N2)에 생성되는 극점이 서로 근접될 수 있다. 상술된 바와 같이, 오류 증폭부(110)의 영점 보상 회로(111)는 제 2 보상 영점을 삽입하여, 두 극점이 근접하여 복소 극점(Complex Pole)이 생성되는 것을 방지할 수 있다.
패스부(130)는 제 2 비교 신호(CMP2) 및 입력 전압(VIN)에 응답하여 저전압 강하 레귤레이터(100)의 출력단(OUT)에 출력 전압(VOUT)을 제공한다. 또한 패스부(130)는 제 2 비교 신호(CMP2) 및 입력 전압(VIN)에 응답하여 출력단(OUT)에 제공되는 전류의 크기를 제어할 수 있다.
피드백부(140)는 출력 전압(VOUT)에 응답하여 피드백 전압(Vfd)를 발생한다. 피드백 전압(Vfd)은 출력 전압(VOUT)이 일정 비율로 분배된 전압일 수 있다. 피드백부(140)는 발생된 피드백 전압(Vfd)을 오류 증폭기(110)에 제공한다.
또한 피드백부(140)는 전압 강하 레귤레이터(100)에 제 1 보상 영점을 제공할 수 있다. 제 1 보상 영점은 도 3 및 도 4를 참조하여 설명된 바와 같이, 전압 강하 레귤레이터(100)의 극점을 보상하여 두 극점 및 하나의 영점이 단위이득대역폭 내에 위치되도록 한다.
상술된 전압 강하 레귤레이터(100)는 버퍼(120)를 이용하여 높은 입출력 전압 범위를 가지며, 낮은 입력 전압으로 구동될 수 있다. 전압 강하 레귤레이터(100)는 제 1 보상 영점을 삽입하여 단위이득대역폭 내의 전압 강하 레귤레이터(100)의 극점을 보상할 수 있다.
또한 저전압 강하 레귤레이터(100)의 로드 전류가 변화되어도 버퍼(120)의 구동 전류는 일정하게 유지될 수 있다. 저전압 강하 레귤레이터(100)는 버퍼(120)의 구동 전류가 고정되어도 제 2 보상 영점을 삽입하여 안정성을 유지할 수 있다.
또한 전압 강하 레귤레이터(100)의 버퍼(120)는 상보형 금속 산화 반도체(CMOS: Complementary Metal-Oxide Semiconductor)로만 구성될 수 있어, 양방향 접합 트랜지스터(BJT: Bipolar Junction Transistor)를 이용하는 것에 비하여 작은 면적으로 구현될 수 있다.
도 6은 도 5의 버퍼의 일실시예를 도시하는 회로도이다. 도 6을 참조하면, 버퍼(120)는 저로드부(Light Load Unit) 및 고로드부(High Load Unit)를 포함한다.
고로드부는 제 1 전류원(I1) 및 제 1 내지 제 4 트랜지스터(T1~T4)를 포함한다. 고로드부는 전압 강하 레귤레이터(도 5 참조, 100)가 고로드 상태일 때, 즉 노드(N1) 및 노드(N2)의 전압이 낮은 상태일 때 턴 온 된다. 고로드부는 전압 강하 레귤레이터(100)가 고로드 상태일 때, 노드(N1)로 입력되는 제 1 비교 신호(CMP1)를 버퍼링하여 제 2 비교 신호(CMP2)로서 노드(N2)에 제공한다. 제 1 트랜지스터(T1)는 PMOS 트랜지스터일 수 있다. 제 2 내지 제 4 트랜지스터(T2~T4)는 NMOS 트랜지스터일 수 있다.
저로드부는 제 2 전류원(I2) 및 제 5 내지 제 8 트랜지스터(T5~T8)를 포함한다. 저로드부는 전압 강하 레귤레이터(100)가 저로드 상태일 때, 즉 노드(N1) 및 노드(N2)의 전압이 높은 상태일 때 턴 온 된다. 저로드부는 전압 강하 레귤레이터(100)가 저로드 상태일 때, 노드(N1)로 입력되는 제 1 비교 신호(CMP1)를 버퍼링하여 제 2 비교 신호(CMP2)로서 노드(N2)에 제공한다. 제 6 트랜지스터(T6)는 NMOS 트랜지스터일 수 있다. 제 5, 제 7 및 제 8 트랜지스터(T5, T7, T8)는 PMOS 트랜지스터일 수 있다.
노드(N1)의 전압이 낮은 상태이면, 고로드부의 제 1 트랜지스터(T1)는 턴 온 되고, 저로드부의 제 6 트랜지스터(T6)는 턴 오프 된다.
제 1 트랜지스터(T1)가 턴 온 되면, 노드(N1)로 입력된 제 1 비교 신호(CMP1)는 제 1 트랜지스터(T1)의 게이트-소스를 거쳐 제 3 트랜지스터(T3)의 게이트로 제공된다. 즉, 제 1 트랜지스터(T1)는 소스 팔로워(Source-Follower)로서 동작된다.
제 1 트랜지스터(T1)가 턴 온 됨에 응답하여 제 2 및 제 4 트랜지스터(T2, T4)가 전류 미러(Current Mirror)로서 동작되므로, 제 3 트랜지스터(T3)는 턴 온 된다. 제 3 트랜지스터(T3)가 턴 온 되면, 제 3 트랜지스터(T3)의 게이트로 제공된 제 1 비교 신호(CMP1)는 제 3 트랜지스터(T3)의 게이트-소스를 거쳐 버퍼의 출력 노드(N2)로 제공된다. 즉, 제 3 트랜지스터(T3)는 소스 팔로워(Source-Follower)로서 동작된다.
상술된 버퍼(120)는 전압 강하 레귤레이터(100)가 저로드 상태일 때, 저로드부를 이용하여 제 1 비교 신호(CMP1)를 제 2 비교 신호(CMP2)로서 출력할 수 있다. 저로드부의 구동에 요구되는 최소 입력 전압(VIN)은 제 1 내지 제 4 트랜지스터(T1~T4)를 모두 턴 온 시킬 수 있는 최소 전압이므로, 버퍼(120)는 BJT를 이용한 회로를 포함하는 것에 비하여 낮은 최소 입력 전압을 가진다.
노드(N1)의 전압이 높은 상태이면, 저로드부는 턴 오프 되고, 저로드부는 턴 온 된다. 즉, 노드(N1)와 연결된 제 1 트랜지스터(T1)는 턴 오프 되고, 제 6 트랜지스터(T6)는 턴 온 된다.
제 6 트랜지스터(T6)가 턴 온 되면, 노드(N1)로 입력된 제 1 비교 신호(CMP1)는 제 6 트랜지스터(T6)의 게이트-소스를 거쳐 제 8 트랜지스터(T8)의 게이트로 제공된다. 즉, 제 6 트랜지스터(T6)는 소스 팔로워(Source-Follower)로서 동작된다.
제 6 트랜지스터(T6)가 턴 온 됨에 응답하여 제 5 및 제 7 트랜지스터(T5, T7)가 전류 미러(Current Mirror)로서 동작되므로, 제 8 트랜지스터(T8)는 턴 온 된다. 제 8 트랜지스터(T8)가 턴 온 되면, 제 8 트랜지스터(T8)의 게이트로 제공된 제 1 비교 신호(CMP1)는 제 8 트랜지스터(T8)의 게이트-소스를 거쳐 버퍼의 출력 노드(N2)로 제공된다. 즉, 제 8 트랜지스터(T8)는 소스 팔로워(Source-Follower)로서 동작된다.
상술된 버퍼(120)는 전압 강하 레귤레이터(100)가 고로드 상태일 때, 고로드부를 이용하여 제 1 비교 신호(CMP1)를 제 2 비교 신호(CMP2)로서 출력할 수 있다. 고로드부의 구동에 요구되는 최소 입력 전압(VIN)은 제 5 내지 제 8 트랜지스터(T5~T8)를 모두 턴 온 시킬 수 있는 최소 전압이므로, 버퍼(120)는 BJT를 이용한 회로를 포함하는 것에 비하여 낮은 최소 입력 전압을 가진다.
또한 저로드 상태에서 버퍼(120)의 출력단(N2)에 흐르는 구동 전류의 크기는 제 1 전류원(I1)을 기초로 결정된다. 고로드 상태에서 버퍼(120)의 출력단(N2)에 흐르는 구동 전류의 크기는 제 2 전류원(I2)을 기초로 결정된다. 즉, 상술된 버퍼(120)의 출력단(N2)에 흐르는 구동 전류의 크기는 전압 강하 레귤레이터(100)의 로드 전류가 변화되어도 변동되지 않는다.
버퍼(120)는 고정된 구동 전류로 구동되므로, 로드 전류가 증가되어도 소모 전력이 증가되지 않는다. 그러나 버퍼(120)의 구동 전류가 고정되면 버퍼(120) 출력단(N2)의 극점의 주파수가 고정되므로, 로드 전류가 변화되는 경우, 전압 강하 레귤레이터(100)의 출력단(OUT)에 형성되는 극점과 근접되어 복소 극점이 생성될 수 있다. 이하 이를 방지하기 위한 오류 증폭부를 도면을 참조하여 설명한다.
도 7은 본 발명의 실시예에 의한 오류 증폭부를 도시하는 회로도이다. 도 7을 참조하면, 오류 증폭부(110)는 영점 보상 회로(111)를 포함한다. 오류 증폭부(110)는 영점 보상 회로(111)를 이용하여 제 2 보상 영점을 전압 강하 레귤레이터(도 5 참조, 100)에 삽입한다. 오류 증폭부(110)에 의하여 삽입된 제 2 보상 영점은 복소 극점을 보상할 수 있다.
오류 증폭부(110)는 차동 증폭기(Differential Amplifier) 구조를 가질 수 있다. 오류 증폭부(110)는 기준 전압(Vref)과 피드백 전압(Vfd)을 비교한다. 오류 증폭부(110)는 비교 결과에 응답하여 비교 신호(CMP1)를 생성하고, 생성된 비교 신호(CMP1)를 버퍼(120)에 제공한다.
제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)는 오류 증폭부(110)의 입력 스테이지를 구성한다. 제 1 및 제 2 트랜지스터(M1, M2)는 PMOS 트랜지스터일 수 있다.
제 1 트랜지스터(M1)의 게이트로 피드백 전압(Vfd)이 입력된다. 제 2 트랜지스터(M2)의 게이트로 기준 전압(Vref)이 입력된다. 제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)의 소스는 전류원(Iss)과 연결되어 바이어스 전류를 제공받는다. 제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)의 드레인은 각각 트랜지스터(M5) 및 트랜지스터(M6)의 소스와 연결된다.
제 3 내지 제 8 트랜지스터(M3~M8)는 폴디드 캐스코드(folded cascode) 구조로 오류 증폭부(110)의 출력 스테이지를 구성한다. 제 3 내지 제 6 트랜지스터(M3~M6)는 출력 스테이지의 능동 로드(Active Load)를 구성한다. 제 3 및 제 4 트랜지스터(M3, M4)는 PMOS 트랜지스터일 수 있다. 제 5 내지 제 8 트랜지스터(M5~M8)는 NMOS 트랜지스터일 수 있다.
제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)의 소스에는 입력 전압(VIN)이 제공된다. 제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)의 게이트는 서로 연결되고, 제 3 트랜지스터(M3)의 게이트는 제 3 트랜지스터(M3)의 드레인과 연결된다. 즉, 제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)는 전류 미러(Current Mirror)를 구성한다.
제 5 트랜지스터(M5) 및 제 6 트랜지스터(M6)의 드레인은 각각 제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)의 드레인과 연결된다. 제 7 트랜지스터(M7) 및 제 8 트랜지스터(M8)의 드레인은 각각 제 5 트랜지스터(M5) 및 제 6 트랜지스터(M6)의 소스와 연결된다. 제 7 트랜지스터(M7) 및 제 8 트랜지스터(M8)의 소스에는 소스 전압(VSS)이 제공된다.
제 5 트랜지스터(M5) 및 제 6 트랜지스터(M6)의 게이트에는 제 5 및 제 6 트랜지스터(M5, M6)를 턴 온 시키기 위한 제 1 바이어스 전압(Vb1)이 제공된다. 제 7 트랜지스터(M7) 및 제 8 트랜지스터(M8)의 게이트에는 제 7 및 제 8 트랜지스터(M7,M8)를 턴 온 시키기 위한 제 2 바이어스 전압(Vb2)이 제공된다.
기준 전압(Vref) 및 피드백 전압(Vfd)에 응답하여, 제 4 트랜지스터(M4)의 드레인 및 제 6 트랜지스터(M6)의 드레인의 연결 노드(N1)에서 제 1 비교 신호(CMP)가 출력된다. 즉, 상술된 오류 증폭부(110)는, 피드백 전압(Vfd)과 기준 전압(Vref)의 크기 차이에 응답하여, 증폭된 크기 차이를 제 1 비교 신호(CMP)로서 출력한다.
한편, 상술된 바와 같이, 오류 증폭부(110)는 영점 보상 회로(111)를 포함한다. 영점 보상 회로(111)는 보상 커패시터(Cz) 및 보상 커패시터와 직렬로 연결되는 보상 가변 저항(Rz)을 포함한다. 영점 보상 회로(111)는 제 3 트랜지스터(M3) 및 제 5 트랜지스터(M5)의 연결단과 노드(N1) 사이에 연결된다.
영점 보상 회로(111)는 출력단의 보상 커패시터(Cz)와 직렬로 연결되는 보상 가변 저항(Rz)을 이용하여 제 2 보상 영점을 제공할 수 있다. 제 2 보상 영점은 ESR 영점(Equivalent Series Resistor Zero)일 수 있다. 영점 보상 회로(111)에 의하여 제공되는 제 1 보상 영점의 주파수는 1/CzRz일 것이다.
저전압 강하 레귤레이터(100)의 출력단(OUT)에 생성되는 극점은 로드 전류에 응답하여 변화되므로, 이를 보상하기 위한 제 2 보상 영점 역시 로드 전류에 응답하여 변화되어야 한다.
영점 보상 회로(111)의 보상 가변 저항(Rz)은 로드 전류에 응답하여 가변된다. 보다 구체적으로, 보상 가변 저항(Rz)은 저로드 상태에서는 큰 값을, 고로드 상태에서는 작은 값을 가진다. 보상 가변 저항(Rz)에 응답하여, 제 2 보상 영점은 저로드 상태에서는 저주파에, 고로드 상태에서는 고주파에 위치될 수 있다.
상술된 오류 증폭부(110)는 영점 보상 회로(111)를 이용하여, 저전압 강하 레귤레이터(100)의 로드 전류에 응답하여 변화되는 출력단(OUT)의 극점이 버퍼(120)의 양단에서 발생되는 극점과 만나 복소 극점(Complex-pole)을 형성하는 것을 방지한다. 도 7의 오류 증폭부(110)는 단일 스테이지 폴디드 캐스코드 구조(Single Stage Folded-Cascode Structure)로 표현되었으나, 이는 예시적인 것으로 본 발명의 오류 증폭부(110)의 구조가 이에 한정되지 않음은 충분히 이해될 것이다.
도 8은 영점 보상 회로(111)의 일실시예를 도 7의 오류 증폭부에 적용한 회로도이다. 영점 보상 회로(111)를 제외하면, 도 8의 오류 증폭부의 나머지 구성(M1~M8, Iss)들은 도 7의 오류 증폭부와 동일한 구성 및 동작 원리를 가질 수 있다.
영점 보상 회로(111)는 보상 커패시터(Cz) 및 보상 가변 저항(도 6 참조, Rz)을 포함한다. 보상 가변 저항(Rz)은 제 1 보상 저항(Rz1), 제 2 보상 저항(Rz2) 및 보상 트랜지스터(Mz)를 포함한다. 보상 트랜지스터(Mz)는 NMOS 트랜지스터일 수 있다.
보상 트랜지스터(Mz)의 게이트에는 입력 전압(VIN)이 제공된다. 제 1 보상 저항(Rz1)의 양단은 보상 트랜지스터(Mz)의 소스 및 드레인과 연결된다. 제 1 보상 저항(Rz1)의 일단 및 보상 트랜지스터(Mz)의 드레인은 보상 커패시터(Cz)와 연결되고, 제 1 보상 저항(Rz1)의 타단 및 보상 트랜지스터(Mz)의 소스는 제 2 보상 저항(Rz2)의 일단과 연결된다. 제 2 보상 저항(Rz2)의 타단은 오류 증폭부(110)의 출력 노드(N1)에 연결된다.
도 5를 참조하여 설명된 바와 같이, 저로드 상태에서, 오류 증폭부(110)의 출력 노드(N1)는 높은 전압 레벨을 가진다. 출력 노드(N1)의 전압 레벨이 입력 전압(VIN)의 레벨에 근접할 정도로 높아지면, 보상 트랜지스터(Mz)는 턴 오프 된다. 보상 트랜지스터가 턴 오프 되면, 가변 보상 저항(Rz)의 크기는 제 1 보상 저항(Rz1) 및 제 2 보상 저항(Rz2)의 크기의 합과 같아진다.
반면, 고로드 상태에서 오류 증폭부(110)의 출력 노드(N1)는 낮은 전압 레벨을 가진다. 출력 노드(N1)의 전압 레벨이 입력 전압(VIN)보다 일정 레벨 이상 낮아지면, 보상 트랜지스터(Mz)가 턴 온 된다. 보상 트랜지스터(Mz)가 턴 온 되면, 가변 보상 저항(Rz)의 크기는 제 2 보상 저항(Rz2)의 크기와 같아진다.
상술된 바와 같이 보상 가변 저항(Rz)은 저로드 상태에서는 큰 값을, 고로드 상태에서는 작은 값을 가질 수 있다. 보상 가변 저항(Rz)에 응답하여, 제 2 보상 영점은 저로드 상태에서는 저주파에, 고로드 상태에서는 고주파에 위치될 수 있어 저전압 강하 레귤레이터(도 2 참조, 100)의 출력단(OUT) 극점을 보상할 수 있다.
도 9는 본 발명의 실시예에 의한 저전압 강하 레귤레이터를 도시하는 회로도이다. 도 9를 참조하면, 저전압 강하 레귤레이터(200)는 오류 증폭부(210), 버퍼부(220), 패스부(230) 및 피드백부(240)를 포함한다. 도 8의 오류 증폭부(210)는 도 8의 오류 증폭부(110)와, 버퍼부(220)는 도 6의 버퍼부(120)와 동일한 구성 및 동작 원리를 가질 수 있다.
오류 증폭부(210)는 기준 전압(Vref)과 피드백 전압(Vfd)을 비교한다. 오류 증폭부(210)는 비교 결과에 응답하여 제 1 비교 신호(CMP1)를 생성하고, 생성된 비교 신호(CMP)를 버퍼(220)에 제공한다. 제 1 비교 신호(CMP1)는 저전압 강하 레귤레이터(200)의 출력 전압(VOUT)의 변화에 관한 정보를 포함한다.
오류 증폭부(210)는 영점 보상 회로(211)를 포함한다. 오류 증폭부(210)는 영점 보상 회로(211)를 이용하여 저전압 강하 레귤레이터(200)에 제 2 보상 영점을 삽입할 수 있다. 오류 증폭부(210)의 영점 보상 회로(211)에 의하여 삽입된 제 2 보상 영점은 복소 극점을 보상할 수 있다.
버퍼(220)는 제 1 비교 신호(CMP1) 및 입력 전압(VIN)에 응답하여 제 2 비교 신호(CMP2)를 생성하고, 생성된 제 2 비교 신호(CMP2)를 패스부에 제공한다.
패스부(230)는 제 2 비교 신호(CMP2) 및 입력 전압(VIN)에 응답하여 저전압 강하 레귤레이터(200)의 출력단(OUT)에 출력 전압(VOUT)을 제공한다. 또한 패스부(230)는 제 2 비교 신호(CMP2) 및 입력 전압(VIN)에 응답하여 출력단(OUT)에 제공되는 전류의 크기를 제어할 수 있다.
패스부(230)는 제 9 트랜지스터(T9)를 포함한다. 제 9 트랜지스터(T9)는 PMOS 트랜지스터일 수 있다. 제 9 트랜지스터(T9)의 소스에는 입력 전압(VIN)이 제공된다. 제 9 트랜지스터(T9)의 드레인은 저전압 강하 레귤레이터(100)의 출력단(OUT)과 연결되어 출력 전압(VOUT)을 제공한다.
제 9 트랜지스터(T9)의 게이트로 제 2 비교 신호(CMP2)가 제공된다. 제 9 트랜지스터(T9)는 제 2 비교 신호(CMP2)에 응답하여 드레인-소스 전류를 조절하여 출력단(OUT)에 제공되는 전류의 크기를 제어할 수 있다.
피드백부(240)는 출력 전압(VOUT)에 응답하여 피드백 전압(Vfd)를 발생한다. 피드백부(240)는 발생된 피드백 전압(Vfd)을 오류 증폭부(210)에 제공한다. 피드백부(240)는 제 1 피드백 저항(R1), 제 2 피드백 저항(R2) 및 피드백 보상 커패시터(Cfd)를 포함한다.
제 1 피드백 저항(R1) 및 제 2 피드백 저항(R2)은 출력단(OUT)에 직렬로 연결된다. 제 1 피드백 저항(R1)는 가변 저항일 수 있다. 제 1 피드백 저항(R1)과 제 2 피드백 저항(R2) 사이의 연결단에서 피드백 전압(Vfd)이 제공된다. 피드백 전압(Vfd)은 출력 전압(VOUT)이 제 1 피드백 저항(R1)과 제 2 피드백 저항(R2)의 비율로 분배된 전압이다. 피드백 전압(Vfd)의 크기는 제 1 피드백 저항(R1)의 크기에 응답하여 변화될 수 있다. 피드백 전압(Vfd)은 오류 증폭부(210)의 ㅈp 1 트랜지스터(M1)의 게이트에 제공된다.
피드백 보상 커패시터(Cfd)는 출력단(OUT)과 오류 증폭부(210) 사이에 연결된다. 보다 상세히는, 피드백 보상 커패시터(Cfd)는 출력단(OUT)과 오류 증폭부(210)의 제 6 트랜지스터(M6)의 소스 사이에 연결된다.
피드백 보상 커패시터(Cfd)는 저전압 강하 레귤레이터(200)에 제 1 보상 영점을 제공한다. 피드백 보상 커패시터(Cfd)에 의하여 제공되는 제 1 보상 영점의 주파수는 피드백 보상 커패시터(Cfd)의 크기와 제 6 트랜지스터(M6)의 트랜스컨덕턴스(Transconductance)에 응답하여 결정된다. 피드백 보상 커패시터(Cfd)는 제 1 보상 영점을 이용하여 전압 강하 레귤레이터(200)의 극점을 보상하여, 두 극점 및 하나의 영점이 단위이득대역폭 내에 위치되도록 한다.
상술된 저전압 강하 레귤레이터(200)는 버퍼(220)를 이용하여 극점을 고주파에 위치시킬 수 있다. 저전압 강하 레귤레이터(200)의 버퍼(220)는 낮은 입력 전원 및 고정된 구동 전류로 동작될 수 있다. 버퍼(220)의 구동 전류가 고정되어도, 저전압 강하 레귤레이터(200)는 제 1 보상 영점 및 제 2 보상 영점을 이용하여 극점들을 보상할 수 있다.
저전압 강하 레귤레이터(200)의 DC 출력 전압은 수학식 1과 같다. 또, 저전압 강하 레귤레이터(200)의 시동 시간(Start-up Time)은 출력단(OUT)의 로드 커패시턴스와 상관 없이 수학식 2와 같이 결정된다.
Figure pat00001
Figure pat00002
이하, 도면을 참조하여 저전압 강하 레귤레이터(200)의 영점 및 극점에 관하여 설명한다.
도 10은 도 9의 저전압 강하 레귤레이터(200)의 소신호 블록 다이어그램을 도시하는 도면이다.
제 1 스테이지(1st Stage)는 오류 증폭부(도 9 참조, 210)를 나타낸다. 제 1 트랜스컨턱턴스 블록(gm1)은 오류 증폭부(210)의 입력 스테이지 트랜지스터들(M1, M2)의 트랜스컨덕턴스를 나타낸다. 제 2 트랜스컨턱턴스 블록(gm2)은 오류 증폭부(210)의 제 6 트랜지스터(M6)의 트랜스컨덕턴스를 나타낸다.
버퍼 커패시턴스(Cb)는 노드(N1)에서 바라본 버퍼의 입력 커패시턴스이다. 제 1 출력 저항(Ro1)은 노드(N1)에서 바라본 오류 증폭부(210)의 출력 저항이다.
제 2 스테이지(2nd stage)는 패스부(도 9 참조, 230)을 나타낸다. 패스 트랜스컨덕턴스 블록(-gmp)은 패스부(210)의 제 9 트랜지스터(T9)의 트랜스컨덕턴스를 나타낸다. 로드 커패시턴스(Co) 및 로드 저항(Ro)은 저전압 강하 레귤레이터(200)의 출력단(OUT)의 로드 커패시턴스 및 로드 저항을 나타낸다.
피드백 블록(β)은 저전압 강하 레귤레이터(200)의 귀환율을 나타낸다. 도 9를 참조하면, 저전압 강하 레귤레이터(200)의 귀환율은 R2/(R1+R2)로 나타난다.
상술된 바와 같이, 저전압 강하 레귤레이터(200)는 3개의 극점 및 2개의 영점을 가진다. 3개의 극점은 각각 버퍼의 입력 노드(N1), 버퍼의 출력 노드(N2) 및 저전압 강하 레귤레이터의 출력단(OUT)에 위치된다. 2개의 영점 중 제 1 보상 영점(z1)은 피드백 보상 커패시터(Cfd)에 의하여 제공된다. 제 2 보상 영점(z2)은 보상 가변 저항(Rz) 및 보상 커패시터(Cz)에 의하여 제공된다. 각 보상 영점의 주파수(fz1, fz2)는 수학식 3 및 4와 같이 계산된다.
Figure pat00003
Figure pat00004
한편, 저로드 상태에서 세 극점들(p1,p2,p3)의 주파수(fp1, fp2, fp3)는 수학식 5와 같이 계산된다.
Figure pat00005
제 3 극점(p3)은 제 1 보상 영점(z1)에 의하여 보상된다. 저로드 상태에서, 우세 극점(Domianant Pole)은 출력단(OUT)에서 생성되는 제 1 극점(p1)이다. 버퍼의 입력 커패시턴스(Cb)는 작으므로, 비우세 극점(Nondomianant Pole)인 제 2 극점(p2)은 단위이득대역폭보다 높은 곳에 위치될 수 있다. 따라서 저전압 강하 레귤레이터(200)는 안정한 상태를 유지할 수 있다.
고로드 상태에서, 세 극점들(p1,p2,p3)의 주파수(fp1, fp2, fp3)는 수학식 6과 같이 계산된다.
Figure pat00006
제 3 극점(p3)은 제 1 보상 영점(z1)에 의하여 보상된다. 고로드 상태에서, 우세 극점(Domianant Pole)은 노드(N1)에서 생성되는 제 2 극점(p2)이다.
고로드 상태에서, 출력단(OUT)에서 생성되는 제 1 극점(p1)의 주파수가 증가되어 복소 극점을 생성하는 것을 방지하기 위하여, 제 1 극점(p1)은 제 2 보상 영점(z2)에 의하여 보상될 수 있다.
상술된 저전압 강하 레귤레이터(200)는 버퍼(220)를 이용하여 극점을 고주파에 위치시킬 수 있다. 저전압 강하 레귤레이터(200)의 버퍼(220)는 낮은 입력 전원 및 고정된 구동 전류로 동작될 수 있다. 버퍼(220)의 구동 전류가 고정되어도, 저전압 강하 레귤레이터(200)는 제 1 보상 영점 및 제 2 보상 영점을 이용하여 복소 극점이 발생되지 않도록 극점들을 보상할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형될 수 있다. 예를 들어, 오류 증폭부, 버퍼, 패스부 및 피드백부의 세부적 구성은 사용 환경이나 용도에 따라 다양하게 변화 또는 변경될 수 있을 것이다. 본 발명에서 사용된 특정한 용어들은 본 발명을 설명하기 위한 목적에서 사용된 것이며 그 의미를 한정하거나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어서는 안되며 후술하는 특허 청구범위 뿐만 아니라 이 발명의 특허 청구범위와 균등한 범위에 대하여도 적용되어야 한다.
100: 저전압 강하 레귤레이터
110: 오류 증폭부
111: 영점 보상 회로
120: 버퍼부
130: 패스부
140: 피드백부

Claims (10)

  1. 출력단 및 버퍼에 의하여 생성되는 극점을 보상하기 위한 영점 보상 회로를 포함하며, 기준 전압 및 피드백 전압에 응답하여 제 1 비교 신호를 생성하는 오류 증폭부;
    상기 제 1 비교 신호 및 입력 전압에 응답하여 제 2 비교 신호를 생성하는 상기 버퍼;
    상기 제 2 비교 신호 및 상기 입력 전압에 응답하여 상기 출력단에 출력 전압 및 로드 전류를 제공하는 패스부; 및
    상기 출력 전압에 응답하여 상기 피드백 전압을 상기 오류 증폭부에 제공하는 피드백부를 포함하며,
    상기 버퍼의 구동 전류는 상기 로드 전류와 독립적으로 조절되는 저전압 강하 레귤레이터.
  2. 제 1항에 있어서,
    상기 버퍼는 레일-투-레일 회로를 포함하는 저전압 강하 레귤레이터.
  3. 제 2항에 있어서,
    상기 레일-투-레일 회로는
    고로드 상태에서 턴 온 되어 상기 제 1 비교 신호에 응답하여 제 2 비교 신호를 생성하며, 저로드 상태에서 턴 오프 되는 고로드부; 및
    상기 고로드부와 병렬로 연결되며, 저로드 상태에서 턴 온 되어 상기 제 1 비교 신호에 응답하여 제 2 비교 신호를 생성하고, 고로드 상태에서 턴 오프 되는 저로드부를 포함하는 저전압 강하 레귤레이터.
  4. 제 3항에 있어서,
    상기 고로드부는
    고로드 상태에서 턴 온 되어, 상기 제 1 비교 신호를 중간 노드로 전달하는 입력 소스 팔로워;
    상기 중간 노드로부터 제공된 제 1 비교 신호를 제 2 비교 신호로서 출력하는 출력 소스 팔로워; 및
    고로드 상태에서 턴 온 되며, 상기 입력 소스 팔로워 및 상기 출력 소스 팔로워에 상기 구동 전류를 제공하는 전류 미러를 포함하는 저전압 강하 레귤레이터.
  5. 제 1항에 있어서,
    상기 영점 보상 회로는
    보상 커패시터; 및
    상기 로드 전류에 응답하여 가변되는 보상 가변 저항을 포함하는 저전압 강하 레귤레이터.
  6. 제 5항에 있어서,
    상기 보상 가변 저항은
    제 1 보상 저항;
    상기 제 1 보상 저항와 직렬로 연결되는 제 2 보상 저항; 및
    상기 제 1 보상 저항과 병렬로 전류 채널을 형성하며, 상기 전류 채널은 상기 제 2 보상 저항과 직렬로 연결되는 보상 트랜지스터를 포함하는 저전압 강하 레귤레이터.
  7. 제 6항에 있어서,
    저로드 상태에서 상기 보상 트랜지스터는 턴 오프 되고, 상기 보상 트랜지스터에 응답하여 상기 보상 가변 저항은 상기 제 1 보상 저항 및 상기 제 2 보상 저항이 직렬로 연결되어 제공되는 저전압 강하 레귤레이터.
  8. 제 6항에 있어서,
    고로드 상태에서 상기 보상 트랜지스터는 턴 온 되고, 상기 보상 트랜지스터에 응답하여 상기 보상 가변 저항은 상기 제 1 보상 저항으로 제공되는 저전압 강하 레귤레이터.
  9. 제 1항에 있어서,
    상기 피드백부는
    상기 출력단과 피드백 노드 사이에 연결되는 제 1 피드백 저항; 및
    상기 피드백 노드와 접지 노드 사이에 연결되는 제 2 피드백 저항을 포함하며, 상기 피드백 전압은 상기 피드백 노드로부터 제공되는 저전압 강하 레귤레이터.
  10. 제 9항에 있어서,
    상기 피드백부는 극점을 보상하기 위한 피드백 보상 커패시터를 더 포함하며,
    상기 피드백 보상 커패시터는 상기 출력단 및 상기 오류 증폭부 사이에 연결되는 저전압 강하 레귤레이터.
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