KR102227203B1 - Sr 래치 스위치를 이용한 ldo 레귤레이터 - Google Patents

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KR102227203B1
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구용서
권상욱
도경일
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단국대학교 산학협력단
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Abstract

SR 래치 스위치를 LDO 레귤레이터에 적용하여 향상된 응답 속도를 갖는 SR 래치 스위치를 이용한 LDO 레귤레이터가 개시된다. 이는 종래의 LDO 레귤레이터 구조에서 SR 래치 스위치 회로를 적용하여 증폭기의 전류를 SR 래치의 스위치로서 동작되도록 함으로써 빠른 응답속도를 가질 수 있다. 또한, 출력전압에 대해 커패시터의 의존성을 배제할 수 있기 때문에 On-Chip에 대한 회로 설계의 장점을 갖는다.

Description

SR 래치 스위치를 이용한 LDO 레귤레이터{Low Drop Out Voltage Regulator Using SR Latch Switch}
본 발명은 SR 래치 스위치를 이용한 LDO 레귤레이터에 관한 것으로, 더욱 상세하게는 SR 래치 스위치를 LDO 레귤레이터에 적용하여 향상된 응답 속도를 갖는 SR 래치 스위치를 이용한 LDO 레귤레이터에 관한 것이다.
최근 들어, 휴대기기의 소형, 경량화 추세에 맞춰서 배터리의 크기 및 무게가 감소되고 있는 추세이다. 그러나 휴대기기는 지속적으로 다기능화 및 고기능화를 요구하고 있으며, 이에 따라 내부 시스템이 복잡해지고, 또한 그로 인해 다양한 전원 전압이 요구되고 있다. 만약 각 시스템에서 요구하는 전원 전압에 따라 각각의 칩을 사용하게 될 경우 많은 면적을 차지하게 되므로, 이는 휴대기기의 소형, 경량화에 많은 어려움을 겪게 된다. 이에 따라 한정된 배터리 전원을 관리하는 회로인 PMIC(Power Management IC)의 중요성이 높아지고 있다. PMIC는 시스템에 맞게 배분하는 제어 기능, 시스템의 다양한 종류의 출력 전원 공급 기능, 고효율 전원 변환 효율 관리 기능 등이 하나의 칩으로 구현되는 기술로 발전하고 있어 단순히 전력을 조절하고 전달하는 역할에서 에너지 효율 제고 및 시스템 안정성과 신뢰성을 좌우하는 역할로 확장되어 가고 있다. 또한 PMIC 기술은 각 어플리케이션에 필요한 전압을 각각의 디스크리트로 해결하던 것을 각각의 소자를 One-chip화함으로써 얻어지는 공간 절약의 이점과 코스트 다운으로 배터리 기반의 휴대 정보 단말기기에서 핵심부품으로 부각되고 있다. 최근 LDO 레귤레이터에서 여러 방법으로 면적을 감소시키고 성능을 향상시키기 위한 다양한 연구가 진행되고 있다.
도 1은 종래의 LDO 레귤레이터를 나타낸 도면이다.
도 1을 참조하면, 종래의 LDO 레귤레이터는 반전입력 단자(-)와 비반전입력 단자(+) 및 출력 단자를 갖는 오차 증폭기(AMP), 기준 전압 발생기(Vref), 오차 증폭기(AMP)의 출력 단자에 게이트가 연결된 패스 트랜지스터(Mpass), 패스 트랜지스터(Mpass)의 드레인에 직렬로 연결된 저항(R1,R2) 및 패스 트랜지스터(Mpass)의 드레인에 연결되고, 출력 단자와 접지 사이에 연결된 커패시터(C1)를 포함한다.
오차 증폭기(AMP)는 출력에서 피드백 되는 전압과 기준 전압을 비교하여 패스 트랜지스터(Mpass)의 게이트로 전달하며 패스 트랜지스터(Mpass)는 저전압 강하(Low Drop)를 일으켜 부하로 일정한 전압을 제공한다. 즉, 패스 트랜지스터(Mpass)를 스위치로서 동작하게 한다. 또한, 출력단의 커패시터(C1)는 LDO의 동작의 안정도를 확보하기 위해 일반적으로 수 마이크로패럿 단위의 값을 갖는다.
종래의 LDO 레귤레이터에 대한 동작은 다음과 같다.
패스 트랜지스터(Mpass)의 소스 단자로 입력을 인가하게 되면 그로 인해 패스 트랜지스터(Mpass) 드레인 전류로 인하여 출력전압이 출력되고, 피드백 저항을 거쳐 증폭기(AMP)와 기준 전압 발생기(Vref)의 전압을 비교하여 패스 트랜지스터(Mpass)의 알맞은 게이트전압을 공급해준다. 이러한 LDO 레귤레이터는 일정한 전압을 계속해서 공급해줘야 하며. 부하전류의 크기에 따라 변동되지 않아야 한다.
따라서, 부하 전류에 따른 출력 전압의 빠른 응답 시간을 가지는 증폭기를 설계해야 하고, 출력 전압이 빠르게 정상 전압을 가지게 하기 위해서는 출력 커패시터의 크기를 줄여야 한다. 또한, 출력전압의 델타량을 감소시키기 위해서는 커패시터의 크기를 크게 해야 한다.
도 2는 도 1에 도시된 LDO 레귤레이터의 부하전류에 따른 출력전압의 변화를 나타낸 그래프이다.
도 2를 참조하면, t1과 t3를 감소시키기 위해서는 빠른 속도 및 높은 슬루율(slew rate)을 가지는 증폭기를 설계하여야 하고, t2와 t4를 감소시키기 위해서는 출력 커패시터의 크기가 작아야한다. 또한, 전압의 델타량을 줄이기 위해서는 t1,t3을 작게 가져가야 하고, 출력 커패시터의 크기를 키워야 하는 단점을 갖는다.
한국특허공개 10-2014-0089814
본 발명은 SR 래치를 LDO 레귤레이터에 적용하여 증폭기의 소모되는 전류량을 SR 래치의 스위치로서 동작하게 함으로써 LDO 레귤레이터의 응답 속도를 향상시킬 수 있는 SR 래치 스위치를 이용한 LDO 레귤레이터를 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명은 기준전압을 형성하기 위한 기준전압 발생기, 상기 기준전압을 음의 입력단자를 통해 수신하고, 피드백 전압을 양의 입력단자를 통해 수신하여 상기 피드백 전압과 상기 기준전압의 차이를 증폭하기 위한 gm증폭기, 상기 gm증폭기의 출력신호에 따라 구동전류를 발생하기 위한 패스 트랜지스터 및 상기 gm증폭기와 상기 패스 트랜지스터 사이에 연결되고, 상기 패스 트랜지스터에서 출력되는 출력전압이 일정하게 유지되도록 SR 래치의 스위칭 동작을 통해 상기 gm증폭기의 출력신호를 제어하는 출력신호 제어부를 포함한다.
상기 출력신호 제어부는, 상기 패스 트랜지스터의 출력신호를 감지하여 전압 레벨에 따라 상기 SR 래치의 스위칭 전류를 제어하는 전류 제어부 및 상기 SR 래치의 스위칭 전류에 따라 상기 패스 트랜지스터의 게이트 전압을 제어하는 출력전압 생성부를 포함할 수 있다.
상기 전류 제어부는, 상기 패스 트랜지스터의 출력전압을 감지하고, 상기 출력전압을 기준전압과 비교하기 위해 상기 출력전압을 조절하는 전압 레벨 조절부, 상기 전압 레벨 조절부를 통해 조절된 상기 출력전압을 상기 기준전압과 비교하는 분할전압 비교부, 상기 분할전압 비교부와 연결된 인버터부 및 상기 인버터부와 연결되고, 상기 출력전압 레벨에 따라 SR 래치 스위칭 동작을 수행하는 SR 래치부를 포함할 수 있다.
상기 분할전압 비교부는 상기 기준전압을 소정의 전압 범위로 분할하여 형성된 다수의 비교기를 포함할 수 있다.
상기 SR 래치부는, 상기 출력전압이 소정의 전압 이하일 때 스위칭 전류를 생성하는 제1 SR 래치 및 상기 출력전압이 소정의 전압 이상일 때 스위칭 전류를 생성하는 제2 SR 래치를 포함할 수 있다.
상기 출력전압 생성부는, 상기 패스 트랜지스터의 출력전압이 소정의 전압 이하일 때, 상기 출력전압을 상승시키기 위해 상기 패스 트랜지스터의 게이트 전압을 낮춰주기 위한 하강전압 제어부 및 상기 패스 트랜지스터의 출력전압이 소정의 전압 이상일 때, 상기 출력전압을 하강시키기 위해 상기 패스 트랜지스터의 게이트 전압을 높여주기 위한 상승전압 제어부를 포함할 수 있다.
상기 하강전압 제어부는 상기 제1 SR 래치에서 생성된 스위칭 전류에 의해 동작되고, 상기 상승전압 제어부는 상기 제2 SR 래치에서 생성된 스위칭 전류에 의해 동작될 수 있다.
상기 gm증폭기의 출력신호가 인가되고, 상기 인가된 출력신호에 의해 상기 패스 트랜지스터의 게이트 전압을 조절하는 푸쉬풀 캐스코드 회로부 및 상기 패스 트랜지스터의 출력전압과 기준전압을 비교하는 출력전압 비교 회로부를 더 포함할 수 있다.
본 발명에 따르면, 종래의 LDO 레귤레이터 구조에서 SR 래치 스위치 회로를 적용하여 증폭기의 전류를 SR 래치의 스위치로서 동작되도록 함으로써 빠른 응답속도를 가질 수 있다.
또한, 출력전압에 대해 커패시터의 의존성을 배제할 수 있기 때문에 On-Chip에 대한 회로 설계의 장점을 갖는다.
더 나아가, 안정적인 출력공급과 최소의 전압 흔들림을 요구하는 IC(Integrated circuit)에 적용이 가능함으로 활동분야가 광범위하다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 LDO 레귤레이터를 나타낸 도면이다.
도 2는 도 1에 도시된 LDO 레귤레이터의 부하전류에 따른 출력전압의 변화를 나타낸 그래프이다.
도 3은 본 발명의 LDO 레귤레이터를 나타낸 도면이다.
도 4는 본 발명의 SR 래치 스위치를 이용한 LDO 레귤레이터를 상세히 나타낸 회로도이다.
도 5는 본 발명의 전류 제어부를 나타낸 회로도이다.
도 6은 본 발명의 하강전압 제어부를 나타낸 회로도이다.
도 7은 본 발명의 상승전압 제어부를 나타낸 회로도이다.
도 8은 종래의 LDO 레귤레이터의 측정 결과를 나타낸 그래프이다.
도 9 및 도 10은 본 발명의 LDO 레귤레이터의 측정 결과를 나타낸 그래프이다.
본 발명은 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
실시예
도 3은 본 발명의 LDO 레귤레이터를 나타낸 도면이다.
도 3을 참조하면, 본 발명에 따른 LDO 레귤레이터는 기준전압 발생기(Vref), gm증폭기(100), 패스 트랜지스터(Mpass) 및 출력신호 제어부(200)를 포함한다.
기준전압 발생기(Vref)는 일정 레벨의 기준전압(Vref)을 발생시키고, 이를 gm증폭기(100)의 음의 입력단자에 공급한다.
gm증폭기(100)는 음의 입력단자를 통해 기준전압(Vref)을 수신하고, 양의 입력단자를 통해 피드백 전압(FB)을 수신하여 피드백 전압(FB)과 기준전압(Vref)의 차이를 서로 비교한다. gm증폭기(100)는 비교된 전압 차이에 대해 증폭하고, 증폭된 신호를 패스 트랜지스터(Mpass)의 입력단자에 인가하며, 패스 트랜지스터(Mpass)에 인가된 gm증폭기(100)의 출력신호는 패스 트랜지스터(Mpass)를 흐르는 구동전류를 결정한다. 즉, gm증폭기(100)의 출력신호는 패스 트랜지스터(Mpass)의 게이트 단자에 인가되므로, 게이트 단자에 인가되는 gm증폭기(100)의 출력신호에 따라 패스 트랜지스터(Mpass)인 패스 트랜지스터(Mpass)의 구동전류가 결정된다.
패스 트랜지스터(Mpass)는 전압 레귤레이터의 출력전압이 일정할 수 있도록 유지하는 역할을 한다. 패스 트랜지스터(Mpass)의 입력단자는 gm증폭기(100)의 출력단자와 연결되며, gm증폭기(100)로부터 출력되는 출력 전압을 공급받는다. 따라서, 패스 트랜지스터(Mpass)에 인가된 gm증폭기(100)의 출력신호는 패스 트랜지스터(Mpass)를 흐르는 구동전류를 결정한다. 바람직하게는 패스 트랜지스터(Mpass)는 PMOS 트랜지스터로 구성될 수 있다. 패스 트랜지스터(Mpass)가 PMOS 트랜지스터로 구성된 경우, gm증폭기(100)의 출력신호는 패스 트랜지스터(Mpass)의 게이트 단자에 인가된다. 즉, 게이트 단자에 인가되는 gm증폭기(100)의 출력신호에 따라 패스 트랜지스터(Mpass)인 패스 트랜지스터(Mpass)의 구동전류가 결정된다.
출력신호 제어부(200)는 gm증폭기(100)와 패스 트랜지스터(Mpass) 사이에 연결되고, 패스 트랜지스터(Mpass)에서 출력되는 출력전압이 일정하게 유지되도록 SR 래치의 스위칭 동작을 통해 gm증폭기(100)의 출력신호를 제어한다. 즉, 입력전압에 따라 패스 트랜지스터(Mpass)의 출력전압이 발생되되, 만약 출력전압이 변동되면 출력신호 제어부(200)에서 이를 감지하여 패스 트랜지스터(Mpass)에서 출력되는 출력전압이 일정하게 유지되도록 출력신호를 조절하는 역할을 수행한다.
출력신호 제어부(200)의 구성과 동작에 대한 상세한 설명은 아래의 도 4 내지 도 7을 통해 구체적으로 설명한다.
도 4는 본 발명의 SR 래치 스위치를 이용한 LDO 레귤레이터를 상세히 나타낸 회로도이다.
도 3 및 도 4를 참조하면, 본 발명에 따른 SR 래치 스위치를 이용한 LDO 레귤레이터는 패스 트랜지스터(Mpass)와 gm증폭기(100) 사이에 연결된 푸시풀 캐스코드 회로부(110) 및 패스 트랜지스터(Mpass)의 출력신호를 인가받는 출력전압 비교 회로부(120)를 더 포함한다.
gm증폭기(100)는 제1 트랜지스터(M1) 내지 제6 트랜지스터(M6)를 포함할 수 있다. 제1 트랜지스터(M1)는 소스가 패스 트랜지스터(Mpass)의 드레인과 연결되고, 게이트가 제2 트랜지스터(M2)의 게이트와 연결된다. 또한, 제3 트랜지스터(M3)는 제1 트랜지스터(M1)와 함께 소스가 패스 트랜지스터(Mpass)의 드레인과 연결되고, 게이트가 제4 트랜지스터(M4)의 게이트와 연결된다.
제2 트랜지스터(M2) 및 제4 트랜지스터(M4)의 소스는 출력전압 비교 회로부(120)와 연결되고, 제2 트랜지스터(M2)의 드레인은 제5 트랜지스터(M5)의 드레인에, 제4 트랜지스터(M4)의 드레인은 푸시풀 캐스코드 회로부(110)와 연결된 제7 트랜지스터(M7)의 드레인과 연결된다. 또한, 제3 트랜지스터(M3)의 드레인은 제6 트랜지스터(M6)의 드레인과 연결된다. 여기서, 제5 트랜지스터(M5)의 소스와 제6 트랜지스터(M6)의 소스는 각각 후술할 하강전압 제어부(221) 및 상승전압 제어부(222)에 각각 연결될 수 있다.
푸시풀 캐스코드 회로부(110)는 제8 트랜지스터(M8) 내지 제12 트랜지스터(M12)를 포함할 수 있다. 우선, 제8 트랜지스터(M8)의 게이트는 gm증폭기(100)와 연결된 제7 트랜지스터(M7)의 게이트와 연결되고, 소스는 제9 트랜지스터(M9)의 드레인과 연결되되, 패스 트랜지스터(Mpass)의 게이트와 공통으로 연결된다.
제9 트랜지스터(M9) 및 제10 트랜지스터(M10)는 소스가 입력전압(VDD)에 연결되고, 서로 게이트가 연결될 수 있다. 또한, 제10 트랜지스터(M10)의 드레인은 제11 트랜지스터(M11)의 드레인과 연결되고, 제11 트랜지스터(M11)의 게이트는 제12 트랜지스터(M12)의 게이트와 연결될 수 있다. 여기서, 제12 트랜지스터(M12)의 드레인은 gm증폭기(100)의 제1 트랜지스터(M1) 드레인과 연결될 수 있다.
즉, 푸시풀 캐스코드 회로부(110)는 제8 트랜지스터(M8)와 제9 트랜지스터(M9)로 형성된 푸시풀(Push-Pull)구조를 형성하여 gm증폭기(100)와 연결되고, 패스 트랜지스터(Mpass)의 게이트에 연결됨으로써 변동된 패스 트랜지스터(Mpass)의 출력전압에 따라 패스 트랜지스터(Mpass)의 게이트를 효과적으로 조절할 수 있다.
일예로, 패스 트랜지스터(Mpass)의 출력전압이 낮아지면, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 게이트-소스 전압이 감소되고, 게이트-소스 전압의 감소에 의해 제1 트랜지스터(M1)의 드레인 전류가 감소된다. 또한, 제1 트랜지스터(M1)의 드레인 전류가 감소되면, 제12 트랜지스터(M12)의 게이트 전압이 감소되기 때문에 푸시풀의 푸시(Push)가 감소하는 효과를 가진다.
이와 동시에, 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)의 게이트-소스 전압도 감소되어, 제7 트랜지스터(M7)의 게이트 전압이 증가하게 된다. 따라서, 푸시풀의 풀(Pull)이 증가하는 효과를 가진다. 또한, 패스 트랜지스터(Mpass)의 출력전압이 높아지면, 상술한 동작과 반대의 동작이 발생되어 패스 트랜지스터(Mpass)의 게이트로 인가되는 전압을 조절하게 된다. 따라서, 출력전압이 부하에 따라 변동됨에 따라 이러한 피드백 효과를 가짐으로써 패스 트랜지스터(Mpass)의 게이트 전압을 효과적으로 조절할 수 있다.
출력전압 비교 회로부(120)는 제13 트랜지스터(M13) 내지 제21 트랜지스터(M21)를 포함할 수 있다. 즉, 제13 트랜지스터(M13)의 게이트는 gm증폭기(100)의 제2 트랜지스터(M2) 및 제4 트랜지스터(M4)의 소스와 연결되고, 소스는 게이트에 기준전압(Vref)이 인가되는 제14 트랜지스터(M14)의 소스와 연결된다. 제13 트랜지스터(M13)의 드레인 및 제14 트랜지스터(M14)의 드레인은 게이트가 서로 연결된 제15 트랜지스터(M15) 및 제16 트랜지스터(M16)의 드레인에 각각 연결된다. 제17 트랜지스터(M17)의 게이트는 제15 트랜지스터(M15) 및 제16 트랜지스터(M16)의 게이트와 연결되고, 드레인은 제21 트랜지스터(M21)의 드레인과 연결된다. 또한, 제18 트랜지스터(M18)의 게이트는 제14 트랜지스터(M14)의 및 제16 트랜지스터(M16)의 드레인과 연결되고, 드레인은 제21 트랜지스터(M21)와 게이트가 연결된 제20 트랜지스터(M20)의 드레인과 연결된다.
출력전압 비교 회로부(120)는 기준전압(Vref)과 출력전압(Vout)을 비교한다. 즉, 출력전압 비교 회로부(120)는 두 개의 입력을 가진다. 밴드갭 레퍼런스에서 생성해주는 기준전압(Vref)과 출력전압(Vout)을 통해 인가되어 저항 분배로 받는 전압이 존재한다. 저항 분배를 사용하는 이유는 3.3V의 입력 범위에서 출력전압은 3V이기 때문에 그 범위안에서 기준 전압을 높이는 것보다 저항 분배로 밴드갭 전압 값을 맞춰주는 것이 효율적이기 때문이다.
계속해서, 본 발명에 따른 LDO 레귤레이터의 출력신호 제어부(200)는 패스 트랜지스터(Mpass)의 출력신호를 감지하여 전압 레벨에 따라 SR 래치의 스위칭 전류를 제어하는 전류 제어부(210) 및 SR 래치의 스위칭 전류에 따라 패스 트랜지스터(Mpass)의 게이트 전압을 제어하는 출력전압 생성부(220)를 포함한다.
도 5는 본 발명의 전류 제어부를 나타낸 회로도이다.
도 5를 참조하면, 본 발명에 따른 전류 제어부(210)는 전압 레벨 조절부(211), 분할전압 비교부(212), 인버터부(213) 및 SR 래치부(214)를 포함한다.
전압 레벨 조절부(211)는 패스 트랜지스터(Mpass)의 출력전압(Vout)을 감지하고, 출력전압(Vout)을 기준전압(Vref)과 비교하기 위해 출력전압(Vout)을 조절하는 기능을 수행한다. 즉, LDO 레귤레이터가 부하전류에 따라 전압이 변동되거나, 불안정한 공급전압으로 인해 출력전압(Vout)이 변동되면 전압 레벨 조절부(211)는 이러한 변동된 출력전압(Vout)을 감지한다. 또한, 출력전압(Vout)이 밴드갭 기준전압(Vref)보다 높은 전압이기 때문에 필터링을 거쳐 밴드갭 기준전압(Vref) 레벨과 동일한 레벨을 갖도록 출력전압(Vout)을 낮추는 동작을 수행한다.
전압 레벨 조절부(211)에 의해 레벨링된 출력전압(Vout)은 분할전압 비교부(212)로 입력된다. 분할전압 비교부(212)는 전압 레벨 조절부(211)를 통해 조절된 출력전압(Vout)을 기준전압(Vref)과 비교하는 동작을 수행한다. 또한, 분할전압 비교부(212)는 기준전압(Vref)을 소정의 전압 범위로 분할하여 형성된 다수의 비교기를 포함할 수 있다.
일예로, 분할전압 비교부(212)는 밴드갭 기준전압(Vref)을 2.8V~3.2V 범위에서 0.1V 간격으로 3V를 제외한 4개의 전압으로 분할하여 각각의 비교기에 입력될 수 있다. 즉, 2.9V의 밴드갭 기준전압(Vref)이 음의 입력단자에 입력되는 제1 비교기(com1), 2.8V의 밴드갭 기준전압(Vref)이 음의 입력단자에 입력되는 제2 비교기(com2), 3.2V의 밴드갭 기준전압(Vref)이 양의 입력단자에 입력되는 제3 비교기(com3) 및 3.1V의 밴드갭 기준전압(Vref)이 양의 입력단자에 입력되는 제4 비교기(com4)를 포함할 수 있다.
또한, 제1 비교기(com1) 및 제2 비교기(com2)의 양의 입력단자와 제3 비교기(com3) 및 제4 비교기(com4)의 음의 입력단자에는 전압 레벨 조절부(211)에 의해 밴드갭 기준전압(Vref) 레벨에 맞춰진 출력전압(Vout)이 각각 입력될 수 있다. 따라서, 분할전압 비교부(212)는 입력되는 출력전압(Vout)과 각각의 밴드갭 기준전압(Vref) 레벨과 비교할 수 있다.
분할전압 비교부(212)에서 비교된 출력전압(Vout)은 비교기에 연결된 각각의 인버터를 거쳐 출력전압 레벨에 따라 SR 래치 스위칭 동작을 수행하는 SR 래치부(214)로 입력될 수 있다. 일예로, 제1 비교기(com1)와 연결된 인버터는 t2 신호를 출력하고, 제2 비교기(com2)와 연결된 인버터는 t1 신호를 출력한다. 또한, 제3 비교기(com3)와 연결된 인버터는 t4 신호를 출력하고, 제4 비교기(com4)와 연결된 인버터는 t3 신호를 출력한다.
SR 래치부(214)는 두 개의 SR 래치를 포함할 수 있다. 즉, 출력전압이 소정의 전압 이하일 때 스위칭 전류를 생성하는 제1 SR 래치(SR1) 및 출력전압이 소정의 전압 이상일 때 스위칭 전류를 생성하는 제2 SR 래치(SR2)를 포함할 수 있다.
제1 SR 래치(SR1) 및 제2 SR 래치(SR2)는 각각 두 개의 인버터에서 출력된 출력신호를 인가받는다. 일예로, 제2 비교기(com2) 및 제4 비교기(com4)에 연결된 인버터의 출력신호(t1,t3)는 제1 SR 래치(SR1)의 입력과 연결되고, 제1 비교기(com1) 및 제3 비교기(com3)에 연결된 인버터의 출력신호(t2,t4)는 제2 SR 래치(SR2)의 입력과 연결될 수 있다.
일반적으로, SR 래치는 입력이 S=0, R=1 또는 S=1, R=0 일 때 출력값이 변화하며 S=1, R=1이면 그전 상태를 그대로 유지하는 동작 원리를 갖는다. 또한, S=0, R=0의 입력은 사용되지 않는다. 따라서, 제1 SR 래치(SR1)는 제2 비교기(com2) 및 제4 비교기(com4)에서 출력된 출력신호(t1,t3)에 따라 스위칭 전류를 생성하고, 제2 SR 래치(SR2)는 제1 비교기(com1) 및 제3 비교기(com3)에서 출력된 출력신호(t2,t4)에 따라 스위칭 전류를 생성한다.
또한, 제1 SR 래치(SR1) 및 제2 SR 래치(SR2)에서 출력된 출력신호는 출력전압 생성부(220)로 입력될 수 있다. 출력전압 생성부(220)는 SR 래치부(214)의 출력신호에 따라 패스 트랜지스터(Mpass)의 게이트 전압을 제어하는 기능을 수행한다.
이러한 출력전압 생성부(220)는 하강전압 제어부(221) 및 상승전압 제어부(222)를 포함한다.
도 6은 본 발명의 하강전압 제어부를 나타낸 회로도이다.
도 7은 본 발명의 상승전압 제어부를 나타낸 회로도이다.
도 6 및 도 7을 참조하면, 본 발명에 따른 하강전압 제어부(221)는 패스 트랜지스터(Mpass)의 출력전압이 하강하여 소정의 전압 이하일 때, 패스 트랜지스터(Mpass)의 게이트 전압을 낮춰주는 기능을 수행한다. 즉, 하강전압 제어부(221)는 제1 SR 래치(SR1)의 출력단자(Out1)에서 출력되는 출력신호를 하강전압 제어부(221)의 입력단자(Out1)로 인가받고, Incre 출력단자로 추가 전류를 생성한다. 생성된 추가 전류는 gm증폭기(100)의 Incre 입력단자로 입력되어 패스 트랜지스터(Mpass)의 게이트 전압을 낮춰줌으로써 패스 트랜지스터(Mpass)에 추가적인 전류를 생성하여 낮아진 출력전압을 상승시킨다.
반면, 상승전압 제어부(222)는 패스 트랜지스터(Mpass)의 출력전압이 상승하여 소정의 전압 이상일 때, 패스 트랜지스터(Mpass)의 게이트 전압을 높여주는 기능을 수행한다. 즉, 상승전압 제어부(222)는 제2 SR 래치(SR2)의 출력단자(Out2)에서 출력되는 출력신호를 상승전압 제어부(222)의 입력단자(Out2)로 인가받고, Decre 출력단자로 추가 전류를 생성한다. 생성된 추가 전류는 gm증폭기(100)의 Decre 입력단자로 입력되어 패스 트랜지스터(Mpass)의 게이트 전압을 높여줌으로써 패스 트랜지스터(Mpass)에 전류를 감소시켜 높아진 출력전압을 하강시킨다.
일예로, 출력전압이 3V이하일 경우 하강전압 제어부(221)를 통해 gm증폭기(100)의 Incre 단자를 제어한다. 즉, 출력전압이 떨어짐에 따라 전압 레벨 조절부(211)를 통해 조절된 출력전압이 출력전압 레벨에 해당하는 비교기를 거쳐 SR 래치부(214)로 입력된다. 좀 더 상세하게는, 제1 비교기(com1) 및 제3 비교기(com3)를 통해 출력된 출력신호(t2,t4)를 입력하는 제2 SR 래치(SR2)는 High를 출력하여 스위칭 전류를 생성하지 않고, 제2 비교기(com2) 및 제4 비교기(com4)를 통해 출력된 출력신호(t1,t3)를 입력으로 하는 제1 SR 래치(SR1)는 Low 신호를 출력하여 스위칭 전류를 생성하게 된다. 따라서, 제1 SR 래치(SR1)의 출력신호는 하강전압 제어부(221)의 입력단자(Out1)로 입력되고, Incre 출력단자로 추가 전류를 생성한다. 생성된 추가 전류는 gm증폭기(100)의 Incre 입력단자로 입력되어 패스 트랜지스터(Mpass)의 게이트 전압을 낮춰줌으로써 패스 트랜지스터(Mpass)에 추가적인 전류를 생성하여 낮아진 출력전압이 상승되도록 동작한다.
또한, 출력전압이 3V이상일 경우 상승전압 제어부(222)를 통해 gm증폭기(100)의 Decre 단자를 제어한다. 즉, 출력전압이 높아짐에 따라 전압 레벨 조절부(211)를 통해 조절된 출력전압이 출력전압 레벨에 해당하는 비교기를 거쳐 SR 래치부(214)로 입력된다. 좀 더 상세하게는, 제2 비교기(com2) 및 제4 비교기(com4)를 통해 출력된 출력신호(t1,t3)를 입력하는 제1 SR 래치(SR1)는 High를 출력하여 스위칭 전류를 생성하지 않고, 제1 비교기(com1) 및 제3 비교기(com3)를 통해 출력된 출력신호(t2,t4)를 입력으로 하는 제2 SR 래치(SR2)는 Low 신호를 출력하여 스위칭 전류를 생성하게 된다. 따라서, 제2 SR 래치(SR2)의 출력신호는 상승전압 제어부(222)의 입력단자(Out2)로 입력되고, Decre 출력단자로 추가 전류를 생성한다. 생성된 추가 전류는 gm증폭기(100)의 Decre 입력단자로 입력되어 패스 트랜지스터(Mpass)의 게이트 전압을 높여줌으로써 패스 트랜지스터(Mpass)에 전류를 감소시켜 높아진 출력전압이 하강하도록 동작한다.
따라서, 종래의 LDO 레귤레이터 보다 빠른 응답 속도를 가지며, SR 래치의 스위칭 동작으로 전류 구동을 제어함으로써 부하전류에 따른 안정적인 전압을 공급할 수 있다.
도 8은 종래의 LDO 레귤레이터의 측정 결과를 나타낸 그래프이다.
도 9 및 도 10은 본 발명의 LDO 레귤레이터의 측정 결과를 나타낸 그래프이다.
도 8 및 도 9를 참조하면, 종래의 LDO 레귤레이터는 50mA의 부하전류에 따라 Rising Time일 때 응답속도 0.4us, 피크 전압 430mV를 가지며, Falling Time 일 때 응답속도 7.5us, 피크 전압 310mV를 가진다.
허나, 본 발명에 따른 LDO 레귤레이터는 50mA의 부하전류에 따라 Rising Time일 때, 응답속도 188.3ns, 피크전압 316.5mV를 가지며 Falling Time 일 때, 응답속도 625.2ns, 피크전압 293.8mV를 가진다. 이는 종래의 LDO 레귤레이터에 비해 Rising Time일 때, 70 % 향상된 응답속도를 갖고, 피크전압은 124 mV가 개선된 것을 확인할 수 있다. 또한, Falling Time 일 때, 91% 향상된 응답속도를 갖고, 피크전압은 16.3mV가 개선된 것을 확인 할 수 있다.
상술한 바와 같이, 본 발명에 따른 SR 래치 스위치를 이용한 LDO 레귤레이터는 종래의 LDO 레귤레이터 구조에서 SR 래치 스위치 회로를 적용하여 증폭기의 전류를 SR 래치의 스위치로서 동작되도록 함으로써 빠른 응답속도를 가질 수 있다. 또한, 출력전압에 대해 커패시터의 의존성을 배제할 수 있기 때문에 On-Chip에 대한 회로 설계의 장점을 갖는다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100 : gm증폭기 200 : 출력신호 제어부
210 : 전류 제어부 211 : 전압 레벨 조절부
212 : 분할전압 비교부 213 : 인버터부
214 : SR 래치부 220 : 출력전압 생성부
221 : 하강전압 제어부 222 : 상승전압 제어부
Mpass : 패스 트랜지스터 com1 : 제1 비교기
com2 : 제2 비교기 com3 : 제3 비교기
com4 : 제4 비교기 SR1 : 제1 SR 래치
SR2 : 제2 SR 래치

Claims (8)

  1. 기준전압을 형성하기 위한 기준전압 발생기;
    상기 기준전압을 음의 입력단자를 통해 수신하고, 피드백 전압을 양의 입력단자를 통해 수신하여 상기 피드백 전압과 상기 기준전압의 차이를 증폭하기 위한 gm증폭기;
    상기 gm증폭기의 출력신호에 따라 구동전류를 발생하기 위한 패스 트랜지스터; 및
    상기 gm증폭기와 상기 패스 트랜지스터 사이에 연결되고, 상기 패스 트랜지스터에서 출력되는 출력전압이 일정하게 유지되도록 SR 래치의 스위칭 동작을 통해 상기 gm증폭기의 출력신호를 제어하는 출력신호 제어부를 포함하고,
    상기 출력신호 제어부는, 상기 패스 트랜지스터의 출력신호를 감지하여 전압 레벨에 따라 상기 SR 래치의 스위칭 전류를 제어하는 전류 제어부; 및 상기 SR 래치의 스위칭 전류에 따라 상기 패스 트랜지스터의 게이트 전압을 제어하는 출력전압 생성부를 포함하며,
    상기 전류 제어부는, 상기 패스 트랜지스터의 출력전압을 감지하고, 상기 출력전압을 기준전압과 비교하기 위해 상기 출력전압을 조절하는 전압 레벨 조절부; 상기 전압 레벨 조절부를 통해 조절된 상기 출력전압을 상기 기준전압과 비교하는 분할전압 비교부; 상기 분할전압 비교부와 연결된 인버터부; 및 상기 인버터부와 연결되고, 상기 출력전압 레벨에 따라 SR 래치 스위칭 동작을 수행하는 SR 래치부를 포함하는 SR 래치 스위치를 이용한 LDO 레귤레이터.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 분할전압 비교부는 상기 기준전압을 소정의 전압 범위로 분할하여 형성된 다수의 비교기를 포함하는 SR 래치 스위치를 이용한 LDO 레귤레이터.
  5. 제1항에 있어서, 상기 SR 래치부는,
    상기 출력전압이 소정의 전압 이하일 때 스위칭 전류를 생성하는 제1 SR 래치; 및
    상기 출력전압이 소정의 전압 이상일 때 스위칭 전류를 생성하는 제2 SR 래치를 포함하는 SR 래치 스위치를 이용한 LDO 레귤레이터.
  6. 제5항에 있어서, 상기 출력전압 생성부는,
    상기 패스 트랜지스터의 출력전압이 소정의 전압 이하일 때, 상기 출력전압을 상승시키기 위해 상기 패스 트랜지스터의 게이트 전압을 낮춰주기 위한 하강전압 제어부; 및
    상기 패스 트랜지스터의 출력전압이 소정의 전압 이상일 때, 상기 출력전압을 하강시키기 위해 상기 패스 트랜지스터의 게이트 전압을 높여주기 위한 상승전압 제어부를 포함하는 SR 래치 스위치를 이용한 LDO 레귤레이터.
  7. 제6항에 있어서,
    상기 하강전압 제어부는 상기 제1 SR 래치에서 생성된 스위칭 전류에 의해 동작하고,
    상기 상승전압 제어부는 상기 제2 SR 래치에서 생성된 스위칭 전류에 의해 동작하는 것인 SR 래치 스위치를 이용한 LDO 레귤레이터.
  8. 제1항에 있어서,
    상기 gm증폭기의 출력신호가 인가되고, 상기 인가된 출력신호에 의해 상기 패스 트랜지스터의 게이트 전압을 조절하는 푸쉬풀 캐스코드 회로부; 및
    상기 패스 트랜지스터의 출력전압과 기준전압을 비교하는 출력전압 비교 회로부를 더 포함하는 SR 래치 스위치를 이용한 LDO 레귤레이터.
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