KR102277392B1 - 버퍼 회로들 및 방법들 - Google Patents

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Abstract

일 실시예에서, 회로는 제어 단자, 제 1 단자 및 제 2 단자를 갖는 제 1 트랜지스터를 포함하며, 여기서 제 1 트랜지스터는 제 1 디바이스 타입이다. 제 1 트랜지스터의 제어 단자는 입력 신호를 수신한다. 회로는 또한 제어 단자, 제 1 단자 및 제 2 단자를 갖고 제 2 트랜지스터를 포함하며, 여기서 제 2 트랜지스터는 제 2 디바이스 타입이다. 제 2 트랜지스터의 제어 단자는 제 1 트랜지스터의 제 2 단자에 커플링된다. 전압 시프트 회로는 제 1 트랜지스터의 제 1 단자에 커플링되는 입력 및 제 2 트랜지스터의 제 1 단자에 커플링되는 출력을 갖고, 전압 시프트 회로의 입력과 전압 시프트 회로의 출력 간의 전압은 전압 시프트 회로의 출력으로부터의 전류가 증가함에 따라 증가한다.

Description

버퍼 회로들 및 방법들{BUFFER CIRCUITS AND METHODS}
관련 출원
[0001] 본 개시는 2014년 2월 3일 출원된 미국 정식 출원 번호 제14/171,538호를 우선권으로 주장하며, 그의 내용은 모든 목적을 위해 그 전체가 인용에 의해 본원에 포함된다.
[0002] 본 개시는 전자 회로들 및 방법들에 관한 것으로서, 특히 버퍼 회로들 및 방법들에 관한 것이다.
[0003] 버퍼 회로들은 다양한 전자 회로 애플리케이션들에서 널리 이용된다. 버퍼 회로들은 종종 상이한 기능적 회로들이 신호 프로세싱 태스크들을 수행하기 위해 함께 작동하도록 허용하는데 이용된다. 예를 들어, 도 1a는 버퍼 회로(102)의 애플리케이션을 예시한다. 이 예에서, 신호(Vin)는 증폭기(101)에 의해 증폭된다. 증폭기는 Vin의 전압 진폭을 증가시키지만 낮은 출력 전류 및/또는 제한된 출력 전압 범위를 갖는 고이득 증폭기일 수 있다. 여기서 로드 회로로서 지칭되는 다른 프로세싱 회로(103)에 Vin의 증폭된 버전을 제공하는 것이 바람직할 수 있다. 로드 회로(103)는 적절한 동작을 위해 증폭기(101)가 생성 가능한 것보다 더 큰 입력 전류 또는 전압 범위를 요구할 수 있다. 이에 따라, 이 예에서, 버퍼 회로(103)는 Vin의 증폭된 버전을 수신하고 로드 회로(103)의 요건들을 충족시키기 위해 충분한 전류를 갖고 충분히 넓은 전압 범위에 걸친 신호를 생성할 수 있다. 상이한 버퍼 회로들은, 예를 들어, 상이한 기능적 회로들이 신호 경로의 신호들을 프로세싱하도록 허용하기 위해 전류, 전압 또는 둘 다를 증가시킬 수 있다.
[0004] 버퍼 회로의 일 예시적인 이용은 LDO(low drop out) 레귤레이터에 있다. LDO(low drop out) 레귤레이터는 매우 작은 입력-출력 차동 전압으로 동작할 수 있는 전압 레귤레이터이다. 도 1b가 예시적인 LDO를 도시한다. LDO는 패스(pass) 트랜지스터(100), 에러 증폭기(104), 버퍼 회로(110), 전압 분할기(예를 들어, 레지스터들(R1 및 R2)), 및 외부 로드(106)를 포함한다. 레지스터들(R1 및 R2)은 분할된 출력 전압(Vo_div)을 생성하도록 출력 전압(Vout)을 분할한다. Vo_div는 에러 증폭기(104)의 하나의 입력에 커플링된다. 에러 증폭기(104)의 제 2 입력은 기준 전압(Vref)을 수신한다. 에러 증폭기(104)는 분할된 출력 전압(Vo_div)을 기준 전압(Vref)에 비교하고 패스 트랜지스터(100)에 커플링될 수 있는 에러 신호를 생성한다. Vout가 증가하고 분할된 출력 전압으로 하여금 기준 전압을 초과하여 증가하게 하는 경우, 에러 신호는 로드에 대한 전류를 감소시키고 Vout를 감소시키도록 패스 트랜지스터를 구동한다. Vout가 감소하고 분할된 출력 전압으로 하여금 기준 전압 아래로 떨어지게 하는 경우, 에러 신호는 로드에 대한 전류를 증가시키고 Vout를 증가시키도록 패스 트랜지스터를 구동한다. 이에 따라, LDO는 로드(106)의 변하는 전류 수요들에 걸쳐 일정한 출력 전압(Vout)을 유지하도록 동작한다.
[0005] 다수의 애플리케이션들에서, 예를 들어, 주어진 전압 입력들의 범위에 대해 낮은 전압으로 후속 회로 스테이지의 입력을 구동할 수 있는 넓은 출력 범위를 갖는 버퍼 회로를 갖는 것이 바람직할 것이다. 예를 들어, 도 1b를 참조하면, 패스 트랜지스터에 대한 구동 강도를 증가시키기 위해 에러 증폭기(104)와 패스 트랜지스터(100) 간에 버퍼 회로(110)가 이용될 수 있다. 그러나 버퍼 회로(110)가 제한된 출력 전압 범위를 갖는 경우, 버퍼 회로의 출력은 최적의 성능을 위한 전압 범위에 걸쳐 패스 트랜지스터의 입력을 구동할 수 없을 수 있다. 특히, 로드(106)로의 큰 전류는 접지에 근접하게 패스 트랜지스터의 입력을 구동하도록 LDO 애플리케이션의 버퍼 회로에 요구할 수 있다. 이에 따라, LDO 및 다수의 다른 애플리케이션들에서 개선된 출력 범위들을 갖는 넓은 출력 범위 버퍼 회로들 및 방법들을 갖는 것이 유리할 수 있다.
[0006] 본 개시는 버퍼 회로들 및 방법들에 관한 것이다. 일 실시예에서, 버퍼 회로는 주어진 입력 전압 범위에 대해 버퍼 회로의 출력 전압 범위를 연장하기 위한 전압 시프트 회로를 포함한다. 전압 시프트 회로에 걸친 전압 강하는 전압 시프트 회로로부터의 전류에 기초하여 변할 수 있다.
[0007] 일 실시예에서, 전압 시프트 회로를 갖는 버퍼 회로는 패스 트랜지스터의 구동을 개선하도록 LDO(low dropout regulator)의 패스 트랜지스터를 구동하는데 이용된다.
[0008] 일 실시예에서, 패스 트랜지스터의 출력 전류에 비례하는 전류는 레귤레이터 출력 전류에 기초하여 전압 시프트 회로에 걸친 전압을 변경하도록 버퍼에 커플링된다.
[0009] 일 실시예에서, 회로는 제어 단자, 제 1 단자 및 제 2 단자를 갖는 제 1 트랜지스터를 포함하며, 여기서 제 1 트랜지스터는 제 1 디바이스 타입이다. 제 1 트랜지스터의 제어 단자는 입력 신호를 수신한다. 회로는 또한 제어 단자, 제 1 단자 및 제 2 단자를 갖고 제 2 트랜지스터를 포함하며, 여기서 제 2 트랜지스터는 제 2 디바이스 타입이다. 제 2 트랜지스터의 제어 단자는 제 1 트랜지스터의 제 2 단자에 커플링된다. 전압 시프트 회로는 제 1 트랜지스터의 제 1 단자에 커플링되는 입력 및 제 2 트랜지스터의 제 1 단자에 커플링되는 출력을 갖고, 전압 시프트 회로의 입력과 전압 시프트 회로의 출력 간의 전압은 전압 시프트 회로의 출력으로부터의 전류가 증가함에 따라 증가한다.
[0010] 하기의 상세한 설명 및 첨부 도면들은 본 개시의 성질 및 이점의 더 나은 이해를 제공한다.
[0011] 도 1a는 버퍼 회로의 예시적인 애플리케이션을 도시한다.
[0012] 도 1b는 LDO의 버퍼 회로의 예시적인 애플리케이션을 도시한다.
[0013] 도 2a는 일 실시예에 따라 전압 시프트 회로를 포함하는 예시적인 버퍼 회로를 도시한다.
[0014] 도 2b는 일 실시예에 따라 LDO 애플리케이션의 예시적인 버퍼 회로를 도시한다.
[0015] 도 3a-b는 낮은 LDO 로드 전류에 대한 버퍼 회로 및 전압 시프터의 동작 원리를 예시한다.
[0016] 도 4a-b는 높은 LDO 로드 전류에 대한 버퍼 회로 및 전압 시프터의 동작 원리를 예시한다. .
[0017] 도 5a는 일 실시예에 따라 버퍼 회로의 전압 시프트 회로의 예를 도시한다.
[0018] 도 5b는 일 실시예에 따라 버퍼 회로의 전압 시프트 회로의 다른 예를 도시한다.
[0019] 도 6a 및 6b는 일 실시예에 따른 일 예시적인 버퍼 회로에 대한 버퍼 입력 전압에 관하여 버퍼 출력 전압 및 로드 전류를 예시하는 그래프들을 도시한다.
[0020] 도 7은 일 실시예에 따라 LDO 애플리케이션의 버퍼 회로의 다른 예를 도시한다.
[0021] 도 8은 일 실시예에 따른 방법의 단순화된 흐름도를 도시한다
[0022] 도 9는 일 실시예에 따른 다른 방법의 단순화된 흐름도를 도시한다.
[0023] 본 개시는 버퍼 회로들에 관한 것이다. 하기의 설명에서, 설명을 위해, 다수의 예들 및 특정 세부사항들이 본 개시의 완전한 이해를 제공하기 위해 기술된다. 그러나 청구항들에서 표현되는 바와 같은 본 개시는 이들 예들 단독으로 또는 아래에서 설명되는 다른 특징들과 결합하여 특징들 중 일부 또는 전부를 포함할 수 있으며, 본원에서 설명되는 특징들 및 개념들의 변형들 및 등가물들을 더 포함할 수 있다는 것이 당업자에게 자명할 것이다.
[0024] 본 개시의 특징들 및 이점들은 개선된 구동 능력을 갖는 버퍼 회로들을 포함한다. 예를 들어, 일 실시예에서, 버퍼 회로는 버퍼의 출력 전압 범위를 연장하기 위해 전류가 증가함에 따라 증가하는 전압 시프트를 포함한다. 도 2a는 일 실시예에 따라 전압 시프트 회로를 포함하는 예시적인 버퍼 회로를 도시한다. 버퍼 회로는 예를 들어, 입력 신호(여기서 전압 신호, Buffer Vin)를 수신하기 위한 제어 단자, 바이어스 전류(I1)에 커플링되는 제 1 단자, 및 바이어스 전류(I2)에 커플링되는 제 2 단자를 갖는 제 1 트랜지스터(M1)를 포함할 수 있다. 이 예에서, 트랜지스터(M1)는 MOS(특히, PMOS) 트랜지스터이지만, 다른 실시예들에서 다른 디바이스 타입들이 이용될 수 있다. 제 2 트랜지스터(Q1)는 M1의 드레인 단자에 커플링되는 제어 단자, 버퍼 회로의 출력에 커플링되는 제 1 단자, 및 기준 전압(예를 들어, 접지)에 커플링되는 제 2 단자를 포함한다. 이 예에서, 트랜지스터(Q1)는 바이폴라(특히, NPN) 트랜지스터이지만, 다른 실시예들에서 다른 디바이스 타입들이 이용될 수 있다. 전압 시프트 회로(202)("전압 시프터"로서 또한 지칭됨)는 트랜지스터(M1)의 제 1 단자에 커플링되는 제 1 단자 및 버퍼 회로의 출력 및 트랜지스터(Q1)의 제 1 단자에 커플링되는 제 2 단자를 갖는다. 전압 시프트 회로(202)의 단자들에 걸친 전압은 전압 시프트 회로의 출력으로부터의 전류가 증가함에 따라 증가할 수 있다. 예를 들어, 버퍼의 출력 전류가 증가하는 경우, 전압 시프트 회로에 걸친 전압 강하는 증가할 수 있고, 그리하여, 버퍼 회로의 출력이 후속 스테이지들을 구동하도록 더 낮은 출력 전압들을 달성하는 것을 허용한다. 도 2a의 버퍼 회로의 동작 및 이점들의 추가의 세부사항들이 아래에서 보다 상세히 기술된다.
[0025] 도 2a의 버퍼 회로의 하나의 유리한 애플리케이션은 LDO에 있다. 도 2b는 일 실시예에 따라 LDO 애플리케이션의 예시적인 버퍼 회로를 도시한다. LDO는 예를 들어, 입력 전압(Vin)을 수신하고 레귤레이팅된 출력 전압 "LDO Vout"를 생성할 수 있다. 이러한 LDO의 예시적인 애플리케이션들은 휴대용 디바이스의 전력 관리 모듈에서의 이용을 포함할 수 있다. 동작에서, 버퍼 회로(200)는 입력 전압 "Buffer Vin"을 (예를 들어, 도시되지 않은 에러 증폭기로부터) 수신한다. 버퍼 회로(200)는 LDO의 출력 전압(LDO Vout)을 레귤레이팅하도록 패스 트랜지스터(MP)의 제어 단자에 버퍼 출력 전압(Buffer Vout)을 출력한다. 버퍼 회로(200)에서 도시된 바와 같이, 트랜지스터(M1) 및 트랜지스터(Q1)는 도 2a에서 도시된 것처럼 구성되며, 이는 때때로 "수퍼 소스 팔로워(super source follower)"로서 지칭된다. 버퍼 회로(200)는 노드 G(여기서 M1의 소스)와 노드(Buffer Vout)(여기서 Q1의 컬렉터) 간의 전압 시프트 회로(202)를 포함한다. 전압 시프트 회로(202)는, 일 예시적인 구현에서, 아래에서 추가로 설명되는 바와 같은 LDO 출력 전류를 포함할 수 있는 로드 전류에 기초하여 노드(Buffer Vout)의 전압을 적응 가능하게(adaptively) 시프트할 수 있다.
[0026] 본 개시의 실시예들은 전류에 비례하는 버퍼의 전압 시프트를 생성하는 전압 시프트 회로들을 포함하는 버퍼 회로들을 포함한다. 전압 시프팅 버퍼의 실시예들은 예를 들어, 본원에서 "수퍼 소스 팔로워" 버퍼에 의해 예시되지만, 다른 종류들의 버퍼 회로들에 의해 일반화될 수 있다. 도 2b에서 도시된 예에서, 트랜지스터(M1)의 AC 드레인 전류는 Q1의 전류 이득(또는 "베타')으로 곱해지고, 이는 베타의 계수로 버퍼 회로의 트랜스컨덕턴스(gm)를 효과적으로 부스팅한다. Buffer Vin이 낮게 될 때, M1은 Q1로 전류를 구동하고, Q1로부터의 전류는 증가하고, 증가된 전류는 전압 시프트 회로(202)에 걸친 전압이 증가하게 한다. 전압 시프트 회로(202)에 걸친 증가된 전압 강하는, M1의 드레인을 또한 낮게 드래깅(dragging)함 없이, 버퍼의 출력 전압("Buffer Vout")이 접지에 더 근접한 더 낮은 값을 취하도록 허용한다. 이는 아래에서 보다 상세히 설명되는 바와 같이 일부 애플리케이션들에서 이점을 가질 수 있다.
[0027] 이 예에서, 버퍼 회로(200)는 일정한 바이어스 전류 값들로 고정될 수 있는 바이어스 전류들(I1 및 I2)을 수신한다. 부가적으로, 일 실시예에서, 버퍼 회로(200)는 LDO 로드 전류 ID(예를 들어, 전류(αILOAD), 또는 전류(βILOAD), 또는 둘 다)에 비례하는 바이어스 전류를 수신할 수 있다. 이에 따라, 본 개시의 실시예들은 버퍼 회로의 구동 능력을 개선하기 위해 LDO 로드 전류에 비례하는 전류(예를 들어, "적응형 바이어스 전류")를 버퍼의 전압 시프트 회로에 커플링하는 것을 포함한다.
[0028] 예를 들어, 도 2b는 전류 소스들(αILOAD(전류 소스) 및/또는 βILOAD(전류 싱크))로서 LDO 로드 전류들에 관련된 적응형 바이어스 전류들을 도시한다. 바이어스 전류 소스들(I1 및 I2)은 버퍼 회로의 동작을 위해 요구되는 전류를 제공하고 고정될 수 있다. 그러나 전류 소스들(αILOAD 및/또는 βILOAD)을 통한 적응형 바이어스 전류는 트랜지스터(MP)(전류(ID))를 통한 로드 전류에 비례할 수 있다. 다른 실시예들에서, 일정한 전류 컴포넌트 및 출력 로드 전류에 관련된 컴포넌트를 갖는 단일 결합 소스가 이용될 수 있다. 도 2b의 회로는 LDO 출력으로부터 적응형 바이어스 전류들을 생성하는데 이용되는 회로가 생략된다는 점에서 단순화된다. LDO 출력 전류에 관련된 전류들을 생성하기 위한 적응형 바이어스 전류 회로들의 다양한 구현들은 인지될 수 있다.
[0029] LDO는 로드의 요건들에 기초하여 높은 출력 전류 상태들, 낮은 출력 전류 상태들 또는 중간 출력 전류 상태들에서 동작할 수 있다. 전압 시프트 회로(202)에 걸친 전압은 높은 전류 상태들 및 낮은 전류 상태들에서 상이하다. 높은 LDO 출력 전류들에 대해, 노드(Buffer Vout)의 전압을 필요에 따라 트랜지스터(MP)를 턴 온하도록 충분히 낮아야 한다. 버퍼의 출력은 패스 트랜지스터(MP)의 게이트에 커플링된다. 따라서, 노드(Buffer Vout)의 전압은 트랜지스터(MP)에 대한 게이트 전압이다. 이에 따라, 노드(Buffer Vout)에서 더 낮은 전압을 갖는 것은 트랜지스터(MP)가 보다 강하게 턴 온되도록 허용한다. 로드 전류가 트랜지스터(MP)를 통해 증가하기 때문에, 전압 시프트 회로(202)를 통한 적응형 바이어스 전류는 또한 증가하며, 이는 Buffer Vout를 감소시키고 트랜지스터(MP)를 통해 더 큰 전류들을 구동하도록 전압 시프트 회로(202)에 걸쳐 더 큰 전압 강하를 제공한다. 따라서, 전압 시프트 회로(202)에 걸친 전압 강하는 패스 트랜지스터(MP)에 대한 개선된 과구동 전압(improved overdrive voltage)을 제공하도록 노드(Buffer Vout)의 전압을 아래로 시프트한다.
[0030] 더 작은 LDO 출력 전류들에 대해, 전압 시프트 회로(202)를 통한 적응형 바이어스 전류는 더 작고, 전압 시프트 회로(202)는 노드(Buffer Vout)의 전압에 대한 더 작은 전압 시프트를 제공한다. 예를 들어, 적응형 바이어스 전류가 내려가는 동안, 전압 시프트 회로(202)에 걸친 전압은 감소한다. 트랜지스터(MP)를 턴 오프하기 위해, 트랜지스터(MP)의 게이트 투 소스 전압은 트랜지스터(MP)의 턴 온 전압 아래로 감소되어야 한다. 전압 시프트 회로(202)에 걸친 전압 강하가 낮은 로드 전류들에서 작기 때문에, 전압 시프트 회로(202)는 달성될 수 있는 노드(Buffer Vout)의 최고 버퍼 출력 전압에 크게 영향을 주지 않는다. 즉, 0mA 또는 그 근처의 로드 전류에 있어서, 전압 시프트 회로(202)에 걸친 전압 강하는 로드 전류에 의해 영향을 받지 않는다. 전류 소스들(I1 및 I2)을 통한 전류는 전압 시프트 회로(202)에 걸쳐 작은 전압 강하를 제공하지만, 이 전압 강하는 노드(Buffer Vout)의 전압에 크게 영향을 미치지 않을 수 있고, 트랜지스터(MP)는 턴 오프될 수 있다.
[0031] 이에 따라, 전압 시프트 회로(202)는 최대 출력 전압에서 최소 변화로 버퍼 출력 노드의 Buffer Vout에 대한 더 낮은 최소 출력 전압을 제공한다. 이는 트랜지스터(MP)에 대한 더 작은 패스 트랜지스터 크기의 이용을 허용하며, 이는 더 작은 전반적인 LDO 실리콘 영역 및 더 낮은 비용으로 이어진다. 또한, 버퍼 무부하 대기 전류들(buffer no-load quiescent currents)(I1 및 I2)에 대한 변화가 거의 또는 전혀 없을 수 있다.
[0032] 도 3a-b는 낮은 로드 전류에 대한 버퍼 회로 및 전압 시프터의 동작 원리를 예시한다. 비교 목적들을 위해, 도 3a는 전압 시프터(202)를 이용하지 않는 접근법을 설명하고, 도 3b는 전압 시프터(202)를 이용하는 동작 원리들을 설명한다.
[0033] 도 3A 및 도 3B에서, LDO 출력 전류(ID)(즉, 로드로의 전류)가 작고(예를 들어, 0㎂ 또는 그 근처) 그에 따라 로드-의존적 적응형 바이어스 전류(αILOAD)가 작다. 이 경우에, 버퍼 출력 전압(Buffer Vout)은 낮은 LDO 출력 전류(예를 들어, LDO 로드 전류(ID) = 0mA)를 생성하도록 높다. 즉, 노드(Buffer Vout)의 높은 전압은 트랜지스터(MP)를 턴 오프하기 위해 필요하다.
[0034] 도 3a를 참조하면, 전압 시프트 회로 없는 버퍼 회로에서, 입력 트랜지스터(M1)의 소스 전압은 높고, 트랜지스터(M1)의 게이트 전압도 또한 높다. 예를 들어, 버퍼 회로 입력 및 출력 전압들은 Buffer Vin = 1.423V 및 Buffer Vout = 1.872V일 수 있다. 이 예에서, 높은 버퍼 출력 전압은 도 3a 및 도 3b에서 도시된 양자의 회로 구성들에 대해 트랜지스터(MP)를 턴 오프할 수 있다.
[0035] 버퍼 입력 전압(Buffer Vin)은 Q1에서 전류 IC를 생성한다. 도 3b에서, 작은 전류 IC는 전압 시프터(202)를 통하고, 전압 시프터(202)를 걸쳐 작은 전압 강하를 유발한다. 이 경우에, 적응형 바이어스 전류(αILOAD)는 낮고 IC는 낮다. 따라서 전압 시프터(202)에 걸친 전압 강하는 전류 소스들(I1 및 I2)을 통한 바이어스 전류들에 기초한다. 경한(light) 로드 컨디션들 하에서 Buffer Vout = 1.872V의 바람직한 버퍼 출력 전압을 달성하기 위해, 입력 트랜지스터(M1)의 소스 전압은 VS = 2.133V이다. 버퍼 입력 트랜지스터(M1)의 게이트 투 소스 전압에 의한 단계적 감소(stepping down) 이후, 트랜지스터(M1)의 게이트 전압은 Buffer Vin = 1.666V에서 여전히 매우 높지 않다. 따라서, 이 예에서, 패스 트랜지스터(MP)를 턴 오프하기 위한 바람직한 버퍼 출력 전압을 달성하기 위해 요구되는 트랜지스터(M1)의 버퍼 입력 전압은 에러 증폭기의 출력 전압 범위의 약한 증가만으로도 달성될 수 있다. 즉, 에러 증폭기의 출력은 버퍼 회로에 단지 약간 더 높은 입력 전압(1.423V에 비교되는 1.666V)을 제공해야 할 수 있다.
[0036] 도 4a-b는 높은 로드 전류에 대한 버퍼 회로 및 전압 시프터의 동작 원리를 예시한다. 비교 목적들을 위해, 도 4a는 전압 시프트 회로(202)를 이용하지 않는 버퍼 회로를 도시하고, 도 4b는 전압 시프트 회로(202)를 이용할 때 동작 원리를 도시한다. 로드 전류(ID)가 클 때, 로드-의존적 적응형 바이어스 전류도 또한 크다. 이 경우에, 버퍼 출력 전압(Buffer Vout)은 높은 로드 전류(예를 들어, LDO 로드 전류(ID) = 300mA)를 공급하기 위해 패스 트랜지스터(MP)를 구동하도록 낮게 되어야 한다. 노드(Buffer Vout)의 낮은 전압은 높은 로드 전류를 공급하도록 트랜지스터(MP)를 턴 온한다.
[0037] 도 4a에서, 전압 시프트 회로 없는 버퍼 회로에서, 입력 트랜지스터(M1)의 소스 전압은 원하는 출력 전류를 생성하기 위해 요구되는 트랜지스터(M1)의 게이트에서 Buffer Vin = 0.391V의 낮은 버퍼 입력 전압으로 인해 매우 낮다. 이 버퍼 입력 전압은 Buffer Vout = 1.046V의 버퍼 출력 전압을 발생시키며, 이는 패스 트랜지스터(MP)를 턴온하고 ID = 300mA의 높은 LDO 출력 전류를 공급하기에 충분히 낮다.
[0038] 도 4b에서, 전압 시프터(202)는 로드 전류에 비례하는, 소스 전류(αILOAD)로부터 큰 적응형 바이어스 전류에 기초하여 그것에 걸쳐 전압 강하를 유발한다. 패스 트랜지스터를 구동하도록 동일한 버퍼 출력 전압(Buffer Vout = 1.046V)을 달성하기 위해, 트랜지스터(M1)의 소스 전압(Vs)는 VS = 1.653V이다. 따라서, 더 높은 로드 전류를 달성하기 위해, 전압 시프터(202)는 0.607V(1.653V ― 1.046V = 0.607V)의 전압 강하를 유발한다.
[0039] 노드(Buffer Vout)의 전압이 각각이 회로에서 동일하더라도, 트랜지스터(M1)의 게이트 전압은 전압 시프트 회로(예를 들어, Buffer Vin = 1.01V)를 이용하는 것이 더 높다. 소스 전압(VS)은 전압 시프터(202)가 전압 강하를 유발하기 때문에 더 높아질 수 있다. 더 높은 버퍼 입력 전압을 갖는 것은 에러 증폭기의 요구되는 출력 전압 범위를 감소시킨다. 예를 들어, 도 3b에서, 버퍼 입력 전압(Buffer Vin)은 1.666V였고, 도 4b에서, 버퍼 입력 전압(Buffer Vin)은 1.01V이다. 이는 1.01V ― 1.666V(0.656V의 차이)의 입력 범위를 제공한다. 대조적으로, 도 3a의 전압 시프트 없는 회로는 0.391V의 버퍼 입력 전압(Buffer Vin)을 갖고, 도 4a의 회로는 1.423V의 버퍼 입력 전압(Buffer Vin)을 갖는다. 전압 시프트 없는 회로의 입력 범위는 이에 따라 1.423V ― 0.391V = 1.032V이다. 따라서, 에러 증폭기 출력은 전압 시프트가 이용되지 않는 경우 1.032 볼트의 범위를 가질 필요가 있다. 그러나 전압 시프터(202)를 이용하는 에러 증폭기에 대해 필요한 범위는 0.656V로 훨씬 더 적다.
[0040] 도 5a 및 도 5b는 2개의 예시적인 실시예들에 따른 전압 시프트 회로들의 상이한 예들을 도시한다.
[0041] 도 5a에서, 전압 시프트 회로(502A)는 일 실시예에 따라 레지스터(RB)를 포함한다. 전류가 레지스터(RB)를 통해 흐를 때, 전압 강하는 레지스터에 걸쳐 발생한다. 이는 노드(Buffer Vout)의 전압 시프트를 달성한다. 예를 들어, Q1을 통한 전류가 (예를 들어, Buffer Vin의 감소로 인해) 증가할 때, 레지스터(RB)에 걸친 전압이 증가한다. 즉, 레지스터(RB)에 걸친 저압 강하는 Q1을 통한 전류 및 레지스터(RB)의 저항에 비례한다. 또한, Q1을 통한 전류가 (예를 들어, Buffer Vin의 증가로 인해) 낮을 때, 레지스터(RB)에 걸친 전압 강하가 감소된다. 즉, 더 낮은 전류는 레지스터(RB)에 걸쳐 더 낮은 전압 강하를 제공한다.
[0042] 도 5b는 일 실시예에 따라 전압 시프트 회로(502B)에서 트랜지스터(M2)를 이용한다. 이 경우에, 전류가 트랜지스터(M2)를 통해 흐를 때, 트랜지스터(M2)에 걸친 게이트-소스 전압(VGS)은 Buffer Vout의 전압을 시프트한다. 특히, 버퍼 입력 전압(Buffer Vin)이 감소함에 따라, Q1을 통한 전류를 증가하고, M2의 게이트-투-소스 전압(Vgs2)은 증가한다. Q1을 통한 전류의 증가 및 M2의 Vgs2의 증가는 결국 M2를 통한 전류 및 M2에 걸친 드레인 투 소스 전압 강하(Vds2)를 증가시킨다. 이에 따라, M2의 소스 출력 단자의 전류가 증가하는 동안, M2는 전압 시프트를 증가시킨다. 대조적으로, 버퍼 입력 전압(Buffer Vin)이 증가하는 동안, Q1을 통한 전류가 감소하고, M2의 Vgs가 감소하고 M2의 Vds2가 감소하는 역(reverse) 효과가 발생한다. 이에 따라, M2의 소스 출력 단자의 전류가 감소함에 따라, M2는 전압 시프트를 감소시킨다. 일부 예시적인 구현들에서, M2는 하기의 특성들: 예를 들어, 낮거나 심지어 음의 임계 전압, 채널 도핑 없음 및/또는 기판의 포메이션 중 하나 또는 그 초과를 가질 수 있는 네이티브(native) MOS 트랜지스터일 수 있다.
[0043] 도 5a에서 도시된 레지스터를 대체하도록 도 5b에서 도시된 NMOS 트랜지스터와 같은 트랜지스터를 이용하는 것은 또한 (예를 들어, 레지스터(RB)를 이용하는 것에 비해) 출력 임피던스를 감소시키고 레지스터(RB)를 통한 바이어스 전류들에 의해 야기되는 대기 전력 소비를 감소시킬 수 있다. 예를 들어, 트랜지스터(M2)는, 특히 높은 로드 전류 컨디션들에서 고정된 레지스터(RB)를 이용하는데 있어서의 임피던스보다 더 적은 1/gm의 드레인 전류 의존적 임피던스를 갖는다. 위에서 도시된 구현들이 레지스터 또는 트랜지스터를 이용한 전압 시프트 회로를 예시하지만, 전압 시프트 회로들은 전류에 기초하여 전압을 시프트하도록 상이한 구현들을 이용할 수 있다.
[0044] 도 6a 및 6b는 일 실시예에 따라 LDO의 일 예시적인 버퍼 회로에 대한 버퍼 입력 전압에 관하여 버퍼 출력 전압 및 로드 전류를 예시하는 그래프들을 도시한다. 도 6a는 특정 회로 구현에 대해 버퍼 입력 전압에 대한 버퍼 출력 전압의 관계를 플로팅하는 그래프(600)를 도시한다. 라인(602)은 전압 시프트 회로를 이용하지 않는 관계를 도시하고, 라인(604)는 전압 시프트 회로를 이용할 때의 관계를 도시한다. 전압 시프트 회로 없이, 달성될 수 있는 최저 버퍼 출력 전압은 최저 버퍼 입력 전압에 대해 대략 850mV이다. 그러나 전압 시프트 회로를 이용하여, 더 넓은 범위의 버퍼 출력 전압이 버퍼 입력 전압들의 주어진 범위에 대해 달성될 수 있다. 이 예시적인 구현에서, 유효 최소 출력 전압은 전압 시프트를 이용하여 연장된다.
[0045] 도 6b를 참조하면, 그래프(606)는 전압 시프트 회로를 포함하는 버퍼 회로에 의해 제공된 증가된 LDO 구동 능력을 도시한다. 그래프(606)에서, 라인(607)은 LDO 출력 전류와 전압 시프트 회로를 이용하지 않는 버퍼 입력 전압 간의 관계를 도시하고, 라인(608)은 LDO 출력 전류와 전압 시프트 회로를 이용하는 버퍼 입력 전압 간의 관계를 도시한다. 도 4a에서 도시된 바와 같이 0.391V의 버퍼 입력 전압을 이용하여, 전압 시프트 회로 없는 버퍼의 로드 전류(ID)는 610에서 도시된 바와 같이 300mA이다. 그러나 0.391mV의 동일한 입력 전압을 이용하고, 전압 시프트 회로를 이용하여, LDO의 출력 전류는 612에서 도시된 바와 같이 778mA까지 상승한다. 따라서, 전압 시프트 회로는 2배 초과만큼 LDO 구동 능력을 부스팅한다.
[0046] 위에서 언급된 바와 같이, 패스 트랜지스터(MP)의 영역은 일부 실시예들에 따라 전압 시프트 회로들을 이용하여 감소될 수 있다. 전압 시프트 회로 없는 일 예시적인 LDO 버퍼 회로에 대해, 패스 트랜지스터(MP)의 높이는 279㎛수 있다. 일 실시예에서, 전압 시프트 회로를 이용하여, 패스 트랜지스터(MP)의 높이는 279㎛로부터 182㎛로 감소될 수 있다. 이는 예를 들어, 34%만큼 패스 트랜지스터(MP)에 대해 필요한 영역을 감소시킨다. 칩에 포함되는 LDO들의 수가 증가하는 동안, 영역 절감이 커질 수 있다.
[0047] 도 7은 일 실시예에 따라 LDO 애플리케이션의 버퍼 회로의 다른 예를 도시한다. LDO는 에러 증폭기(예를 들어, 트랜지스터들(M1A -B, M2A -B, M3A -B, M10A-B, 및 M11A -B)), 전압 시프트 회로(702)를 포함하는 버퍼 회로(701), 출력 트랜지스터(예를 들어, 패스 트랜지스터(MP)), LDO 출력 전류 감지 트랜지스터(예를 들어, MSEN1) 및 LDO 출력 전류에 비례하는 전류를 버퍼 회로(701)에 커플링하기 위한 적응형 바이어스 회로(트랜지스터들(M6B-D, M8A-B, 및 M9A -B))을 포함한다. 에러 증폭기는 기준 전압(Vref)를, LDO 출력 전압(LDO Vout)에 대응하는 피드백 전압(Vfb))에 비교한다. Vfb는 예를 들어, 레지스터 분할기를 통해 LDO Vout로부터 에러 증폭기의 입력에 커플링될 수 있다. 노드 D에서 에러 증폭기의 출력은, LDO 출력 전압(LDO Vout)과 기준 전압 간의 차동 전압을 나타내는 에러 전압이다. 적응형 바이어스 회로는 트랜지스터(MP)에 의해 소싱되고 노드(LDO Vout)로부터 외부 로드로의 로드 전류(ILOAD)에 비례하는 적응형 바이어스 전류(αILOAD)를 버퍼(701)에 제공한다.
[0048] 버퍼(701)는 에러 증폭기로부터 에러 전압(예를 들어, Buffer Vin)을 수신하고 일정한 출력 전압(LDO Vout)을 유지하도록 패스 트랜지스터(MP)를 구동한다. 버퍼(701)는 P 채널 MOSFET(PMOS) 트랜지스터(M5A) 및 N-채널 BJT(NPN) 트랜지스터(Q1)를 포함할 수 있다. 위에서 언급된 바와 같이, M5A 및 Q1의 구성은 때때로 "수퍼 소스 팔로워" 구성으로서 지칭된다. 버퍼 출력(예를 들어, 노드(Buffer Vout))은 LDO의 패스 트랜지스터를 구동하기 위해 패스 트랜지스터(MP)의 게이트에 커플링된다.
[0049] LDO의 가능한 로드 전류를 최대화하면서 트랜지스터(MP)의 크기를 최소화하기 위해, 트랜지스터(M5A)의 소스의 노드(G)는 트랜지스터(MP) 상의 게이트 전압을 구동하도록 가능한 낮게 되어야 한다. 일 예에서, 노드(G)의 최소 전압은 트랜지스터(M2B) 및 트랜지스터(M3B)의 최소 드레인 투 소스 전압(VDSAT)(예를 들어, 통상적인 컨디션들에서 각각 ~ 150mV) 및 트랜지스터(M5A)의 게이트 소스 전압(VGS)(예를 들어, 통상적인 컨디션들에서 ~1V)에 의해 세팅될 수 있다. 따라서, 노드(G)의 전압이 얼마나 낮게 될 수 있는지에 관한 제한이 있다. 위에서 논의된 바와 같이, 높은 로드 전류 컨디션들 동안, 트랜지스터(MP)를 충분히 턴 온하도록 Buffer Vout을 감소시키는 것이 바람직하다. 그러나 트랜지스터(M5A)의 게이트 소스 전압 및 트랜지스터(M2B) 및 트랜지스터(M3B)의 드레인-소스 전압들로 인해, 노드(Buffer Vout)의 최소 전압이 제한된다. 따라서, 높은 로드 전류를 제공하기 위해, 본 개시의 실시예들은 Buffer Vin의 주어진 범위에 대해 Buffer Vout의 범위를 확장하도록 전압 시프터(702)를 이용할 수 있으며, 이는 LDO가 트랜지스터(MP)에 대해 더 작은 트랜지스터 크기로 설계되도록 허용한다. 더 작은 크기는 LDO의 실리콘 비용을 감소시킨다. 위에서 언급된 바와 같이, 이 예에서, 전압 시프터(702) 없이, 노드(Buffer Vout)의 전압은 트랜지스터(M2B) 및 트랜지스터(M3B)의 최대 드레인 투 소스 전압(VDSAT)(예를 들어, 통상적인 컨디션들에서 각각 ~ 150mV) 및 트랜지스터(M5A)의 게이트 소스 전압(VGS)(예를 들어, 통상적인 컨디션들에서 ~1V)와 동일하다. 그러나 전압 시프터(702)를 포함하면, 노드(Buffer Vout)의 전압은 트랜지스터(M2B) 및 트랜지스터(M3B)의 VDSAT + 트랜지스터(M5A)의 게이트 투 소스 전압(VGS) ― 전압 시프터(702)에 걸친 전압 강하가 된다.
[0050] 도 8은 일 실시예에 따라 전압 시프터를 이용하기 위한 방법의 단순화된 흐름도(800)를 도시한다. 이 예에서, LDO는 높은 로드 전류로부터 낮은 로드 전류로 천이한다. 802에서, 에러 증폭기는 버퍼 입력 전압(Buffer Vin)을 증가시킨다. 804에서, 버퍼 입력 전압이 증가하고 로드 전류가 감소함에 따라, 전압 시프트가 감소한다. 로드 전류에 비례하고 전압 시프터에 커플링되는 바이어스 전류가 또한 감소할 수 있다. 이는 버퍼 출력 전압(Buffer Vout)이 증가하게 한다. 806에서, 버퍼 출력 전압의 증가로 인해, 패스 트랜지스터(MP)는 턴 오프되기 시작하고 로드 전류를 감소시킨다.
[0051] 도 9는 일 실시예에 따라 전압 시프터를 이용하기 위한 다른 방법의 단순화된 흐름도(900)를 도시한다. 이 예에서, LDO는 낮은 로드 전류로부터 높은 로드 전류로 천이한다. 902에서, 에러 증폭기는 버퍼 입력 전압(Buffer Vin)을 감소시킨다. 904에서, 버퍼 입력 전압이 감소하고 로드 전류가 증가하는 동안, 전압 시프트가 증가한다. 로드 전류에 비례하고 전압 시프터에 커플링되는 바이어스 전류가 또한 증가할 수 있다. 906에서, 버퍼 출력 전압의 감소로 인해, 패스 트랜지스터(MP)는 턴 온되기 시작하고 로드 전류를 증가시킨다.
[0052] 버퍼 회로 입력 트랜지스터(예를 들어, 위의 M1)가 PMOS 트랜지스터로서 도시되고 트랜지스터(Q1)가 NPN 트랜지스터로서 도시되지만, 트랜지스터들의 다른 구현들이 인정될 수 있다는 것이 인지될 것이다. 예를 들어, 다른 트랜지스터 디바이스 타입들이 이용될 수 있다. 예를 들어, 트랜지스터(M1)는 제 1 디바이스 타입(예를 들어, 극성)의 트랜지스터일 수 있고, 트랜지스터(Q1)는 제 2 디바이스 타입(예를 들어, 반대 극성)의 제 2 트랜지스터일 수 있다. 디바이스 타입이란 용어는 상이한 디바이스들(MOS 및 NPN) 또는 극성(P-타입 및 N-타입)을 포함한다. 일 예에서, 트랜지스터(M1) 및 트랜지스터(Q1)는 또한 극성이 상이하지만 동일한 디바이스 타입(예를 들어, MOS 디바이스들)일 수 있다.
[0053] 위의 설명은 특정 실시예들의 양상들이 어떻게 구현될 수 있는지에 관한 예들에 따라 본 개시의 다양한 실시예들을 예시한다. 위의 예들은 유일한 실시예들만으로 간주되어선 안 되며, 아래의 청구항에 의해 정의된 바와 같은 특정 실시예들의 유연성 및 이점들을 예시하도록 제시된다. 위의 개시 및 아래의 청구항들에 기초하여, 다른 어레인지먼트들, 실시예들, 구현들 및 등가물들이 청구항들에 의해 정의된 바와 같은 본 개시의 범위로부터 벗어남 없이 이용될 수 있다.

Claims (20)

  1. 회로로서,
    레귤레이터의 출력 전압을 기준 전압과 비교하고 그리고 에러 전압을 출력하도록 구성된 에러 증폭기;
    제어 단자, 제 1 단자, 및 제 2 단자를 갖고 그리고 제 1 극성(polarity)인 제 1 트랜지스터 ― 상기 제 1 트랜지스터의 제어 단자는 입력 신호로서 상기 에러 전압을 수신함 ― ;
    제어 단자, 제 1 단자, 및 제 2 단자를 갖고 그리고 제 2 극성인 제 2 트랜지스터 ― 상기 제 2 트랜지스터의 제어 단자는 상기 제 1 트랜지스터의 제 2 단자에 커플링됨 ― ;
    상기 제 1 트랜지스터의 제 1 단자에 커플링되는 제 1 단자 및 상기 제 2 트랜지스터의 제 1 단자에 커플링되는 제 2 단자를 갖는 전압 시프트 회로 ― 상기 전압 시프트 회로의 제 1 단자와 상기 전압 시프트 회로의 제 2 단자 간의 전압은 상기 전압 시프트 회로의 제 2 단자로부터의 전류가 증가함에 따라 증가함 ― ; 및
    제어 단자, 제 1 단자, 및 제 2 단자를 갖는 패스(pass) 트랜지스터
    를 포함하고,
    상기 패스 트랜지스터의 제어 단자는 상기 제 2 트랜지스터의 제 1 단자에 커플링되고, 상기 전압 시프트 회로의 제 2 단자는 상기 패스 트랜지스터의 제 2 단자에서 상기 레귤레이터의 출력 전압을 레귤레이팅하도록 상기 패스 트랜지스터의 제어 단자를 구동하는,
    회로.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 게이트, 소스, 및 드레인을 갖는 MOS 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 게이트는 상기 입력 신호를 수신하고;
    상기 제 2 트랜지스터는 베이스, 이미터, 및 컬렉터를 갖는 바이폴라 트랜지스터를 포함하고, 상기 바이폴라 트랜지스터의 베이스는 상기 MOS 트랜지스터의 드레인에 커플링되고; 그리고
    상기 전압 시프트 회로의 제 1 단자는 상기 MOS 트랜지스터의 소스에 커플링되고, 그리고 상기 전압 시프트 회로의 제 2 단자는 상기 바이폴라 트랜지스터의 컬렉터에 커플링되는,
    회로.
  3. 제 1 항에 있어서,
    상기 전압 시프트 회로는 상기 제 1 트랜지스터의 제 1 단자에 커플링되는 제 1 단자 및 상기 제 2 트랜지스터의 제 1 단자에 커플링되는 제 2 단자를 갖는 레지스터(registor)를 포함하는,
    회로.
  4. 제 3 항에 있어서,
    상기 제 1 트랜지스터는 게이트, 소스, 및 드레인을 갖는 MOS 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 게이트는 상기 입력 신호를 수신하고;
    제 2 트랜지스터는 베이스, 이미터, 및 컬렉터를 갖는 바이폴라 트랜지스터를 포함하고, 상기 바이폴라 트랜지스터의 베이스는 상기 MOS 트랜지스터의 드레인에 커플링되고; 그리고
    상기 레지스터의 제 1 단자는 상기 MOS 트랜지스터의 소스에 커플링되고, 그리고 상기 레지스터의 제 2 단자는 상기 바이폴라 트랜지스터의 컬렉터에 커플링되는,
    회로.
  5. 제 1 항에 있어서,
    상기 전압 시프트 회로는 제어 단자, 제 1 단자, 및 제 2 단자를 갖는 제 3 트랜지스터를 포함하고, 상기 제 3 트랜지스터의 제어 단자는 상기 제 1 트랜지스터의 제어 단자에 커플링되고, 상기 제 3 트랜지스터의 제 1 단자는 상기 제 1 트랜지스터의 제 1 단자에 커플링되고, 그리고 상기 제 3 트랜지스터의 제 2 단자는 상기 제 2 트랜지스터의 제 1 단자에 커플링되는,
    회로.
  6. 제 5 항에 있어서,
    상기 제 1 트랜지스터는 게이트, 소스, 및 드레인을 갖는 MOS 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 게이트는 상기 입력 신호를 수신하고;
    제 2 트랜지스터는 베이스, 이미터, 및 컬렉터를 갖는 바이폴라 트랜지스터를 포함하고, 상기 바이폴라 트랜지스터의 베이스는 상기 MOS 트랜지스터의 드레인에 커플링되고; 그리고
    상기 제 3 트랜지스터의 제 1 단자는 상기 MOS 트랜지스터의 소스에 커플링되고, 그리고 상기 제 3 트랜지스터의 제 2 단자는 상기 바이폴라 트랜지스터의 컬렉터에 커플링되는,
    회로.
  7. 제 5 항에 있어서,
    상기 제 3 트랜지스터는 네이티브(native) MOS 트랜지스터인,
    회로.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 패스 트랜지스터의 제 2 단자를 통한 전류에 비례하는 상기 전압 시프트 회로에 대한 전류를 생성하는 적응형 바이어스 전류 소스
    를 더 포함하는,
    회로.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 전압 시프트 회로의 제 1 단자와 상기 전압 시프트 회로의 제 2 단자 간의 전압은 상기 전압 시프트 회로를 통한 전류가 증가함에 따라 증가하고, 그리고
    상기 전압 시프트 회로의 제 1 단자와 상기 전압 시프트 회로의 제 2 단자 간의 전압은 상기 전압 시프트 회로를 통한 전류가 감소함에 따라 감소하는,
    회로.
  12. 방법으로서,
    에러 전압을 출력하기 위해 에러 증폭기의 기준 전압과 레귤레이터의 출력 전압을 비교하는 단계;
    제 1 트랜지스터의 제어 단자에서 입력 신호로서 상기 에러 전압을 수신하는 단계 ― 상기 제 1 트랜지스터는 제어 단자, 제 1 단자, 및 제 2 단자를 갖고 그리고 제 1 극성임 ― ;
    상기 제 1 트랜지스터의 제 2 단자로부터의 전류를 제 2 트랜지스터의 제어 단자에 커플링하는 단계 ― 상기 제 2 트랜지스터는 제어 단자, 제 1 단자, 및 제 2 단자를 갖고 그리고 제 2 극성임 ― ;
    전압 시프트 회로에서 전류를 생성하는 단계 ― 상기 전압 시프트 회로는 상기 제 1 트랜지스터의 제 1 단자에 커플링되는 제 1 단자 및 상기 제 2 트랜지스터의 제 1 단자에 커플링되는 제 2 단자를 가짐 ― ;
    상기 전압 시프트 회로의 제 1 단자와 상기 전압 시프트 회로의 제 2 단자 간의 상기 제 1 트랜지스터의 제 1 단자에서의 전압을 시프트하는 단계 ― 상기 전압 시프트 회로의 제 2 단자에서의 전압은 상기 전압 시프트 회로의 출력으로부터의 전류가 증가함에 따라 감소함 ― ; 및
    패스 트랜지스터의 제 2 단자에서 상기 출력 전압을 레귤레이팅하는 단계
    를 포함하고,
    상기 패스 트랜지스터는 제어 단자 및 제 1 단자를 더 포함하고, 상기 제어 단자는 상기 제 2 트랜지스터의 제 1 단자에 커플링되고, 상기 전압 시프트 회로의 제 2 단자는 상기 레귤레이터의 출력 전압을 레귤레이팅하도록 상기 패스 트랜지스터의 제어 단자를 구동하는,
    방법.
  13. 제 12 항에 있어서,
    상기 전압 시프트 회로는 레지스터를 포함하는,
    방법.
  14. 제 12 항에 있어서,
    상기 전압 시프트 회로는 제어 단자, 제 1 단자, 및 제 2 단자를 갖는 제 3 트랜지스터를 포함하고, 상기 제 3 트랜지스터의 제어 단자는 상기 제 1 트랜지스터의 제어 단자에 커플링되고, 상기 제 3 트랜지스터의 제 1 단자는 상기 제 1 트랜지스터의 제 1 단자에 커플링되고, 그리고 상기 제 3 트랜지스터의 제 2 단자는 상기 제 2 트랜지스터의 제 1 단자에 커플링되는,
    방법.
  15. 제 14 항에 있어서,
    상기 제 3 트랜지스터는 네이티브 MOS 트랜지스터인,
    방법.
  16. 삭제
  17. 제 12 항에 있어서,
    상기 패스 트랜지스터의 제 2 단자로부터의 전류에 비례하는 전류를 상기 전압 시프트 회로의 제 1 단자에 커플링하는 단계
    를 더 포함하고,
    상기 전압 시프트 회로의 제 2 단자에서의 전압은 상기 패스 트랜지스터의 제 2 단자로부터의 전류가 증가함에 따라 감소하는,
    방법.
  18. 삭제
  19. 제 12 항에 있어서,
    상기 전압 시프트 회로의 제 1 단자와 상기 전압 시프트 회로의 제 2 단자 간의 전압은 상기 전압 시프트 회로를 통한 전류가 증가함에 따라 증가하고, 그리고
    상기 전압 시프트 회로의 제 1 단자와 상기 전압 시프트 회로의 제 2 단자 간의 전압은 상기 전압 시프트 회로를 통한 전류가 감소함에 따라 감소하는,
    방법.
  20. 제 12 항에 있어서,
    상기 제 1 트랜지스터는 게이트, 소스, 및 드레인을 갖는 MOS 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 게이트는 상기 입력 신호를 수신하고;
    제 2 트랜지스터는 베이스, 이미터, 및 컬렉터를 갖는 바이폴라 트랜지스터를 포함하고, 상기 바이폴라 트랜지스터의 베이스는 상기 MOS 트랜지스터의 드레인에 커플링되고; 그리고
    상기 전압 시프트 회로의 제 1 단자는 상기 MOS 트랜지스터의 소스에 커플링되고, 그리고 상기 전압 시프트 회로의 제 2 단자는 상기 바이폴라 트랜지스터의 컬렉터에 커플링되는,
    방법.
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