JPH03196670A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH03196670A JPH03196670A JP33766589A JP33766589A JPH03196670A JP H03196670 A JPH03196670 A JP H03196670A JP 33766589 A JP33766589 A JP 33766589A JP 33766589 A JP33766589 A JP 33766589A JP H03196670 A JPH03196670 A JP H03196670A
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- JP
- Japan
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- circuit
- level
- transistor
- ecl
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
バイポーラＣＭＯ８集積回路用の出力回路に関し、
消費電力が減少し、かつ信号遅延量が小さくて済むこと
を目的とし、 バイポーラＣＭＯＳ構成で論理演算を行なうＢｉ ０Ｍ
０８回路と、該Ｂｉ ０Ｍ０８回路の出力信号のレベル
をエミッタ・カップルド・ロジック・レベルにシフトす
るレベルシフト回路と、該レベルシフト回路（２２）の
出力信号をインピーダンス変換して出力するエミッタフ
ォロア回路とを有し、該レベルシフト回路を、該Ｂｉ
０Ｍ０８回路の出力信号が同レベルのとき導通して該エ
ミツタフォロア回路に高電圧側の電源と同レベルを供給
するＭＯＳトランジスタと、該Ｂｉ ０Ｍ０８回路のＬ
レベル出力時に該高電圧側の電源と低電圧側の電源との
間の電圧を分圧して該エミッタフォロア回路に供給する
分圧回路とで構成する。
を目的とし、 バイポーラＣＭＯＳ構成で論理演算を行なうＢｉ ０Ｍ
０８回路と、該Ｂｉ ０Ｍ０８回路の出力信号のレベル
をエミッタ・カップルド・ロジック・レベルにシフトす
るレベルシフト回路と、該レベルシフト回路（２２）の
出力信号をインピーダンス変換して出力するエミッタフ
ォロア回路とを有し、該レベルシフト回路を、該Ｂｉ
０Ｍ０８回路の出力信号が同レベルのとき導通して該エ
ミツタフォロア回路に高電圧側の電源と同レベルを供給
するＭＯＳトランジスタと、該Ｂｉ ０Ｍ０８回路のＬ
レベル出力時に該高電圧側の電源と低電圧側の電源との
間の電圧を分圧して該エミッタフォロア回路に供給する
分圧回路とで構成する。
本発明は出力回路に関し、バイポーラＣＭＯ８（Ｂｉ
０ＭＯ８）集積回路用の出力回路に関する。
０ＭＯ８）集積回路用の出力回路に関する。
Ｂｉ ＣＭＯ８集積回路の出力回路として、ＥＣＬ（エ
ミッタ・カップルド・ロジック）レベルの信号を出力す
るカットオフドライバ回路がある。
ミッタ・カップルド・ロジック）レベルの信号を出力す
るカットオフドライバ回路がある。
この出力回路は高速で低消費電力を図るものであるが、
−層の高速化、低消費電力化が要望されている。
−層の高速化、低消費電力化が要望されている。
第３図は従来回路の一例の回路図を示す。同図中、Ｂｉ
ＣＭＯ８論理回路１０は端子１１より入来する信号を
反転するインバータである。このＢｉ ＣＭＯ８論理回
路１ｏの出力はレベルシフト及び電流増幅回路１２でレ
ベルシフトされ、かつ電流増幅された後エミッタフォロ
ア回路１３で低インピーダンスとされて端子１４から出
力される。
ＣＭＯ８論理回路１０は端子１１より入来する信号を
反転するインバータである。このＢｉ ＣＭＯ８論理回
路１ｏの出力はレベルシフト及び電流増幅回路１２でレ
ベルシフトされ、かつ電流増幅された後エミッタフォロ
ア回路１３で低インピーダンスとされて端子１４から出
力される。
従来回路で、レベルシフト及び電流増幅回路１２はＥＣ
Ｌ回路で構成されているため消費電力が大きい。またこ
のＥＣＬ電流増幅段を信号が通過する分だけ信号遅延量
が大きくなるという問題があった。
Ｌ回路で構成されているため消費電力が大きい。またこ
のＥＣＬ電流増幅段を信号が通過する分だけ信号遅延量
が大きくなるという問題があった。
本発明は上記の点に鑑みなされたもので、消費電力が減
少し、かつ信号遅延量が小さくて済む出力回路を提供す
ることを目的とする。
少し、かつ信号遅延量が小さくて済む出力回路を提供す
ることを目的とする。
本発明の出力回路は、バイポーラＣＭＯＳ構成で論理演
算を行なうＢｉ ０Ｍ０８回路と、Ｂｉ ０Ｍ０８回路
の出力信号のレベルをエミッタ・カップルド・ロジック
・レベルにシフ］−するレベルシフト回路と、 レベルシフト回路の出力信号をインピーダンス変換して
出力するエミッタフォロア回路とを有し、レベルシフト
回路を、Ｂｉ ０Ｍ０８回路の出力信号が同レベルのと
き導通してエミッタフォロア回路に高電圧側の電源と同
レベルを供給するＭＯＳトランジスタと、Ｂｉ ０Ｍ０
８回路のＬレベル出力時に高電圧側の電源と低電圧側の
電源との間の電圧を分圧してエミッタフォロア回路に供
給する分圧回路とで構成する。
算を行なうＢｉ ０Ｍ０８回路と、Ｂｉ ０Ｍ０８回路
の出力信号のレベルをエミッタ・カップルド・ロジック
・レベルにシフ］−するレベルシフト回路と、 レベルシフト回路の出力信号をインピーダンス変換して
出力するエミッタフォロア回路とを有し、レベルシフト
回路を、Ｂｉ ０Ｍ０８回路の出力信号が同レベルのと
き導通してエミッタフォロア回路に高電圧側の電源と同
レベルを供給するＭＯＳトランジスタと、Ｂｉ ０Ｍ０
８回路のＬレベル出力時に高電圧側の電源と低電圧側の
電源との間の電圧を分圧してエミッタフォロア回路に供
給する分圧回路とで構成する。
〔作用）
本発明においては、レベルシフト回路のＭＯＳトランジ
スタでＥＣＬの同レベルを確保し、また分圧回路でＥＣ
ＬのＬレベル出力時にエミッタフォロア回路のトランジ
スタのベースへ供給する電圧をＥＣＬのＬレベル程度と
しており、レベルシフト回路には従来の如きＥ ＣＬ、
回路を用いていないため、消費電力を減少でき、また信
号遅延量を小さくできる。
スタでＥＣＬの同レベルを確保し、また分圧回路でＥＣ
ＬのＬレベル出力時にエミッタフォロア回路のトランジ
スタのベースへ供給する電圧をＥＣＬのＬレベル程度と
しており、レベルシフト回路には従来の如きＥ ＣＬ、
回路を用いていないため、消費電力を減少でき、また信
号遅延量を小さくできる。
（実施例）
第１図は本発明回路の一実施例の回路図を示す。
同図中、端子２０に入来する信号はインバータを構成す
る８ｉ ＣＭＯ８論理回路２１のＰチャンネルＭＯ８）
−ランジスタＴ１及びＮチャンネルＭＯＳトランジスタ
下２夫々のゲートに供給される。
る８ｉ ＣＭＯ８論理回路２１のＰチャンネルＭＯ８）
−ランジスタＴ１及びＮチャンネルＭＯＳトランジスタ
下２夫々のゲートに供給される。
ソースを電源Ｖｃｃに接続されたトランジスタＴ１のド
レインはＮＰＮトランジスタ゛［３のベース及び抵抗Ｒ
１の一端に接続され、トランジスタＴ３のエミッタ及び
抵抗Ｒ＋の他端はトランジスタＴ２のドレインに接続さ
れている。トランジスタＴ２のソースはＮＰＮトランジ
スタＴ４のベース及び抵抗Ｒ２の一端に接続され、トラ
ンジスタＴ４のエミッタ及び抵抗Ｒ２の他端は電ｍ Ｖ
ｅｅに接続されている。トランジスタＴ３のコレクタ
は電源Ｖｃｃに接続され、トランジスタＴ４のコレクタ
は次段のレベルシフト回路２２を構成する抵抗Ｒ４の他
端に接続されている。
レインはＮＰＮトランジスタ゛［３のベース及び抵抗Ｒ
１の一端に接続され、トランジスタＴ３のエミッタ及び
抵抗Ｒ＋の他端はトランジスタＴ２のドレインに接続さ
れている。トランジスタＴ２のソースはＮＰＮトランジ
スタＴ４のベース及び抵抗Ｒ２の一端に接続され、トラ
ンジスタＴ４のエミッタ及び抵抗Ｒ２の他端は電ｍ Ｖ
ｅｅに接続されている。トランジスタＴ３のコレクタ
は電源Ｖｃｃに接続され、トランジスタＴ４のコレクタ
は次段のレベルシフト回路２２を構成する抵抗Ｒ４の他
端に接続されている。
Ｂｉ ＣＭＯ８回路２１の出力端子であるトランジスタ
Ｔ２のドレインにはレベルシフト回路２２の抵抗Ｒ３、
Ｒ４夫々の一端が接続され、抵抗Ｒ３の他端は電源Ｖｃ
ｃに接続されている。ＰチャンネルＭＯ８ｔ−ランジス
タＴ５のゲートには端子２０よりの信号が供給され、ト
ランジスタＴ５のソースは電源Ｖｃｃに接続され、ドレ
インは抵抗Ｒ３、Ｒ４の接続点及びエミッタフォロア回
路２３のＮＰＮ）−ランジスタのベースに接続されてい
る。
Ｔ２のドレインにはレベルシフト回路２２の抵抗Ｒ３、
Ｒ４夫々の一端が接続され、抵抗Ｒ３の他端は電源Ｖｃ
ｃに接続されている。ＰチャンネルＭＯ８ｔ−ランジス
タＴ５のゲートには端子２０よりの信号が供給され、ト
ランジスタＴ５のソースは電源Ｖｃｃに接続され、ドレ
インは抵抗Ｒ３、Ｒ４の接続点及びエミッタフォロア回
路２３のＮＰＮ）−ランジスタのベースに接続されてい
る。
エミッタフォロア回路２３のトランジスタＴ６のコレク
タは電源Ｖｃｃに接続され、エミッタは端子２４に接続
されている。
タは電源Ｖｃｃに接続され、エミッタは端子２４に接続
されている。
ここで、エミッタフォロア回路２３の出力は端子２４に
接続される駆動ラインのインピーダンスと同一の抵抗値
の抵抗ＲＴを用いてＶＴ＝−２Ｖに終端させるものとす
る。端子２０の入力信号がＬレベルのときにはトランジ
スタＴＩ、−Ｔ３゜Ｔｓがオンし、トランジスタＴ２
、Ｔ４はオフする。トランジスタＴ５はトランジスタＴ
３のベース・エミッタ間電圧ＶＢＥ分だけ低下した電圧
を持ち上げてトランジスタＴ６のベースに供給する役割
をはたしており、これによってトランジスタＴ６のベー
ス電圧は略Ｏｖとなる。従って端子２４ではＯｖからト
ランジスタＴ６のベース・エミッタ間電圧ＶＢＥ分下が
った電圧即ちＥＣＬのＨレベルが得られる。
接続される駆動ラインのインピーダンスと同一の抵抗値
の抵抗ＲＴを用いてＶＴ＝−２Ｖに終端させるものとす
る。端子２０の入力信号がＬレベルのときにはトランジ
スタＴＩ、−Ｔ３゜Ｔｓがオンし、トランジスタＴ２
、Ｔ４はオフする。トランジスタＴ５はトランジスタＴ
３のベース・エミッタ間電圧ＶＢＥ分だけ低下した電圧
を持ち上げてトランジスタＴ６のベースに供給する役割
をはたしており、これによってトランジスタＴ６のベー
ス電圧は略Ｏｖとなる。従って端子２４ではＯｖからト
ランジスタＴ６のベース・エミッタ間電圧ＶＢＥ分下が
った電圧即ちＥＣＬのＨレベルが得られる。
端子２０の入力信号がＨレベルのときは、トランジスタ
Ｔ＋ 、Ｔ３ 、Ｔｓがオフし、］・ランジスタＴ２．
Ｔ４がオンする。トランジスタＴ４のオン抵抗をＲＴ４
とすると、トランジスタＴ６のベース電圧ＶＴ８は次式
で表わされる。
Ｔ＋ 、Ｔ３ 、Ｔｓがオフし、］・ランジスタＴ２．
Ｔ４がオンする。トランジスタＴ４のオン抵抗をＲＴ４
とすると、トランジスタＴ６のベース電圧ＶＴ８は次式
で表わされる。
ＶＴ６ ＝Ｖｅｅ−Ｒ３／ （Ｒ３＋Ｒ４＋ＲＴ４
）・・・（１） つまりＲ３と（Ｒ４＋ＲＴ４ ）で電源電圧Ｖｅｅが分
圧された電圧となる。抵抗Ｒ３、Ｒ４の比はベース電圧
ＶＴ６ ’；Ｖｒ （＝−２Ｖ） となルヨウニ選択さ
れており、これによって入力信号がＨレベルからＬレベ
ルに反転したときの出力信号の立上がりの遅延を小さく
している。但し入力信号がＨレベル時には抵抗Ｒ３、Ｒ
４及びトランジスタＴ４を通じて電流パスができるため
、この電流が無視できる程度に抵抗Ｒ３、Ｒ４の値を大
きく選択している。
）・・・（１） つまりＲ３と（Ｒ４＋ＲＴ４ ）で電源電圧Ｖｅｅが分
圧された電圧となる。抵抗Ｒ３、Ｒ４の比はベース電圧
ＶＴ６ ’；Ｖｒ （＝−２Ｖ） となルヨウニ選択さ
れており、これによって入力信号がＨレベルからＬレベ
ルに反転したときの出力信号の立上がりの遅延を小さく
している。但し入力信号がＨレベル時には抵抗Ｒ３、Ｒ
４及びトランジスタＴ４を通じて電流パスができるため
、この電流が無視できる程度に抵抗Ｒ３、Ｒ４の値を大
きく選択している。
このように、レベルシフト回路２２のＭＯＳ トランジ
スタＴ５でＥＣＬのＨレベルを確保し、また抵抗Ｒ３、
Ｒ４でＥＣＬのＬレベル出力時にエミッタフォロア回路
２３のトランジスタＴ６のベースへ供給する電圧をＥＣ
ＬのＬレベル程度としており、レベルシフト回路２２に
は従来の如きＥＣＬ回路を用いていないため、消費電力
を減少でき、また信号遅延量を小さくできる。
スタＴ５でＥＣＬのＨレベルを確保し、また抵抗Ｒ３、
Ｒ４でＥＣＬのＬレベル出力時にエミッタフォロア回路
２３のトランジスタＴ６のベースへ供給する電圧をＥＣ
ＬのＬレベル程度としており、レベルシフト回路２２に
は従来の如きＥＣＬ回路を用いていないため、消費電力
を減少でき、また信号遅延量を小さくできる。
第２図は本発明回路の変形例の回路図を示す。
同図中、第１図と同一部分には同一符号を付し、その説
明を省略する。
明を省略する。
第２図中、端子３０Ａ、３０Ｂ夫々に入来する信号はＰ
チャンネルＭＯＳトランジスダｒ＋ Ａ。
チャンネルＭＯＳトランジスダｒ＋ Ａ。
丁＋ＢとＮチャンネルＭＯＳトランジスタＴ２Ａ。
Ｔ２Ｂとの夫々のゲートに供給される。トランジスタＴ
＋ Ａ、Ｔ＋ ８は電源ＶｃｃとトランジスタＴ３のベ
ースとの間に並列に設けられ、トランジスタＴ２Ａ、Ｔ
２ＢはトランジスタＴ３のエミッタとトランジスタＴ４
のベースとの間に直列に設けられており、Ｂｉ ＣＭＯ
８回路３１は２人カナンド回路を構成している。
＋ Ａ、Ｔ＋ ８は電源ＶｃｃとトランジスタＴ３のベ
ースとの間に並列に設けられ、トランジスタＴ２Ａ、Ｔ
２ＢはトランジスタＴ３のエミッタとトランジスタＴ４
のベースとの間に直列に設けられており、Ｂｉ ＣＭＯ
８回路３１は２人カナンド回路を構成している。
これに対応してレベルシフト回路３２では電源Ｖｃｃと
トランジスタＴ６のベースとの間にＰチャンネルＭＯ８
ｔ−ランジスタＴｓ Ａ、Ｔｓ Ｂが並列に設けられ、
トランジスタＴｓ Ａ、Ｔｓ Ｂ夫々のゲートは端子３
０Ａ、３０Ｂ夫々に接続されている。
トランジスタＴ６のベースとの間にＰチャンネルＭＯ８
ｔ−ランジスタＴｓ Ａ、Ｔｓ Ｂが並列に設けられ、
トランジスタＴｓ Ａ、Ｔｓ Ｂ夫々のゲートは端子３
０Ａ、３０Ｂ夫々に接続されている。
ここでも、端子３０Ａ又は３０Ｂの入力信号がＬレベル
のとき、トランジスタＴｓＡ又はＴｓＢによってトラン
ジスタＴ３のＶＢＥ分低下した電圧を持ち上げてトラン
ジスタＴ６のベースに供給している。また端子３０Ａ及
び端子３０Ｂが共にＨレベルのときはトランジスタＴ６
のベース電圧が（１）式で表わされるＶＴ６となること
は前述の通りである。
のとき、トランジスタＴｓＡ又はＴｓＢによってトラン
ジスタＴ３のＶＢＥ分低下した電圧を持ち上げてトラン
ジスタＴ６のベースに供給している。また端子３０Ａ及
び端子３０Ｂが共にＨレベルのときはトランジスタＴ６
のベース電圧が（１）式で表わされるＶＴ６となること
は前述の通りである。
上述の如く、本発明の出力回路によれば消費電力が減少
し、信号遅延量を小さくでき、実用上きわめて有用であ
る。
し、信号遅延量を小さくでき、実用上きわめて有用であ
る。
第１図、第２図夫々は本発明回路の各実施例の回路図、
第３図は従来回路の一例の回路図である。
図において、
２１．３１はＢｉ ＣＭＯ８論理回路、２２．３２はレ
ベルシフト回路、 ２３はエミッタフォロア回路、 Ｔ＋ 、ＴｓはＰチャンネルＭＯ８トランジスタ、Ｔ２
はＮチャンネルＭＯ３トランジスタ、Ｔ３．丁６はＮＰ
Ｎｔ−ランジスタ を示す。 ４（未目醒トのＣＯＸ習シ図 第３図
ベルシフト回路、 ２３はエミッタフォロア回路、 Ｔ＋ 、ＴｓはＰチャンネルＭＯ８トランジスタ、Ｔ２
はＮチャンネルＭＯ３トランジスタ、Ｔ３．丁６はＮＰ
Ｎｔ−ランジスタ を示す。 ４（未目醒トのＣＯＸ習シ図 第３図
Claims (1)
- 【特許請求の範囲】 バイポーラＣＭＯＳ構成で論理演算を行なうＢｉＣＭＯ
Ｓ回路（２１）と、 該ＢｉＣＭＯＳ回路（２１）の出力信号のレベルをエミ
ッタ・カップルド・ロジック・レベルにシフトするレベ
ルシフト回路（２２）と、 該レベルシフト回路（２２）の出力信号をインピーダン
ス変換して出力するエミッタフォロア回路（２３）とを
有し、 該レベルシフト回路（２２）を、該ＢｉＣＭＯＳ回路（
２１）の出力信号がＨレベルのとき導通して該エミッタ
フォロア回路（２３）に高電圧側の電源（Ｖｃｃ）と同
レベルを供給するＭＯＳトランジスタ（Ｔ＿５）と、 該ＢｉＣＭＯＳ回路（２１）のＬレベル出力時に該高電
圧側の電源（Ｖｃｃ）と低電圧側の電源（Ｖｅｅ）との
一の電圧を分圧して該エミッタフォロア回路（２３）に
供給する分圧回路（Ｒ＿３、Ｒ＿４）とで構成したこと
を特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33766589A JPH03196670A (ja) | 1989-12-26 | 1989-12-26 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33766589A JPH03196670A (ja) | 1989-12-26 | 1989-12-26 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03196670A true JPH03196670A (ja) | 1991-08-28 |
Family
ID=18310800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33766589A Pending JPH03196670A (ja) | 1989-12-26 | 1989-12-26 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03196670A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015117130A1 (en) * | 2014-02-03 | 2015-08-06 | Qualcomm Incorporated | Buffer circuits and methods |
-
1989
- 1989-12-26 JP JP33766589A patent/JPH03196670A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015117130A1 (en) * | 2014-02-03 | 2015-08-06 | Qualcomm Incorporated | Buffer circuits and methods |
| US9354649B2 (en) | 2014-02-03 | 2016-05-31 | Qualcomm, Incorporated | Buffer circuit for a LDO regulator |
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