JPH0422217A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0422217A JPH0422217A JP2127523A JP12752390A JPH0422217A JP H0422217 A JPH0422217 A JP H0422217A JP 2127523 A JP2127523 A JP 2127523A JP 12752390 A JP12752390 A JP 12752390A JP H0422217 A JPH0422217 A JP H0422217A
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- 230000015556 catabolic process Effects 0.000 abstract description 5
- 229920006395 saturated elastomer Polymers 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- DRSFVGQMPYTGJY-GNSLJVCWSA-N Deprodone propionate Chemical compound C1CC2=CC(=O)C=C[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@@](C(C)=O)(OC(=O)CC)[C@@]1(C)C[C@@H]2O DRSFVGQMPYTGJY-GNSLJVCWSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- Computing Systems (AREA)
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- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
半導体集積回路の出力回路に関し、
Ｂｉ−ＣＭＯＳの出力振幅レベルを、ＥＣＬのバイポー
ラトランジスタが飽和しない程度に小さくして、遅延時
間増大を抑え耐圧も問題なくし、安定したＥＣＬレベル
を出力させることを目的とし、入力信号を受ける旧−Ｃ
ＭＯ５回路と、Ｂｉ −ＣＭＯ５回路の出力を受ける差
動対と差動対の出力を受けるエミッタホロアからなるＥ
ＣＬ回路とで構成される出力回路部を有する半導体集積
回路において、該旧−〇間Ｓ回路を、電源間に直列に接
続されたｐチャネルＭＯＳトランジスタとｎチャネルＭ
ＯＳトランジスタで構成するＣＭＯＳインバータと、電
源間に直列に接続された、第１のｎｐｎトランジスタ、
ダイオード、および第２のｎｐｎ トランジスタと、該
第２のｎｐｎトランジスタをオン／オフする第２、第３
のｎチャネルＭＯＳトランジスタで構成し、Ｈレベル出
力は、高電位側電源より第１のトランジスタのベース・
エミッタ間電圧とダイオードの順方向電圧だけ下った値
にし、Ｌレベル出力は低電位側電源より第２のトランジ
スタのコレクタ・エミッタ間電圧だけ上った値にしてな
る構成とし、または前記第１のｎｐｎトランジスタとダ
イオードをダーリントン接続の第１、第２のｎｐｎトラ
ンジスタにした構成とする。
ラトランジスタが飽和しない程度に小さくして、遅延時
間増大を抑え耐圧も問題なくし、安定したＥＣＬレベル
を出力させることを目的とし、入力信号を受ける旧−Ｃ
ＭＯ５回路と、Ｂｉ −ＣＭＯ５回路の出力を受ける差
動対と差動対の出力を受けるエミッタホロアからなるＥ
ＣＬ回路とで構成される出力回路部を有する半導体集積
回路において、該旧−〇間Ｓ回路を、電源間に直列に接
続されたｐチャネルＭＯＳトランジスタとｎチャネルＭ
ＯＳトランジスタで構成するＣＭＯＳインバータと、電
源間に直列に接続された、第１のｎｐｎトランジスタ、
ダイオード、および第２のｎｐｎ トランジスタと、該
第２のｎｐｎトランジスタをオン／オフする第２、第３
のｎチャネルＭＯＳトランジスタで構成し、Ｈレベル出
力は、高電位側電源より第１のトランジスタのベース・
エミッタ間電圧とダイオードの順方向電圧だけ下った値
にし、Ｌレベル出力は低電位側電源より第２のトランジ
スタのコレクタ・エミッタ間電圧だけ上った値にしてな
る構成とし、または前記第１のｎｐｎトランジスタとダ
イオードをダーリントン接続の第１、第２のｎｐｎトラ
ンジスタにした構成とする。
本発明は、半導体集積回路の出力回路に関する。
近年コンピュータなどの装置の高速、低消費電力化に伴
い、半導体集積回路も高速、低消費電力化が要求されて
いる。このためＴＴＬとＣＭＯ５回路を組合せたＢｉ−
ＣＭＯ５回路が用いられているが、より高速化のために
はＥＣＬとＣＭＯＳを組合わせたＢｉ−ＣＭＯ５回路が
望ましい。本発明は後者の形式の出力回路に係るもので
ある。
い、半導体集積回路も高速、低消費電力化が要求されて
いる。このためＴＴＬとＣＭＯ５回路を組合せたＢｉ−
ＣＭＯ５回路が用いられているが、より高速化のために
はＥＣＬとＣＭＯＳを組合わせたＢｉ−ＣＭＯ５回路が
望ましい。本発明は後者の形式の出力回路に係るもので
ある。
Ｂ１−ＣＭＯＳとＥＣＬを単純に組合せると第３図の如
くなる。この図でＭＰ、はＰチャネルＭＯＳトランジス
タ、ＭＮ、はｎチャネルＭＯＳトランジスタであり、こ
れらは抵抗Ｒ，，Ｒ□と共に、電源Ｖｃｃ （ＯＶ）
、Ｖ□（−５，２Ｖ）間に直列に接続される。ＱＩ、Ｑ
ｚはｎｐｎバイポーラトランジスタであり、これらも電
源ｖｃｃ、■１間に直列に接続され、ベース・エミッタ
間には抵抗Ｒ，，Ｒ，の電圧を受ける。これらが、Ｂｉ
−Ｃ２１０５回路を構成する。ＥＣＬは、ｎｐｎバイ
ポーラトランジスタＱ ｓ ｒＱ４、負荷抵抗Ｒ，，Ｒ
４、および定電流源となるｎｐｎトランジスタＱ、と抵
抗Ｒｓで構成される。
くなる。この図でＭＰ、はＰチャネルＭＯＳトランジス
タ、ＭＮ、はｎチャネルＭＯＳトランジスタであり、こ
れらは抵抗Ｒ，，Ｒ□と共に、電源Ｖｃｃ （ＯＶ）
、Ｖ□（−５，２Ｖ）間に直列に接続される。ＱＩ、Ｑ
ｚはｎｐｎバイポーラトランジスタであり、これらも電
源ｖｃｃ、■１間に直列に接続され、ベース・エミッタ
間には抵抗Ｒ，，Ｒ，の電圧を受ける。これらが、Ｂｉ
−Ｃ２１０５回路を構成する。ＥＣＬは、ｎｐｎバイ
ポーラトランジスタＱ ｓ ｒＱ４、負荷抵抗Ｒ，，Ｒ
４、および定電流源となるｎｐｎトランジスタＱ、と抵
抗Ｒｓで構成される。
トランジスタＱ３のベースはＢ１−ＣＭＯＳの出力ｍ
ａに接続され、トランジスタＱ４のベースには基準電圧
ｖｌ□が加えられる。ＥＣＬの出力はトランジスタＱ２
、Ｑ、のコレクタから取出されるが、本例ではその一方
すから取出され、これが出力段のエミッタホロアのｎｐ
ｎトランジスタＱ、のベースに加わる。Ｑ７はダイオー
ドで、■。、と出力端ＯＵＴ間に逆向きで接続され、ト
ランジスタＱ６の保護を行なう。
ａに接続され、トランジスタＱ４のベースには基準電圧
ｖｌ□が加えられる。ＥＣＬの出力はトランジスタＱ２
、Ｑ、のコレクタから取出されるが、本例ではその一方
すから取出され、これが出力段のエミッタホロアのｎｐ
ｎトランジスタＱ、のベースに加わる。Ｑ７はダイオー
ドで、■。、と出力端ＯＵＴ間に逆向きで接続され、ト
ランジスタＱ６の保護を行なう。
この回路では人力ＩＮがＨ（ハイ）レベルであるとトラ
ンジスタＭＰ、はオフ、ＭＮ、はオン、Ｑ、オフ、Ｑ、
オンで、Ｂｉ−ＣＭＯＳの出力端ａはＬである。また入
力ＩＮがＬ（ロー）レベルであるとトランジスタＭ Ｐ
ｌ はオン、ＭＮ、はオフ、Ｑ。
ンジスタＭＰ、はオフ、ＭＮ、はオン、Ｑ、オフ、Ｑ、
オンで、Ｂｉ−ＣＭＯＳの出力端ａはＬである。また入
力ＩＮがＬ（ロー）レベルであるとトランジスタＭ Ｐ
ｌ はオン、ＭＮ、はオフ、Ｑ。
オン、Ｑ２オフで、出力端ａはＨである。このようにＢ
１−ＣＭＯＳの出力端ａは入力ＩＮのＨ／Ｌと逆にＨ／
Ｌになり（Ｂ ｉ −ＣＭＯＳインバータ）、Ｈのとき
は’Ｖｃｃ （＃ＯＶ） 、Ｌのときは一、ａ Ｖ ２
、 （ニー５、２ Ｖ ）である。
１−ＣＭＯＳの出力端ａは入力ＩＮのＨ／Ｌと逆にＨ／
Ｌになり（Ｂ ｉ −ＣＭＯＳインバータ）、Ｈのとき
は’Ｖｃｃ （＃ＯＶ） 、Ｌのときは一、ａ Ｖ ２
、 （ニー５、２ Ｖ ）である。
このＨがＶＣＣｌＬがｖｏという信号はＥＣＬの入力と
しては不適当である（ＥＣＬの入力は、−般にはＶ１ｗ
＝ ０．９ Ｖ、 Ｖ＋Ｌ＝ １．７ Ｖ）。ＥＣ
Ｌの出力ＯＵＴばＨが−０，９Ｖ、Ｌが−１，８■であ
り、ノードｂはそれよりＱ、のＶＩＩＥだけ」二ったレ
ベルなので、Ｖｓｚ＝０．８としてＨが一〇、 Ｉ Ｖ
、Ｌが−１，ＯＶになり、Ｖ ＩＭ＝ Ｖ ｃｅ＝ Ｏ
Ｖ、ＶＩＬ＝Ｖｔｔ＝ ５．２ＶではノードａがＨレ
ベルのとき（■□のとき）トランジスタＱ、のベース電
圧（（ＯＶ）がコレクタ電圧（−１，ＯＶ）より高くな
り、Ｑ、は飽和してしまう。また、一般にトランジスタ
Ｑ４のベースに加える基準電圧■□、は−１，３Ｖであ
り、ノードａのＬレベルが■。（−５、２Ｖ ）という
のは低過ぎる値で、Ｑ、の耐圧が問題である（Ｑ３．Ｑ
、のエミッタ電位はＶｌｍｌ−■□であるからＶ□−■
□Ｉ＋Ｖｌ！の電圧がＱ。
しては不適当である（ＥＣＬの入力は、−般にはＶ１ｗ
＝ ０．９ Ｖ、 Ｖ＋Ｌ＝ １．７ Ｖ）。ＥＣ
Ｌの出力ＯＵＴばＨが−０，９Ｖ、Ｌが−１，８■であ
り、ノードｂはそれよりＱ、のＶＩＩＥだけ」二ったレ
ベルなので、Ｖｓｚ＝０．８としてＨが一〇、 Ｉ Ｖ
、Ｌが−１，ＯＶになり、Ｖ ＩＭ＝ Ｖ ｃｅ＝ Ｏ
Ｖ、ＶＩＬ＝Ｖｔｔ＝ ５．２ＶではノードａがＨレ
ベルのとき（■□のとき）トランジスタＱ、のベース電
圧（（ＯＶ）がコレクタ電圧（−１，ＯＶ）より高くな
り、Ｑ、は飽和してしまう。また、一般にトランジスタ
Ｑ４のベースに加える基準電圧■□、は−１，３Ｖであ
り、ノードａのＬレベルが■。（−５、２Ｖ ）という
のは低過ぎる値で、Ｑ、の耐圧が問題である（Ｑ３．Ｑ
、のエミッタ電位はＶｌｍｌ−■□であるからＶ□−■
□Ｉ＋Ｖｌ！の電圧がＱ。
のベース、エミッタ間に逆バイアスとして加わる）第４
図はＢｉ−ＣＭＯＳ出力の振幅が過大という点を改善し
たもので、ダイオードＤＩ、Ｄ？、シッットキダイオー
ドＳＤ、で出力ノードａのＬレベルをクランプし、また
抵抗Ｒ＋を除（ことで該ノードのＨレベルを下げている
。
図はＢｉ−ＣＭＯＳ出力の振幅が過大という点を改善し
たもので、ダイオードＤＩ、Ｄ？、シッットキダイオー
ドＳＤ、で出力ノードａのＬレベルをクランプし、また
抵抗Ｒ＋を除（ことで該ノードのＨレベルを下げている
。
この回路では入力ＩＮがＨであると、ＭＰ、オフ従って
Ｑ、オフ、またはＭＮ、オン、Ｍ Ｎ ｔもオンで、Ｑ
ｓ、Ｑｑ、 Ｓ Ｄ Ｉｔ Ｒ＆、 Ｍ Ｎ ｚの経路
でトランジスタＱ２はベース電流を供給され、オンにな
る。出力ノードａのレベルは、Ｖ ｃ ｃ ヨリＱ ｓ
、 Ｑ ｑ。
Ｑ、オフ、またはＭＮ、オン、Ｍ Ｎ ｔもオンで、Ｑ
ｓ、Ｑｑ、 Ｓ Ｄ Ｉｔ Ｒ＆、 Ｍ Ｎ ｚの経路
でトランジスタＱ２はベース電流を供給され、オンにな
る。出力ノードａのレベルは、Ｖ ｃ ｃ ヨリＱ ｓ
、 Ｑ ｑ。
ＳＤ、の電圧だけ下ったは＜−２，ＯＶのＬレベルであ
る。入力ＩＮがＬであると、ＭＰ、オン、Ｑ１オン、Ｍ
Ｎ Ｉ とＭＮ、がオフ、Ｑ２もオフで、出力ノード
ａはＶＣＣよりＱ、の■１だけ下った約−〇、８■のＨ
レベルである。この−０，８Ｖ／−２，０■のＨ／Ｌレ
ベルは、−１，３Ｖの基準電圧■。。
る。入力ＩＮがＬであると、ＭＰ、オン、Ｑ１オン、Ｍ
Ｎ Ｉ とＭＮ、がオフ、Ｑ２もオフで、出力ノード
ａはＶＣＣよりＱ、の■１だけ下った約−〇、８■のＨ
レベルである。この−０，８Ｖ／−２，０■のＨ／Ｌレ
ベルは、−１，３Ｖの基準電圧■。。
に対して適当である。出力ＯＵＴの１（／Ｌレベルは第
３図と同様Ｖｏｗ＝ ０．９ Ｖ、 Ｖｏｔ＝ １
−８ Ｖとし、ノードｂはそれよりＱ、の■□だけ上っ
た−０．ＩＶ、−１，ＯＶとすると、Ｈレベル時もＱ。
３図と同様Ｖｏｗ＝ ０．９ Ｖ、 Ｖｏｔ＝ １
−８ Ｖとし、ノードｂはそれよりＱ、の■□だけ上っ
た−０．ＩＶ、−１，ＯＶとすると、Ｈレベル時もＱ。
のベースは一〇、８■、コレクタは−０，１■で、コレ
クタ電圧がベース電圧より低くなることはなく、またＬ
レベル時もＱ、のエミッタはＶｌｌｌ ｖｓｔ＝−２
，ＩＶ、ベースは−２，０■で、ベース・エミッタ間が
逆バイアスされることもない（耐圧の問題は生じない）
。
クタ電圧がベース電圧より低くなることはなく、またＬ
レベル時もＱ、のエミッタはＶｌｌｌ ｖｓｔ＝−２
，ＩＶ、ベースは−２，０■で、ベース・エミッタ間が
逆バイアスされることもない（耐圧の問題は生じない）
。
第３図の回路で出力ノードａのＨレベルがはイ■。、へ
上るのは抵抗Ｒ，が原因で、これを除けばＱ、のＶＩＥ
たけ下ることになる。しかしＲ１はＱ。
上るのは抵抗Ｒ，が原因で、これを除けばＱ、のＶＩＥ
たけ下ることになる。しかしＲ１はＱ。
ヘベース電流を供給するためのもの（Ｒ２も同様で、Ｑ
２をオンさせるためのもの）であるから、Ｒｉ、Ｒｚを
除くならＱ２、Ｑ、ヘベース電流を供給する回路を別途
設ける必要がある。 Ｂｉ−ＣＭＯＳ部の回路が第３図
と第４図で異なるほこのためで、第４図ではＱ、のベー
ス電流はＭ Ｐ １． Ｑ １． Ｑ３．Ｑｓの経路で
供給し、Ｑ２のベース電流はＱｓ、 Ｑｑ、 ＳＤ ＋
、Ｒｈ２Ｍ Ｎ ｚの経路で供給する。Ｒｉ、Ｒｚには
オフ時にＱ２、Ｑ、のベース電荷を引抜く機能もあるが
、第４図ではＱ、のベース電荷引抜きはＭＮ。
２をオンさせるためのもの）であるから、Ｒｉ、Ｒｚを
除くならＱ２、Ｑ、ヘベース電流を供給する回路を別途
設ける必要がある。 Ｂｉ−ＣＭＯＳ部の回路が第３図
と第４図で異なるほこのためで、第４図ではＱ、のベー
ス電流はＭ Ｐ １． Ｑ １． Ｑ３．Ｑｓの経路で
供給し、Ｑ２のベース電流はＱｓ、 Ｑｑ、 ＳＤ ＋
、Ｒｈ２Ｍ Ｎ ｚの経路で供給する。Ｒｉ、Ｒｚには
オフ時にＱ２、Ｑ、のベース電荷を引抜く機能もあるが
、第４図ではＱ、のベース電荷引抜きはＭＮ。
が行ない（ＭＮ、はＲｉに代わるもの）、Ｑ２の電荷引
抜きは抵抗Ｒ７が行なう（Ｒ，はＲ２と同じ）。
抜きは抵抗Ｒ７が行なう（Ｒ，はＲ２と同じ）。
このように第３図ではＢ１−ＣＭＯＳの振幅レベルが大
き過ぎるため、ＥＣＬのバイポーラトランジスタが飽和
し、遅延時間が大になる、耐圧が気になる、等の問題が
ある。
き過ぎるため、ＥＣＬのバイポーラトランジスタが飽和
し、遅延時間が大になる、耐圧が気になる、等の問題が
ある。
第４図のようにダイオードクランプすると、ＥＣＬ入力
電圧を抑えて適正値にすることができるが、このときＱ
２、Ｑ２、ＳＤ２、Ｒ６，Ｑｚの経路で電流が流れ、不
必要な電力を消費する。
電圧を抑えて適正値にすることができるが、このときＱ
２、Ｑ２、ＳＤ２、Ｒ６，Ｑｚの経路で電流が流れ、不
必要な電力を消費する。
本発明はか＼る点を改善し、Ｂｉ−ＣＭＯＳの出力振幅
レベルを、ＥＣＬのバイポーラトランジスタが飽和しな
い程度に小さくして、遅延時間増大を抑え耐圧も問題な
くし、安定したＥＣＬレベルを出力させることを目的と
するものである。
レベルを、ＥＣＬのバイポーラトランジスタが飽和しな
い程度に小さくして、遅延時間増大を抑え耐圧も問題な
くし、安定したＥＣＬレベルを出力させることを目的と
するものである。
第１図に示すように本発明ではＢ１−ＣＭＯＳを、電源
高電位側ＶＣＣと電源低電位側■□との間に直列にして
接続された、ＰチャネルＭＯＳトランジスタＭＰ、とｎ
チャネルＭＯＳトランジスタＭＮ。
高電位側ＶＣＣと電源低電位側■□との間に直列にして
接続された、ＰチャネルＭＯＳトランジスタＭＰ、とｎ
チャネルＭＯＳトランジスタＭＮ。
とからなるＣＭＯＳインバータと、ｎｐｎトランジスタ
Ｑｌ、ダイオードＱ、ｏおよびｎｐｎトランジスタＱ、
と、ｎｐｎトランジスタＱ、をオンオフする第２、第３
のｎチャネルＭＯＳトランジスタＭＮ２、ＭＮ３で構成
する。
Ｑｌ、ダイオードＱ、ｏおよびｎｐｎトランジスタＱ、
と、ｎｐｎトランジスタＱ、をオンオフする第２、第３
のｎチャネルＭＯＳトランジスタＭＮ２、ＭＮ３で構成
する。
トランジスタＱ、のベースはＣ１’ｌＯＳインバータの
出力ノードＣに接続され、トランジスタＱ、のベースは
トランジスタＭ Ｎ ｚとＭ Ｎ ｓの接続点に接続さ
れ、トランジスタＭ Ｎ ｚはＭ Ｎ ｔ と共に入力
信号ＩＮを受け、Ｍ Ｎ ｓはノードＣの電圧を受ける
。
出力ノードＣに接続され、トランジスタＱ、のベースは
トランジスタＭ Ｎ ｚとＭ Ｎ ｓの接続点に接続さ
れ、トランジスタＭ Ｎ ｚはＭ Ｎ ｔ と共に入力
信号ＩＮを受け、Ｍ Ｎ ｓはノードＣの電圧を受ける
。
第２図に示すようにトランジスタＱ、とダイオードＱ
Ｉｏは、ダーリントン接続のトランジスタＱ ＋ ＋
＋ＱＩ！に置換えてもよい。
Ｉｏは、ダーリントン接続のトランジスタＱ ＋ ＋
＋ＱＩ！に置換えてもよい。
ＥＣＬの差動対トランジスタの一方Ｑ４のベースに与え
る基準電圧は、第３図、第４図の■、□＝−１，３Ｖに
対して、■１□＝−２，９Ｖにする。
る基準電圧は、第３図、第４図の■、□＝−１，３Ｖに
対して、■１□＝−２，９Ｖにする。
〔作用〕
このようにすると、Ｂｉ−ＣＭＯ５の出力ノードａのＨ
レベルは−１，６Ｖ、Ｌレベルは−４，４■になり、基
準電圧Ｖｍ＊ｚ＝ ２．９Ｖに対して適当な値になる
。出力ＯＵＴのＨレベル、ＬレベルはＥＣＬのそれで■
。、＝−０，９Ｖ、■。Ｌ＝−１，８Ｖであり、従って
ノードｂのＨレベルは−１，ＴＶ、Ｌレベルは−２，６
Ｖであるが、ノードａが−１，６Ｖ、−４゜４■であれ
ばトランジスタＱ、の飽和は回避でき、またＱ４オン時
のＱ２、Ｑ、のエミッタ電位−３，７■に対してもＱ３
のベース（ノードａ）電位−４゜４ｖは過大ではなく、
Ｑ３のベース・エミッタ耐圧が問題になることはない。
レベルは−１，６Ｖ、Ｌレベルは−４，４■になり、基
準電圧Ｖｍ＊ｚ＝ ２．９Ｖに対して適当な値になる
。出力ＯＵＴのＨレベル、ＬレベルはＥＣＬのそれで■
。、＝−０，９Ｖ、■。Ｌ＝−１，８Ｖであり、従って
ノードｂのＨレベルは−１，ＴＶ、Ｌレベルは−２，６
Ｖであるが、ノードａが−１，６Ｖ、−４゜４■であれ
ばトランジスタＱ、の飽和は回避でき、またＱ４オン時
のＱ２、Ｑ、のエミッタ電位−３，７■に対してもＱ３
のベース（ノードａ）電位−４゜４ｖは過大ではなく、
Ｑ３のベース・エミッタ耐圧が問題になることはない。
更に、ノードａがＨのときはＱｚオフ、ＭＮ。
もオフで、これらを通って■。、へ流れる電流はなく、
またノードａがＬのときはＱ、 （またはＱ ＋ Ｉ
＋Ｑ２、）オフで、ｖｃｃからＱ、（またはＱ２、、Ｑ
２、）を通って流入する電流はなく、つまりＣＭＯ５動
作であって、無駄な消費電流はない。
またノードａがＬのときはＱ、 （またはＱ ＋ Ｉ
＋Ｑ２、）オフで、ｖｃｃからＱ、（またはＱ２、、Ｑ
２、）を通って流入する電流はなく、つまりＣＭＯ５動
作であって、無駄な消費電流はない。
全図を通してそうであるが、第１図、第２図では、第３
図、第４図と同じ部分には同じ符号を付しである。第１
図、第２図が、第３図、第４図と異なるのはＢ１−ＣＭ
ＯＳ部の構成と、基準電圧■Ｉの値だけである。ＣＭＬ
は電源■。ｃ、ＶＩＥ間にトリー状に接続されることが
あり、この場合基準電圧■□は下段になる程■、に近く
なる。Ｖ１ｍｌ＋”’−１，３Ｖは上段用（上人力用）
、Ｖｍｍｚ＝ ２．９ Ｖは下段用（下入力用）に
用いられる値である。なお定電流源用の熱定電圧■。、
は−４，０■である。
図、第４図と同じ部分には同じ符号を付しである。第１
図、第２図が、第３図、第４図と異なるのはＢ１−ＣＭ
ＯＳ部の構成と、基準電圧■Ｉの値だけである。ＣＭＬ
は電源■。ｃ、ＶＩＥ間にトリー状に接続されることが
あり、この場合基準電圧■□は下段になる程■、に近く
なる。Ｖ１ｍｌ＋”’−１，３Ｖは上段用（上人力用）
、Ｖｍｍｚ＝ ２．９ Ｖは下段用（下入力用）に
用いられる値である。なお定電流源用の熱定電圧■。、
は−４，０■である。
第１図のＢ１−ＣＭＯＳ回路部の動作を説明すると、入
力ＩＮがＨのときトランジスタＭＰ、はオフ、ＭＮ、は
オンで、Ｑ、はオフ、Ｍ Ｎ ｘもオフ、ＭＮ２はオン
である。このためノードａはｖＥ！よりＱ２の■□だけ
約−４，４Ｖになる。詳しくはノードａの電荷の放電電
流がＭＮｔ、Ｑｚのベース・エミッタを通って流れ、こ
れでＱ２がオンしてそのコレクタ・エミッタを通しても
該放電電流を流すが、ノードａが■□＋■□に下るとき
Ｑ２のベース電流はなくなり、Ｑ８はオフし、放電は停
止する。これによりノードａはＶ□＋■□にとどまる。
力ＩＮがＨのときトランジスタＭＰ、はオフ、ＭＮ、は
オンで、Ｑ、はオフ、Ｍ Ｎ ｘもオフ、ＭＮ２はオン
である。このためノードａはｖＥ！よりＱ２の■□だけ
約−４，４Ｖになる。詳しくはノードａの電荷の放電電
流がＭＮｔ、Ｑｚのベース・エミッタを通って流れ、こ
れでＱ２がオンしてそのコレクタ・エミッタを通しても
該放電電流を流すが、ノードａが■□＋■□に下るとき
Ｑ２のベース電流はなくなり、Ｑ８はオフし、放電は停
止する。これによりノードａはＶ□＋■□にとどまる。
入力ＩＮがＬのときは、トランジスタＭ Ｐ ＋がオン
、Ｍ Ｎ ｔ とＭＮ！がオフ、ノードＣがＨになるの
でトランジスタＱ、がオン、Ｍ Ｎ ｓもオン、従って
Ｑ２はオフになり、ノードａはＶＣＣよりＱ。
、Ｍ Ｎ ｔ とＭＮ！がオフ、ノードＣがＨになるの
でトランジスタＱ、がオン、Ｍ Ｎ ｓもオン、従って
Ｑ２はオフになり、ノードａはＶＣＣよりＱ。
のｖｏとダイオードＱｌｏの■、だけ下った−１．６Ｖ
になる。トランジスタＱ２がオフ、ＭＮ、もオフである
から、ノードａを−１，６■に保つために無駄な電流を
流す（第４図のように）ことはない。
になる。トランジスタＱ２がオフ、ＭＮ、もオフである
から、ノードａを−１，６■に保つために無駄な電流を
流す（第４図のように）ことはない。
第２図も動作は同様で、ノードａのＨレベルはＶＣＣよ
り、トランジスタＱＩｌとＱ１□のＶＩＥだけ下った−
１．６■になる。ショットキダイオードＳＤ。
り、トランジスタＱＩｌとＱ１□のＶＩＥだけ下った−
１．６■になる。ショットキダイオードＳＤ。
はトランジスタＱｌ！のベース電荷引抜き用で、ＭＰ、
オフ、ＭＮ、オンのとき、ＳＤｚ ＭＮｌの経路でＱ
ｌ！のベース電荷を■、へ放電する。第１図のようにダ
イオードＱ１゜を挿入して出力振幅を抑えると動作が遅
くなる恐れがある。第２図のようにダーリントンにしＳ
Ｄ！で電荷引抜きを行なうと切れがよくなり、高速化で
きる。
オフ、ＭＮ、オンのとき、ＳＤｚ ＭＮｌの経路でＱ
ｌ！のベース電荷を■、へ放電する。第１図のようにダ
イオードＱ１゜を挿入して出力振幅を抑えると動作が遅
くなる恐れがある。第２図のようにダーリントンにしＳ
Ｄ！で電荷引抜きを行なうと切れがよくなり、高速化で
きる。
第３図、第４図では、ＣＭＬの基準電圧■Ｉに、温度特
性上変動の少ないＶ□ｒ＝ １．３Ｖを使用している
が、このため、カットオフドライバとして使用する（こ
の場合はＲ３などを変えてＶＯＬ＝−２，ＯＶとし、出
力電流が殆んど流れないようにする；ＴＴＬのハイＺ状
態に相当）際は、出力はノードｄ（アンドまたはオア出
力）から取ることになる。ノードｂ（ナンドまたはノア
出力）から取ると、トランジスタＱ、が飽和するか、カ
ットオフしなくなる。この点、第１図、第２図では■ｏ
２をＶｌｌｌ よりＶＩＥ２段落ちした値にし、ＥＣＬ
の入力（Ｂｉ−ＣＭＯＳの出力）のＨレベルもＶＣＣよ
りＶ□２段落ちした値にしているので、温度特性上も有
利にし、カットオフドライバとして使用する際もアンド
（オア）、ナンド（ノア）の両輪理を取出すことができ
る。
性上変動の少ないＶ□ｒ＝ １．３Ｖを使用している
が、このため、カットオフドライバとして使用する（こ
の場合はＲ３などを変えてＶＯＬ＝−２，ＯＶとし、出
力電流が殆んど流れないようにする；ＴＴＬのハイＺ状
態に相当）際は、出力はノードｄ（アンドまたはオア出
力）から取ることになる。ノードｂ（ナンドまたはノア
出力）から取ると、トランジスタＱ、が飽和するか、カ
ットオフしなくなる。この点、第１図、第２図では■ｏ
２をＶｌｌｌ よりＶＩＥ２段落ちした値にし、ＥＣＬ
の入力（Ｂｉ−ＣＭＯＳの出力）のＨレベルもＶＣＣよ
りＶ□２段落ちした値にしているので、温度特性上も有
利にし、カットオフドライバとして使用する際もアンド
（オア）、ナンド（ノア）の両輪理を取出すことができ
る。
以上説明した様に、本発明によれば、より、高速かつ低
消費電力な、Ｂ１−ＣＭＯＳレベルからＥＣＬレベルの
レベル変換回路を搭載した出力回路の構成が可能であり
、斯かる、コンピュータシステム等の性能向上に、寄与
するところが大きい。
消費電力な、Ｂ１−ＣＭＯＳレベルからＥＣＬレベルの
レベル変換回路を搭載した出力回路の構成が可能であり
、斯かる、コンピュータシステム等の性能向上に、寄与
するところが大きい。
第１図、第２図は本発明１，２の出力回路を示す回路図
、 第３回、第４図はＢｉ −ＣＭＯＳ、 Ｅ ＣＬ型の出
力回路例１．２を示す回路図である。 第１図、第２図で、Ｑ２、Ｑ、は差動対、Ｑ６はエミッ
タホロア、ＭＰ、 とＭｐｚはＣＭＯＳインバータ、Ｑ
、とＱ ＋ ｏまたはＱｌｌとＱ１□、Ｑ ｚ ９Ｍ
Ｎ ｚ 。 ＭＮ、はＢｉ−ＣＭＯＳの出力段である。
、 第３回、第４図はＢｉ −ＣＭＯＳ、 Ｅ ＣＬ型の出
力回路例１．２を示す回路図である。 第１図、第２図で、Ｑ２、Ｑ、は差動対、Ｑ６はエミッ
タホロア、ＭＰ、 とＭｐｚはＣＭＯＳインバータ、Ｑ
、とＱ ＋ ｏまたはＱｌｌとＱ１□、Ｑ ｚ ９Ｍ
Ｎ ｚ 。 ＭＮ、はＢｉ−ＣＭＯＳの出力段である。
Claims (1)
- 【特許請求の範囲】 １、入力信号を受けるＢｉ−ＣＭＯＳ回路と、Ｂｉ−Ｃ
ＭＯＳ回路の出力を受ける差動対と、該差動対の出力を
受けるエミッタホロアからなるＥＣＬ回路とで構成され
る出力回路部を有する半導体集積回路において、 該Ｂｉ−ＣＭＯＳ回路を、 電源間に直列に接続されたｐチャネルＭＯＳトランジス
タ（ＭＰ＿１）とｎチャネルＭＯＳトランジスタ（ＭＮ
＿１）で構成するＣＭＯＳインバータと、電源間に直列
に接続された、第１のｎｐｎトランジスタ（Ｑ＿１）、
ダイオード（Ｑ＿１＿０）、および第２のｎｐｎトラン
ジスタ（Ｑ＿２）と、該第２のｎｐｎトランジスタをオ
ン／オフする第２、第３のｎチャネルＭＯＳトランジス
タ（ＭＮ＿２、ＭＮ＿３）で構成し、 Ｈレベル出力は、高電位側電源（Ｖ＿Ｃ＿Ｃ）より第１
のトランジスタ（Ｑ＿１）のベース・エミッタ間電圧と
ダイオード（Ｑ＿１＿０）の順方向電圧だけ下った値に
し、Ｌレベル出力は低電位側電源（Ｖ＿Ｅ＿Ｅ）より第
２のトランジスタ（Ｑ＿２）のコレクタ・エミッタ間電
圧だけ上った値にしてなることを特徴とする半導体集積
回路。 ２、入力信号を受けるＢｉ−ＣＭＯＳ回路と、Ｂｉ−Ｃ
ＭＯＳ回路の出力を受ける差動対と、該差動対の出力を
受けるエミッタホロアからなるＥＣＬ回路とで構成され
る出力回路部を有する半導体集積回路において、 該Ｂｉ−ＣＭＯＳ回路を、 電源間に直列に接続されたｐチャネルＭＯＳトランジス
タ（ＭＰ＿１）とｎチャネルＭＯＳトランジスタ（ＭＮ
＿１）で構成するＣＭＯＳインバータと、電源間に直列
に接続された、ダーリントン接続の第１、第２のｎｐｎ
トランジスタ（Ｑ＿１＿１、Ｑ＿１＿２）、および第３
のｎｐｎトランジスタ（Ｑ＿２）と該第２のｎｐｎトラ
ンジスタをオン／オフする第２、第３のｎチャネルＭＯ
Ｓトランジスタ（ＭＮ＿２、ＭＮ＿３）で構成し、 Ｈレベル出力は、高電位側電源（Ｖ＿Ｃ＿Ｃ）より第１
、第２のトランジスタ（Ｑ＿１＿１、Ｑ＿１＿２）のベ
ース・エミッタ間電圧だけ下った値にし、Ｌレベル出力
は低電位側電源（Ｖ＿Ｅ＿Ｅ）より第２のトランジスタ
（Ｑ＿２）のコレクタ・エミッタ間電圧だけ上った値に
してなることを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127523A JP2544826B2 (ja) | 1990-05-17 | 1990-05-17 | 半導体集積回路 |
| US07/701,810 US5138196A (en) | 1990-05-17 | 1991-05-17 | Integrated semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127523A JP2544826B2 (ja) | 1990-05-17 | 1990-05-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0422217A true JPH0422217A (ja) | 1992-01-27 |
| JP2544826B2 JP2544826B2 (ja) | 1996-10-16 |
Family
ID=14962125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2127523A Expired - Lifetime JP2544826B2 (ja) | 1990-05-17 | 1990-05-17 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5138196A (ja) |
| JP (1) | JP2544826B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343094A (en) * | 1993-01-13 | 1994-08-30 | National Semiconductor Corporation | Low noise logic amplifier with nondifferential to differential conversion |
| US5760615A (en) * | 1994-07-29 | 1998-06-02 | Sgs-Thomson Microelectronics, Inc. | Zero current enable circuit |
| JP4996057B2 (ja) * | 2004-05-26 | 2012-08-08 | 旭化成エレクトロニクス株式会社 | 半導体回路 |
| US7595660B2 (en) * | 2007-08-16 | 2009-09-29 | Texas Instruments Incorporated | Low-delay complimentary metal-oxide semiconductor (CMOS) to emitter-coupled logic (ECL) converters, methods and apparatus |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5030860A (en) * | 1988-02-16 | 1991-07-09 | Texas Instruments Incorporated | Darlington BiCMOS driver circuit |
| US4970414A (en) * | 1989-07-07 | 1990-11-13 | Silicon Connections Corporation | TTL-level-output interface circuit |
| US5049765A (en) * | 1990-06-19 | 1991-09-17 | Intel Corporation | BiCMOS noninverting buffer and logic gates |
-
1990
- 1990-05-17 JP JP2127523A patent/JP2544826B2/ja not_active Expired - Lifetime
-
1991
- 1991-05-17 US US07/701,810 patent/US5138196A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5138196A (en) | 1992-08-11 |
| JP2544826B2 (ja) | 1996-10-16 |
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