JPH1127133A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1127133A JPH1127133A JP9176151A JP17615197A JPH1127133A JP H1127133 A JPH1127133 A JP H1127133A JP 9176151 A JP9176151 A JP 9176151A JP 17615197 A JP17615197 A JP 17615197A JP H1127133 A JPH1127133 A JP H1127133A
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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Abstract
(57)【要約】
【課題】 レベル変換回路の遅延時間が大で消費電力も
大という課題があった。 【解決手段】 第１の負荷抵抗（Ｒ１）および第２の負
荷抵抗（Ｒ２）と、これらと並列に接続され正のＣＭＯ
Ｓレベルで直接駆動される第１のＮＭＯＳトランジスタ
（ＭＮ３）、第２のＮＭＯＳトランジスタ（ＭＮ４）
と、第１のバイポーラトランジスタ（Ｑ１）と、第２の
バイポーラトランジスタ（Ｑ２）を備え、第１のバイポ
ーラトランジスタ（Ｑ１）、第２のバイポーラトランジ
スタ（Ｑ２）のエミッタは共通に接続され、第１のバイ
ポーラトランジスタ（Ｑ１）のコレクタの電位より所定
電位低い電圧が第２のバイポーラトランジスタ（Ｑ２）
のベースへ入力されるレベル変換回路。
大という課題があった。 【解決手段】 第１の負荷抵抗（Ｒ１）および第２の負
荷抵抗（Ｒ２）と、これらと並列に接続され正のＣＭＯ
Ｓレベルで直接駆動される第１のＮＭＯＳトランジスタ
（ＭＮ３）、第２のＮＭＯＳトランジスタ（ＭＮ４）
と、第１のバイポーラトランジスタ（Ｑ１）と、第２の
バイポーラトランジスタ（Ｑ２）を備え、第１のバイポ
ーラトランジスタ（Ｑ１）、第２のバイポーラトランジ
スタ（Ｑ２）のエミッタは共通に接続され、第１のバイ
ポーラトランジスタ（Ｑ１）のコレクタの電位より所定
電位低い電圧が第２のバイポーラトランジスタ（Ｑ２）
のベースへ入力されるレベル変換回路。
Description
【０００１】
【発明の属する技術分野】この発明は、バイポーラトラ
ンジスタおよびＭＯＳトランジスタで構成され、正のＣ
ＭＯＳレベルをＬＣＭＬレベル（Ｌｏｗ ｌｅｖｅｌ
ＣｕｒｒｅｎｔＭｏｄｅ Ｌｏｇｉｃ レベル、例え
ば、０Ｖ〜０．３Ｖ）やＥＣＬレベル（Ｅｍｉｔｔｅｒ
Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ レベル、例えば−０．
９Ｖ〜−１．７Ｖ）に変換するレベル変換回路としての
半導体集積回路に関するものである。
ンジスタおよびＭＯＳトランジスタで構成され、正のＣ
ＭＯＳレベルをＬＣＭＬレベル（Ｌｏｗ ｌｅｖｅｌ
ＣｕｒｒｅｎｔＭｏｄｅ Ｌｏｇｉｃ レベル、例え
ば、０Ｖ〜０．３Ｖ）やＥＣＬレベル（Ｅｍｉｔｔｅｒ
Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ レベル、例えば−０．
９Ｖ〜−１．７Ｖ）に変換するレベル変換回路としての
半導体集積回路に関するものである。
【０００２】
【従来の技術】図９は、正のＣＭＯＳレベルを負のＬＣ
ＭＬレベルに変換する従来のレベル変換回路を示す回路
図であり、図において、ＶＤＤは正の電源電圧、ＶＥＥ
は負の電源電圧、ＧＮＤは接地電位、１は正のＣＭＯＳ
レベル（例えば、ハイ（Ｈ）レベルは正の電源電圧、ロ
ウ（Ｌ）レベルは接地電位）を入力する入力端子、２は
負のＬＣＭＬレベル（例えば、Ｈレベルは接地電位、Ｌ
レベルは−０．３Ｖ）を出力する非反転出力端子、３は
ＬＣＭＬレベルを出力する反転出力端子、６はリファレ
ンス電位ＶＢＢ供給端子（例えば、ＶＢＢ＝−１．３
Ｖ）、Ｑ１０、Ｑ２０、Ｑ５０、Ｑ６０、Ｑ７０はＮＰ
Ｎトランジスタ（バイポーラトランジスタ）、ＭＮ１０
はＮＭＯＳトランジスタ、Ｒ１０、Ｒ２０、Ｒ７０、Ｒ
８０は負荷抵抗としての抵抗素子、Ｉｓ、Ｉｓ１は定電
流源、７０はＣＭＯＳ出力回路から出力された正のＣＭ
ＯＳレベルを負のＥＣＬレベルに変換するＣＭＯＳ−Ｅ
ＣＬ変換部、８０は負のＥＣＬレベルを負のＬＣＭＬレ
ベルに変換するＥＣＬ−ＬＣＭＬ変換部である。
ＭＬレベルに変換する従来のレベル変換回路を示す回路
図であり、図において、ＶＤＤは正の電源電圧、ＶＥＥ
は負の電源電圧、ＧＮＤは接地電位、１は正のＣＭＯＳ
レベル（例えば、ハイ（Ｈ）レベルは正の電源電圧、ロ
ウ（Ｌ）レベルは接地電位）を入力する入力端子、２は
負のＬＣＭＬレベル（例えば、Ｈレベルは接地電位、Ｌ
レベルは−０．３Ｖ）を出力する非反転出力端子、３は
ＬＣＭＬレベルを出力する反転出力端子、６はリファレ
ンス電位ＶＢＢ供給端子（例えば、ＶＢＢ＝−１．３
Ｖ）、Ｑ１０、Ｑ２０、Ｑ５０、Ｑ６０、Ｑ７０はＮＰ
Ｎトランジスタ（バイポーラトランジスタ）、ＭＮ１０
はＮＭＯＳトランジスタ、Ｒ１０、Ｒ２０、Ｒ７０、Ｒ
８０は負荷抵抗としての抵抗素子、Ｉｓ、Ｉｓ１は定電
流源、７０はＣＭＯＳ出力回路から出力された正のＣＭ
ＯＳレベルを負のＥＣＬレベルに変換するＣＭＯＳ−Ｅ
ＣＬ変換部、８０は負のＥＣＬレベルを負のＬＣＭＬレ
ベルに変換するＥＣＬ−ＬＣＭＬ変換部である。
【０００３】図１０は、正のＣＭＯＳレベルを負のＥＣ
Ｌレベルに変換する従来のレベル変換回路を示す回路図
であり、図において、ＶＤＤは正の電源電圧、ＶＥＥは
負の電源電圧、ＧＮＤは接地電位、１は正のＣＭＯＳレ
ベルを入力する入力端子、４は負のＥＣＬレベル（例え
ば、Ｈレベルは−０．９Ｖ、Ｌレベルは−１．７Ｖ）を
出力する非反転出力端子、５はＥＣＬレベルを出力する
反転出力端子、６はリファレンス電位ＶＢＢ供給端子
（例えば、ＶＢＢ＝−１．３Ｖ）、Ｑ１０〜Ｑ７０はＮ
ＰＮトランジスタ、ＭＮ１０はＮＭＯＳトランジスタ、
Ｒ３０〜Ｒ８０は抵抗素子、Ｉｓ、Ｉｓ１は定電流源、
７０はＣＭＯＳ出力回路から出力された正のＣＭＯＳレ
ベルを負のＥＣＬレベルに変換するＣＭＯＳ−ＥＣＬ変
換部、９０はＥＣＬ回路である。
Ｌレベルに変換する従来のレベル変換回路を示す回路図
であり、図において、ＶＤＤは正の電源電圧、ＶＥＥは
負の電源電圧、ＧＮＤは接地電位、１は正のＣＭＯＳレ
ベルを入力する入力端子、４は負のＥＣＬレベル（例え
ば、Ｈレベルは−０．９Ｖ、Ｌレベルは−１．７Ｖ）を
出力する非反転出力端子、５はＥＣＬレベルを出力する
反転出力端子、６はリファレンス電位ＶＢＢ供給端子
（例えば、ＶＢＢ＝−１．３Ｖ）、Ｑ１０〜Ｑ７０はＮ
ＰＮトランジスタ、ＭＮ１０はＮＭＯＳトランジスタ、
Ｒ３０〜Ｒ８０は抵抗素子、Ｉｓ、Ｉｓ１は定電流源、
７０はＣＭＯＳ出力回路から出力された正のＣＭＯＳレ
ベルを負のＥＣＬレベルに変換するＣＭＯＳ−ＥＣＬ変
換部、９０はＥＣＬ回路である。
【０００４】次に動作について説明する。以下の説明で
は、図９に示す従来のレベル変換回路の動作において、
入力端子１に入力される正のＣＭＯＳレベルが、Ｈレベ
ルの場合と、Ｌレベルの場合について説明する。
は、図９に示す従来のレベル変換回路の動作において、
入力端子１に入力される正のＣＭＯＳレベルが、Ｈレベ
ルの場合と、Ｌレベルの場合について説明する。
【０００５】入力端子１へ入力される正のＣＭＯＳレベ
ルがＨレベルの場合、ＭＯＳトランジスタＭＮ１０がオ
ンするので、ＮＰＮトランジスタＱ６０のエミッタ電極
端子の電位は、接地電位よりＶＢＢ（ベース・エミッタ
間順方向電圧≒０．８Ｖ）降下し、ＥＣＬ−ＬＣＭＬ変
換部８０の入力であるＮＰＮトランジスタＱ７０のエミ
ッタ端子の電位は、さらにＶＢＥ降下する（−２．０Ｖ
ＢＥ）。このＮＰＮトランジスタＱ７０のエミッタ端子
の電位は、リファレンス電位ＶＢＢより低い値なので、
定電流ＩｓはＮＰＮトランジスタＱ２０を流れることに
なる。これにより、ＬＣＭＬレベル非反転出力端子２は
Ｈレベル（接地電位）となり、ＬＣＭＬ反転出力端子３
の電位は、ＧＮＤから電流Ｉｓと負荷抵抗Ｒ２０とで決
定される電圧降下が生じるため、Ｌレベル（例えば、−
０．３Ｖ）となる。
ルがＨレベルの場合、ＭＯＳトランジスタＭＮ１０がオ
ンするので、ＮＰＮトランジスタＱ６０のエミッタ電極
端子の電位は、接地電位よりＶＢＢ（ベース・エミッタ
間順方向電圧≒０．８Ｖ）降下し、ＥＣＬ−ＬＣＭＬ変
換部８０の入力であるＮＰＮトランジスタＱ７０のエミ
ッタ端子の電位は、さらにＶＢＥ降下する（−２．０Ｖ
ＢＥ）。このＮＰＮトランジスタＱ７０のエミッタ端子
の電位は、リファレンス電位ＶＢＢより低い値なので、
定電流ＩｓはＮＰＮトランジスタＱ２０を流れることに
なる。これにより、ＬＣＭＬレベル非反転出力端子２は
Ｈレベル（接地電位）となり、ＬＣＭＬ反転出力端子３
の電位は、ＧＮＤから電流Ｉｓと負荷抵抗Ｒ２０とで決
定される電圧降下が生じるため、Ｌレベル（例えば、−
０．３Ｖ）となる。
【０００６】また、入力端子１へ入力される正のＣＭＯ
ＳレベルがＬレベルの場合、ＭＯＳトランジスタＭＮ１
０がオフするので、ダイオードであるＮＰＮトランジス
タＱ５０に電源電圧ＶＤＤより電流が流れ、ＮＰＮトラ
ンジスタＱ６０のベース端子の電位はＶＢＥとなる。従
って、ＮＰＮトランジスタＱ７０のエミッタ端子の電位
は−ＶＢＥとなる。このＮＰＮトランジスタＱ７０のエ
ミッタ端子の電位は、リファレンス電位ＶＢＢの電位よ
り高いため、定電流ＩｓはＮＰＮトランジスタＱ１０へ
流れる。従って、ＬＣＭＬレベル非反転出力端子２の電
位はＬレベルとなり、ＬＣＭＬレベル反転出力端子３の
電位はＨレベルとなる。
ＳレベルがＬレベルの場合、ＭＯＳトランジスタＭＮ１
０がオフするので、ダイオードであるＮＰＮトランジス
タＱ５０に電源電圧ＶＤＤより電流が流れ、ＮＰＮトラ
ンジスタＱ６０のベース端子の電位はＶＢＥとなる。従
って、ＮＰＮトランジスタＱ７０のエミッタ端子の電位
は−ＶＢＥとなる。このＮＰＮトランジスタＱ７０のエ
ミッタ端子の電位は、リファレンス電位ＶＢＢの電位よ
り高いため、定電流ＩｓはＮＰＮトランジスタＱ１０へ
流れる。従って、ＬＣＭＬレベル非反転出力端子２の電
位はＬレベルとなり、ＬＣＭＬレベル反転出力端子３の
電位はＨレベルとなる。
【０００７】図１０に示す従来のレベル変換回路の動作
原理は、上記した図９に示す従来のレベル変換回路の動
作と同様なので、ここではその説明を省略するが、特
に、図１０に示す従来のレベル変換回路の場合は、出力
振幅の大きさを決定する定電流Ｉｓの大きさと、負荷抵
抗Ｒ５０、Ｒ６０の大きさとで決定される電圧降下が、
図９に示したレベル変換回路の場合より大きい値（例え
ば、０．８Ｖ）となるので、レベルシフト用のエミッタ
フォロア出力回路が別途必要となる。また、ＥＣＬ出力
端子である非反転出力端子４または反転出力端子５の電
位は、例えば、Ｈレベルが−０．９Ｖ、Ｌレベルが−
１．７Ｖとなる。
原理は、上記した図９に示す従来のレベル変換回路の動
作と同様なので、ここではその説明を省略するが、特
に、図１０に示す従来のレベル変換回路の場合は、出力
振幅の大きさを決定する定電流Ｉｓの大きさと、負荷抵
抗Ｒ５０、Ｒ６０の大きさとで決定される電圧降下が、
図９に示したレベル変換回路の場合より大きい値（例え
ば、０．８Ｖ）となるので、レベルシフト用のエミッタ
フォロア出力回路が別途必要となる。また、ＥＣＬ出力
端子である非反転出力端子４または反転出力端子５の電
位は、例えば、Ｈレベルが−０．９Ｖ、Ｌレベルが−
１．７Ｖとなる。
【０００８】従来の半導体集積回路であるレベル変換回
路は以上のように構成されていたので、正のＣＭＯＳレ
ベルを負のＬＣＭＬレベルや負のＥＣＬレベルに変換す
る際に、一旦、ＥＣＬレベルに変換していたので余計な
ゲート、例えば、ＮＰＮトランジスタＱ６０、Ｑ７０、
定電流源Ｉｓ１、および負荷抵抗Ｒ８０で構成されるゲ
ートを必要とし、動作の遅延時間が増大し、消費電力も
増加し、また半導体集積回路の集積度を向上できない等
の課題があった。
路は以上のように構成されていたので、正のＣＭＯＳレ
ベルを負のＬＣＭＬレベルや負のＥＣＬレベルに変換す
る際に、一旦、ＥＣＬレベルに変換していたので余計な
ゲート、例えば、ＮＰＮトランジスタＱ６０、Ｑ７０、
定電流源Ｉｓ１、および負荷抵抗Ｒ８０で構成されるゲ
ートを必要とし、動作の遅延時間が増大し、消費電力も
増加し、また半導体集積回路の集積度を向上できない等
の課題があった。
【０００９】
【発明が解決しようとする課題】この発明は上記のよう
な課題を解決するためになされたもので、遅延時間が小
さく消費電力の少ない、また集積度を向上できるレベル
変換回路としての半導体集積回路を得ることを目的とす
る。
な課題を解決するためになされたもので、遅延時間が小
さく消費電力の少ない、また集積度を向上できるレベル
変換回路としての半導体集積回路を得ることを目的とす
る。
【００１０】
【課題を解決するための手段】請求項１記載の発明に係
る半導体集積回路は、第１の負荷抵抗および第２の負荷
抵抗と、第１の負荷抵抗および前記第２の負荷抵抗にそ
れぞれ並列に接続され、正のＣＭＯＳレベルで直接駆動
される第１のＮＭＯＳトランジスタおよび第２のＮＭＯ
Ｓトランジスタと、並列に接続された第１のＮＭＯＳト
ランジスタおよび第１の負荷抵抗に対して直列に接続さ
れた第１のバイポーラトランジスタと、並列に接続され
た第２のＮＭＯＳトランジスタおよび第２の負荷抵抗に
対して直列に接続された第２のバイポーラトランジスタ
からなる対のバイポーラトランジスタとを備え、対のバ
イポーラトランジスタ内の第１のバイポーラトランジス
タおよび第２のバイポーラトランジスタの双方のエミッ
タは共通に接続され、第１のバイポーラトランジスタの
コレクタの電位より所定電位低い電圧が第２のバイポー
ラトランジスタのベースへ入力される構成を有する。そ
して、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベ
ルへ小さな遅延時間で、即ち高速に変換し、また消費電
力を削減するものである。
る半導体集積回路は、第１の負荷抵抗および第２の負荷
抵抗と、第１の負荷抵抗および前記第２の負荷抵抗にそ
れぞれ並列に接続され、正のＣＭＯＳレベルで直接駆動
される第１のＮＭＯＳトランジスタおよび第２のＮＭＯ
Ｓトランジスタと、並列に接続された第１のＮＭＯＳト
ランジスタおよび第１の負荷抵抗に対して直列に接続さ
れた第１のバイポーラトランジスタと、並列に接続され
た第２のＮＭＯＳトランジスタおよび第２の負荷抵抗に
対して直列に接続された第２のバイポーラトランジスタ
からなる対のバイポーラトランジスタとを備え、対のバ
イポーラトランジスタ内の第１のバイポーラトランジス
タおよび第２のバイポーラトランジスタの双方のエミッ
タは共通に接続され、第１のバイポーラトランジスタの
コレクタの電位より所定電位低い電圧が第２のバイポー
ラトランジスタのベースへ入力される構成を有する。そ
して、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベ
ルへ小さな遅延時間で、即ち高速に変換し、また消費電
力を削減するものである。
【００１１】請求項２記載の発明に係る半導体集積回路
は、第２のＮＭＯＳトランジスタのソースにベースが接
続され、エミッタが第１のバイポーラトランジスタのベ
ースに接続された第３のバイポーラトランジスタと、第
１のバイポーラトランジスタのコレクタにベースが接続
され、コレクタの電位より所定電位低下させた電圧を第
２のバイポーラトランジスタのベースへ供給する第４の
バイポーラトランジスタとを備え、正帰還の正のＣＭＯ
Ｓレベルを負のＬＣＭＬレベルへ小さな遅延時間で変換
し、また消費電力を削減するものである。
は、第２のＮＭＯＳトランジスタのソースにベースが接
続され、エミッタが第１のバイポーラトランジスタのベ
ースに接続された第３のバイポーラトランジスタと、第
１のバイポーラトランジスタのコレクタにベースが接続
され、コレクタの電位より所定電位低下させた電圧を第
２のバイポーラトランジスタのベースへ供給する第４の
バイポーラトランジスタとを備え、正帰還の正のＣＭＯ
Ｓレベルを負のＬＣＭＬレベルへ小さな遅延時間で変換
し、また消費電力を削減するものである。
【００１２】請求項３記載の発明に係る半導体集積回路
は、第１の負荷抵抗および第２の負荷抵抗と、第１の負
荷抵抗および第２の負荷抵抗に、それぞれ並列に接続さ
れ、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯ
Ｓトランジスタおよび第２のＮＭＯＳトランジスタと、
並列に接続された第１のＮＭＯＳトランジスタおよび第
１の負荷抵抗に対して直列に接続された第１のバイポー
ラトランジスタと、並列に接続された第２のＮＭＯＳト
ランジスタおよび第２の負荷抵抗に対して直列に接続さ
れた第２のバイポーラトランジスタからなり、第１のバ
イポーラトランジスタおよび第２のバイポーラトランジ
スタの双方のエミッタが共通接続され、第１のバイポー
ラトランジスタのコレクタの電圧が前記第２のバイポー
ラトランジスタのベースへ入力される構成を持つ対のバ
イポーラトランジスタとを備え、正帰還の正のＣＭＯＳ
レベルを負のＬＣＭＬレベルへ小さな遅延時間で、即ち
高速で変換し、また消費電力を削減するものである。
は、第１の負荷抵抗および第２の負荷抵抗と、第１の負
荷抵抗および第２の負荷抵抗に、それぞれ並列に接続さ
れ、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯ
Ｓトランジスタおよび第２のＮＭＯＳトランジスタと、
並列に接続された第１のＮＭＯＳトランジスタおよび第
１の負荷抵抗に対して直列に接続された第１のバイポー
ラトランジスタと、並列に接続された第２のＮＭＯＳト
ランジスタおよび第２の負荷抵抗に対して直列に接続さ
れた第２のバイポーラトランジスタからなり、第１のバ
イポーラトランジスタおよび第２のバイポーラトランジ
スタの双方のエミッタが共通接続され、第１のバイポー
ラトランジスタのコレクタの電圧が前記第２のバイポー
ラトランジスタのベースへ入力される構成を持つ対のバ
イポーラトランジスタとを備え、正帰還の正のＣＭＯＳ
レベルを負のＬＣＭＬレベルへ小さな遅延時間で、即ち
高速で変換し、また消費電力を削減するものである。
【００１３】請求項４記載の発明に係る半導体集積回路
は、第１の負荷抵抗および第２の負荷抵抗と、第１の負
荷抵抗および第２の負荷抵抗に、それぞれ並列に接続さ
れ、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯ
Ｓトランジスタおよび第２のＮＭＯＳトランジスタと、
並列に接続された第１のＮＭＯＳトランジスタおよび前
記第１の負荷抵抗に対して直列に接続された第１のバイ
ポーラトランジスタと、並列に接続された第２のＮＭＯ
Ｓトランジスタおよび第２の負荷抵抗に対して直列に接
続された第２のバイポーラトランジスタからなり、第１
のバイポーラトランジスタおよび第２のバイポーラトラ
ンジスタの双方のエミッタが共通接続され、第１のバイ
ポーラトランジスタのコレクタの電圧より所定電位低い
電圧が第２のバイポーラトランジスタのベースへ入力さ
れる構成を持つ対のバイポーラトランジスタとを備え、
正帰還の正のＣＭＯＳレベルを負のＥＣＬレベルへ、小
さな遅延時間で、即ち高速で変換し、また消費電力を削
減するものである。
は、第１の負荷抵抗および第２の負荷抵抗と、第１の負
荷抵抗および第２の負荷抵抗に、それぞれ並列に接続さ
れ、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯ
Ｓトランジスタおよび第２のＮＭＯＳトランジスタと、
並列に接続された第１のＮＭＯＳトランジスタおよび前
記第１の負荷抵抗に対して直列に接続された第１のバイ
ポーラトランジスタと、並列に接続された第２のＮＭＯ
Ｓトランジスタおよび第２の負荷抵抗に対して直列に接
続された第２のバイポーラトランジスタからなり、第１
のバイポーラトランジスタおよび第２のバイポーラトラ
ンジスタの双方のエミッタが共通接続され、第１のバイ
ポーラトランジスタのコレクタの電圧より所定電位低い
電圧が第２のバイポーラトランジスタのベースへ入力さ
れる構成を持つ対のバイポーラトランジスタとを備え、
正帰還の正のＣＭＯＳレベルを負のＥＣＬレベルへ、小
さな遅延時間で、即ち高速で変換し、また消費電力を削
減するものである。
【００１４】請求項５記載の発明に係る半導体集積回路
は、第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳ
トランジスタのそれぞれのバックゲートが電源電圧へ直
接に接続された構成を有しており、これにより製造プロ
セス工程数を削減するものである。
は、第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳ
トランジスタのそれぞれのバックゲートが電源電圧へ直
接に接続された構成を有しており、これにより製造プロ
セス工程数を削減するものである。
【００１５】請求項６記載の発明に係る半導体集積回路
は、第１のＮＭＯＳトランジスタのソースとバックゲー
トが接続され、第２のＮＭＯＳトランジスタのソースと
バックゲートが接続され、正帰還の正のＣＭＯＳレベル
を負のＬＣＭＬレベルまたはＥＣＬレベルへ、小さな遅
延時間で変換するものである。
は、第１のＮＭＯＳトランジスタのソースとバックゲー
トが接続され、第２のＮＭＯＳトランジスタのソースと
バックゲートが接続され、正帰還の正のＣＭＯＳレベル
を負のＬＣＭＬレベルまたはＥＣＬレベルへ、小さな遅
延時間で変換するものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
レベル変換回路（半導体集積回路）を示す回路図であ
り、図において、ＶＤＤは正の電源電圧（例えば、３．
３Ｖ）、ＶＥＥは負の電源電圧（−３．３Ｖ）、ＧＮＤ
は接地電位、１は正のＣＭＯＳレベル（例えば、ハイ
（Ｈ）レベルは正の電源電圧、ロウ（Ｌ）レベルは接地
電位）を入力する入力端子、２は負のＬＣＭＬレベル
（例えば、Ｈレベルは接地電位ＧＮＤ、Ｌレベルは−
０．３Ｖ）を出力する非反転出力端子、３はＬＣＭＬレ
ベルを出力する反転出力端子である。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
レベル変換回路（半導体集積回路）を示す回路図であ
り、図において、ＶＤＤは正の電源電圧（例えば、３．
３Ｖ）、ＶＥＥは負の電源電圧（−３．３Ｖ）、ＧＮＤ
は接地電位、１は正のＣＭＯＳレベル（例えば、ハイ
（Ｈ）レベルは正の電源電圧、ロウ（Ｌ）レベルは接地
電位）を入力する入力端子、２は負のＬＣＭＬレベル
（例えば、Ｈレベルは接地電位ＧＮＤ、Ｌレベルは−
０．３Ｖ）を出力する非反転出力端子、３はＬＣＭＬレ
ベルを出力する反転出力端子である。
【００１７】Ｑ１〜Ｑ４はＮＰＮトランジスタ（それぞ
れ、第１のバイポーラトランジスタ、第２のバイポーラ
トランジスタ、第３のバイポーラトランジスタ、第４の
バイポーラトランジスタ）、ＭＰ１、ＭＰ２はＰ型ＭＯ
Ｓトランジスタ（以下、ＰＭＯＳトランジスタとい
う）、ＭＮ１〜ＭＮ４はＮ型ＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタという）、特に、ＭＮ３はＮ
ＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、
ＮＭ４はＮＭＯＳトランジスタ（第２のＮＭＯＳトラン
ジスタ）、Ｒ１〜Ｒ４は抵抗素子（負荷抵抗）であり、
特に、抵抗素子（第１の負荷抵抗、第２の負荷抵抗）Ｒ
１、Ｒ２の値は同一である。Ｉｓは定電流源、１０は正
のＣＭＯＳレベルを負のＬＣＭＬレベルに変換するＣＭ
ＯＳ−ＬＣＭＬ変換部、ＮＭおよびＮＭＢは接続ノード
である。尚、ＰＭＯＳトランジスタＭＰ１およびＭＰ２
とＮＭＯＳトランジスタＭＮ１およびＭＮ２とは、ＣＭ
ＯＳ−ＬＣＭＬ変換部１０へ相補レベルを供給するＣＭ
ＯＳ出力回路１００を構成する。また、ＮＭＯＳトラン
ジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートはソー
スへ接続されている。
れ、第１のバイポーラトランジスタ、第２のバイポーラ
トランジスタ、第３のバイポーラトランジスタ、第４の
バイポーラトランジスタ）、ＭＰ１、ＭＰ２はＰ型ＭＯ
Ｓトランジスタ（以下、ＰＭＯＳトランジスタとい
う）、ＭＮ１〜ＭＮ４はＮ型ＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタという）、特に、ＭＮ３はＮ
ＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、
ＮＭ４はＮＭＯＳトランジスタ（第２のＮＭＯＳトラン
ジスタ）、Ｒ１〜Ｒ４は抵抗素子（負荷抵抗）であり、
特に、抵抗素子（第１の負荷抵抗、第２の負荷抵抗）Ｒ
１、Ｒ２の値は同一である。Ｉｓは定電流源、１０は正
のＣＭＯＳレベルを負のＬＣＭＬレベルに変換するＣＭ
ＯＳ−ＬＣＭＬ変換部、ＮＭおよびＮＭＢは接続ノード
である。尚、ＰＭＯＳトランジスタＭＰ１およびＭＰ２
とＮＭＯＳトランジスタＭＮ１およびＭＮ２とは、ＣＭ
ＯＳ−ＬＣＭＬ変換部１０へ相補レベルを供給するＣＭ
ＯＳ出力回路１００を構成する。また、ＮＭＯＳトラン
ジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートはソー
スへ接続されている。
【００１８】図２は、図１に示す実施の形態１のレベル
変換回路の構成要素であるＮＭＯＳトランジスタＭＮ
１、ＭＮ２、ＭＮ３、ＭＮ４およびＰＭＯＳトランジス
タＭＰ１、ＭＰ２のそれぞれを示す断面図であり、図に
おいて、１０１はＰ形半導体基板、１０２はＰウェル、
１０３はＮウェル、１０４はボトムＮウェル、１０５は
ゲート端子、１０６は酸化分離膜、１０７および１０８
は、それぞれＰＭＯＳトランジスタのソース／ドレイン
端子、ＮＭＯＳトランジスタのソース／ドレイン端子で
ある。
変換回路の構成要素であるＮＭＯＳトランジスタＭＮ
１、ＭＮ２、ＭＮ３、ＭＮ４およびＰＭＯＳトランジス
タＭＰ１、ＭＰ２のそれぞれを示す断面図であり、図に
おいて、１０１はＰ形半導体基板、１０２はＰウェル、
１０３はＮウェル、１０４はボトムＮウェル、１０５は
ゲート端子、１０６は酸化分離膜、１０７および１０８
は、それぞれＰＭＯＳトランジスタのソース／ドレイン
端子、ＮＭＯＳトランジスタのソース／ドレイン端子で
ある。
【００１９】実施の形態１の半導体集積回路は、正のＣ
ＭＯＳレベルを負のＬＣＭＬレベルに変換するレベル変
換回路である。この実施の形態１のレベル変換回路は、
負荷抵抗Ｒ１、Ｒ２と並列に接続されたＮＭＯＳトラン
ジスタＭＮ３、ＭＮ４のゲート端子にノードＭＮＢ、Ｎ
Ｍがダイレクトに接続され、これによりＣＭＯＳ出力を
直接入力し、また負荷抵抗Ｒ１、Ｒ２とＮＭＯＳトラン
ジスタＭＮ３、ＭＮ４に対して直列に接続された対のバ
イポーラトランジスタＱ１、Ｑ２を備えレベル変換を遅
延時間を少なくして高速に実行するものである。
ＭＯＳレベルを負のＬＣＭＬレベルに変換するレベル変
換回路である。この実施の形態１のレベル変換回路は、
負荷抵抗Ｒ１、Ｒ２と並列に接続されたＮＭＯＳトラン
ジスタＭＮ３、ＭＮ４のゲート端子にノードＭＮＢ、Ｎ
Ｍがダイレクトに接続され、これによりＣＭＯＳ出力を
直接入力し、また負荷抵抗Ｒ１、Ｒ２とＮＭＯＳトラン
ジスタＭＮ３、ＭＮ４に対して直列に接続された対のバ
イポーラトランジスタＱ１、Ｑ２を備えレベル変換を遅
延時間を少なくして高速に実行するものである。
【００２０】次に動作について説明する。先ず、ＣＭＯ
Ｓ−ＬＣＭＬ変換部１０の動作について説明する。ＣＭ
ＯＳ−ＬＣＭＬ変換部１０の入力電位となるノードＮＭ
Ｂの電位と、ノードＮＭの電位が同電位であるとする。
この状態から、ノードＮＭＢの電位が上昇し、ノードＮ
Ｍの電位が下降する場合について説明する。尚、ノード
ＮＭＢの電位が下降し、ノードＮＭの電位が上昇する場
合については、ＣＭＯＳ−ＬＣＭＬ変換部１０の構成が
左右対称であり、その動作は基本的に同じなので、ここ
ではその説明を省略する。
Ｓ−ＬＣＭＬ変換部１０の動作について説明する。ＣＭ
ＯＳ−ＬＣＭＬ変換部１０の入力電位となるノードＮＭ
Ｂの電位と、ノードＮＭの電位が同電位であるとする。
この状態から、ノードＮＭＢの電位が上昇し、ノードＮ
Ｍの電位が下降する場合について説明する。尚、ノード
ＮＭＢの電位が下降し、ノードＮＭの電位が上昇する場
合については、ＣＭＯＳ−ＬＣＭＬ変換部１０の構成が
左右対称であり、その動作は基本的に同じなので、ここ
ではその説明を省略する。
【００２１】初期状態において、ノードＮＭＢの電位と
ノードＮＭの電位が同電位の場合（即ち、ＮＭＯＳトラ
ンジスタＭＮ３とＭＮ４のゲート端子の電位が等しい電
位である場合）、バイポーラトランジスタＱ１およびＱ
２を流れる電流はともにＩｓ／２の大きさであり、ＮＭ
ＯＳトランジスタＭＮ３およびＭＮ４のソース端子の電
位はともに等しくなる。
ノードＮＭの電位が同電位の場合（即ち、ＮＭＯＳトラ
ンジスタＭＮ３とＭＮ４のゲート端子の電位が等しい電
位である場合）、バイポーラトランジスタＱ１およびＱ
２を流れる電流はともにＩｓ／２の大きさであり、ＮＭ
ＯＳトランジスタＭＮ３およびＭＮ４のソース端子の電
位はともに等しくなる。
【００２２】この状態から、ノードＮＭＢの電位が降下
すると、ＮＭＯＳトランジスタＭＮ３のゲート−ソース
間の電圧が増加するので（ＮＭＯＳトランジスタＭＮ３
のコンダクタンスが増加するので）、並列接続構成のＮ
ＭＯＳトランジスタＭＮ３および抵抗素子Ｒ１の抵抗値
は、初期状態と比較して減少し、ＮＭＯＳトランジスタ
ＭＮ３のソース端子の電位は増加する。また、ノードＮ
Ｍの電位が降下すると、ＮＭＯＳトランジスタＭＮ４の
ゲート−ソース間の電圧は減少するため、並列接続構成
のＮＭＯＳトランジスタＭＮ４および負荷抵抗Ｒ２の抵
抗値は初期状態に対して減少し、その結果、ＮＭＯＳト
ランジスタＭＮ４のソース端子の電位は下降する。
すると、ＮＭＯＳトランジスタＭＮ３のゲート−ソース
間の電圧が増加するので（ＮＭＯＳトランジスタＭＮ３
のコンダクタンスが増加するので）、並列接続構成のＮ
ＭＯＳトランジスタＭＮ３および抵抗素子Ｒ１の抵抗値
は、初期状態と比較して減少し、ＮＭＯＳトランジスタ
ＭＮ３のソース端子の電位は増加する。また、ノードＮ
Ｍの電位が降下すると、ＮＭＯＳトランジスタＭＮ４の
ゲート−ソース間の電圧は減少するため、並列接続構成
のＮＭＯＳトランジスタＭＮ４および負荷抵抗Ｒ２の抵
抗値は初期状態に対して減少し、その結果、ＮＭＯＳト
ランジスタＭＮ４のソース端子の電位は下降する。
【００２３】ＮＭＯＳトランジスタＭＮ３のソース端子
の電位が下降すると、バイポーラトランジスタＱ４によ
り、ＮＭＯＳトランジスタＭＮ３のソース端子の電位か
らＶＢＥ低い電位がバイポーラトランジスタＱ２のベー
ス端子へ印可される。これにより、バイポーラトランジ
スタＱ２のコレクタ電流は増加するので、ＮＭＯＳトラ
ンジスタＭＮ４のソース端子の電位はさらに下降する。
の電位が下降すると、バイポーラトランジスタＱ４によ
り、ＮＭＯＳトランジスタＭＮ３のソース端子の電位か
らＶＢＥ低い電位がバイポーラトランジスタＱ２のベー
ス端子へ印可される。これにより、バイポーラトランジ
スタＱ２のコレクタ電流は増加するので、ＮＭＯＳトラ
ンジスタＭＮ４のソース端子の電位はさらに下降する。
【００２４】ＮＭＯＳトランジスタＭＮ４のソース端子
の電位が下降すると、バイポーラトランジスタＱ３によ
り、ＮＭＯＳトランジスタＭＮ４のソース端子の電位か
らＶＢＥ低い電位がバイポーラトランジスタＱ１のベー
ス端子へ印可される。これにより、バイポーラトランジ
スタＱ１のベース端子の電位は下降し、バイポーラトラ
ンジスタＱ１のコレクタ電流は減少するので、ＮＭＯＳ
トランジスタＭＮ３のソース端子の電位はさらに下降す
る。
の電位が下降すると、バイポーラトランジスタＱ３によ
り、ＮＭＯＳトランジスタＭＮ４のソース端子の電位か
らＶＢＥ低い電位がバイポーラトランジスタＱ１のベー
ス端子へ印可される。これにより、バイポーラトランジ
スタＱ１のベース端子の電位は下降し、バイポーラトラ
ンジスタＱ１のコレクタ電流は減少するので、ＮＭＯＳ
トランジスタＭＮ３のソース端子の電位はさらに下降す
る。
【００２５】定電流Ｉｓの電流配分は、バイポーラトラ
ンジスタＱ１、Ｑ２のベース端子の電位差により決定さ
れる。ＮＭＯＳトランジスタＭＮ３のソース端子の電位
が、ＮＭＯＳトランジスタＭＮ４のソース端子の電位よ
り高い場合、バイポーラトランジスタＱ１よりＱ２の方
に定電流Ｉｓが流れる。即ち、バイポーラトランジスタ
Ｑ２のコレクタ電位が下降し、バイポーラトランジスタ
Ｑ１のコレクタ電位が上昇する。そして、完全にスイッ
チングすると定電流Ｉｓは全てバイポーラトランジスタ
Ｑ２へ流れる。
ンジスタＱ１、Ｑ２のベース端子の電位差により決定さ
れる。ＮＭＯＳトランジスタＭＮ３のソース端子の電位
が、ＮＭＯＳトランジスタＭＮ４のソース端子の電位よ
り高い場合、バイポーラトランジスタＱ１よりＱ２の方
に定電流Ｉｓが流れる。即ち、バイポーラトランジスタ
Ｑ２のコレクタ電位が下降し、バイポーラトランジスタ
Ｑ１のコレクタ電位が上昇する。そして、完全にスイッ
チングすると定電流Ｉｓは全てバイポーラトランジスタ
Ｑ２へ流れる。
【００２６】ＬＣＭＬ非反転出力端子２の電位は、接地
電位ＧＮＤから定電流Ｉｓと、並列構成のＮＭＯＳトラ
ンジスタＭＮ４および負荷抵抗Ｒ２の抵抗値とにより決
定される電圧降下分だけ下降し、Ｌレベル（例えば、−
０．３Ｖ）となり、ＬＣＭＬ反転出力端子３の電位は、
Ｈレベル（接地電位ＧＮＤ）となる。
電位ＧＮＤから定電流Ｉｓと、並列構成のＮＭＯＳトラ
ンジスタＭＮ４および負荷抵抗Ｒ２の抵抗値とにより決
定される電圧降下分だけ下降し、Ｌレベル（例えば、−
０．３Ｖ）となり、ＬＣＭＬ反転出力端子３の電位は、
Ｈレベル（接地電位ＧＮＤ）となる。
【００２７】即ち、ＣＭＯＳ−ＬＣＭＬ変換部１０は、
正帰還の回路構成を有しており、定常状態でのＬＣＭＬ
出力端子である非反転出力端子２および反転出力端子３
の電位は、Ｌレベル（例えば、−０．３Ｖ）あるいはＨ
レベル（接地電位ＧＮＤ）のいずれかとなる。
正帰還の回路構成を有しており、定常状態でのＬＣＭＬ
出力端子である非反転出力端子２および反転出力端子３
の電位は、Ｌレベル（例えば、−０．３Ｖ）あるいはＨ
レベル（接地電位ＧＮＤ）のいずれかとなる。
【００２８】図１に示したレベル変換回路は、ＣＭＯＳ
−ＬＣＭＬ変換部１０へ相補レベルを入力するための、
ＰＭＯＳトランジスタＭＰ１、ＭＰ２およびＮＭＯＳト
ランジスタＭＮ１およびＭＮ２で構成されたＣＭＯＳ出
力回路１００を備えた構成を有している。従って、正の
ＣＭＯＳ入力端子１の電位がＬレベルの場合、ＬＣＭＬ
非反転出力端子２の電位はＬレベル（例えば、−０．３
Ｖ）となり、一方、ＬＣＭＬ反転出力端子３の電位はＨ
レベル（接地電位ＧＮＤ）となる。また、正のＣＭＯＳ
入力端子１の電位がＨレベルの場合、ＬＣＭＬ非反転出
力端子２の電位はＨレベル（接地電位ＧＮＤ）となり、
一方、ＬＣＭＬ反転出力端子３の電位はＨレベル（例え
ば、−０．３Ｖ）となる。
−ＬＣＭＬ変換部１０へ相補レベルを入力するための、
ＰＭＯＳトランジスタＭＰ１、ＭＰ２およびＮＭＯＳト
ランジスタＭＮ１およびＭＮ２で構成されたＣＭＯＳ出
力回路１００を備えた構成を有している。従って、正の
ＣＭＯＳ入力端子１の電位がＬレベルの場合、ＬＣＭＬ
非反転出力端子２の電位はＬレベル（例えば、−０．３
Ｖ）となり、一方、ＬＣＭＬ反転出力端子３の電位はＨ
レベル（接地電位ＧＮＤ）となる。また、正のＣＭＯＳ
入力端子１の電位がＨレベルの場合、ＬＣＭＬ非反転出
力端子２の電位はＨレベル（接地電位ＧＮＤ）となり、
一方、ＬＣＭＬ反転出力端子３の電位はＨレベル（例え
ば、−０．３Ｖ）となる。
【００２９】以上のように、この実施の形態１によれ
ば、負荷抵抗Ｒ１およびＲ２のそれぞれに並列にＮＭＯ
ＳトランジスタＭＮ３およびＭＮ４を、ＣＭＯＳ出力回
路１００から供給される相補レベルを用いて直接に駆動
するので、図９に示した従来のレベル変換回路の場合と
比較してゲートの段数が少ないため小さな遅延時間で動
作し、即ち高速に動作し、さらに消費電力を削減でき、
また半導体集積回路の集積度を向上できる。つまり、電
源電圧ＶＤＤから電源電圧ＶＥＥへの貫通電流（図９に
示す従来のレベル変換回路におけるデータ電流Ｉｓ１に
相当する電流）がなくなり、その分、レベル変換回路全
体の消費電力を削減できる。
ば、負荷抵抗Ｒ１およびＲ２のそれぞれに並列にＮＭＯ
ＳトランジスタＭＮ３およびＭＮ４を、ＣＭＯＳ出力回
路１００から供給される相補レベルを用いて直接に駆動
するので、図９に示した従来のレベル変換回路の場合と
比較してゲートの段数が少ないため小さな遅延時間で動
作し、即ち高速に動作し、さらに消費電力を削減でき、
また半導体集積回路の集積度を向上できる。つまり、電
源電圧ＶＤＤから電源電圧ＶＥＥへの貫通電流（図９に
示す従来のレベル変換回路におけるデータ電流Ｉｓ１に
相当する電流）がなくなり、その分、レベル変換回路全
体の消費電力を削減できる。
【００３０】実施の形態２．図３は、この発明の実施の
形態２によるレベル変換回路（半導体集積回路）を示す
回路図であり、図において、２０はＣＭＯＳ−ＬＣＭＬ
変換部である。ＣＭＯＳ−ＬＣＭＬ変換部２０では、図
１に示す実施の形態１のＣＭＯＳ−ＬＣＭＬ変換部１０
内のバイポーラトランジスタＱ３、Ｑ４および負荷抵抗
Ｒ３およびＲ４を取り外した構成を有している。実施の
形態２のレベル変換回路内の他の構成要素は、実施の形
態１のレベル変換回路（半導体集積回路）のものと同一
なので、ここではその説明を省略する。
形態２によるレベル変換回路（半導体集積回路）を示す
回路図であり、図において、２０はＣＭＯＳ−ＬＣＭＬ
変換部である。ＣＭＯＳ−ＬＣＭＬ変換部２０では、図
１に示す実施の形態１のＣＭＯＳ−ＬＣＭＬ変換部１０
内のバイポーラトランジスタＱ３、Ｑ４および負荷抵抗
Ｒ３およびＲ４を取り外した構成を有している。実施の
形態２のレベル変換回路内の他の構成要素は、実施の形
態１のレベル変換回路（半導体集積回路）のものと同一
なので、ここではその説明を省略する。
【００３１】実施の形態２のレベル変換回路は、正のＣ
ＭＯＳレベルを負のＬＣＭＬレベルに小さな遅延時間
で、高速に変換するものである。
ＭＯＳレベルを負のＬＣＭＬレベルに小さな遅延時間
で、高速に変換するものである。
【００３２】次に動作について説明する。実施の形態２
のレベル変換回路の動作は、実施の形態１のレベル変換
回路の動作と同じである。特に、実施の形態１のレベル
変換回路では、バイポーラトランジスタＱ１、Ｑ２が飽
和するのを防止するために設けられたバイポーラトラン
ジスタＱ３およびＱ４により、ＮＭＯＳトランジスタＭ
Ｎ３およびＭＮ４のソース端子の電位から電位ＶＢＥを
差し引いたレベルの電位が、バイポーラトランジスタＱ
１およびＱ２のベース端子に入力される。この実施の形
態２のレベル変換回路はＬＣＭＬレベル変換を行うの
で、特に、バイポーラトランジスタＱ３およびＱ４を備
える必要はなく、従って、実施の形態２のＣＭＯＳ−Ｌ
ＣＭＬ変換部２０はバイポーラトランジスタＱ３および
Ｑ４を備えていない構成なので、ＮＭＯＳトランジスタ
ＭＮ３およびＭＮ４のソース端子の電位が、直接バイポ
ーラトランジスタＱ１およびＱ２のベース端子へ入力さ
れる。
のレベル変換回路の動作は、実施の形態１のレベル変換
回路の動作と同じである。特に、実施の形態１のレベル
変換回路では、バイポーラトランジスタＱ１、Ｑ２が飽
和するのを防止するために設けられたバイポーラトラン
ジスタＱ３およびＱ４により、ＮＭＯＳトランジスタＭ
Ｎ３およびＭＮ４のソース端子の電位から電位ＶＢＥを
差し引いたレベルの電位が、バイポーラトランジスタＱ
１およびＱ２のベース端子に入力される。この実施の形
態２のレベル変換回路はＬＣＭＬレベル変換を行うの
で、特に、バイポーラトランジスタＱ３およびＱ４を備
える必要はなく、従って、実施の形態２のＣＭＯＳ−Ｌ
ＣＭＬ変換部２０はバイポーラトランジスタＱ３および
Ｑ４を備えていない構成なので、ＮＭＯＳトランジスタ
ＭＮ３およびＭＮ４のソース端子の電位が、直接バイポ
ーラトランジスタＱ１およびＱ２のベース端子へ入力さ
れる。
【００３３】以上のように、この実施の形態２によれ
ば、実施の形態１の場合と同様に、負荷抵抗Ｒ１および
Ｒ２のそれぞれに並列にＮＭＯＳトランジスタＭＮ３お
よびＭＮ４を、ＣＭＯＳ出力回路１００から供給される
ＣＭＯＳレベルである相補レベルを用いて直接に駆動す
るので、図９に示した従来のレベル変換回路の場合と比
較して、ゲートの段数が少なくなり、遅延時間や消費電
力を短縮し、半導体集積回路の集積度を向上できる。
ば、実施の形態１の場合と同様に、負荷抵抗Ｒ１および
Ｒ２のそれぞれに並列にＮＭＯＳトランジスタＭＮ３お
よびＭＮ４を、ＣＭＯＳ出力回路１００から供給される
ＣＭＯＳレベルである相補レベルを用いて直接に駆動す
るので、図９に示した従来のレベル変換回路の場合と比
較して、ゲートの段数が少なくなり、遅延時間や消費電
力を短縮し、半導体集積回路の集積度を向上できる。
【００３４】実施の形態３．図４は、この発明の実施の
形態３によるレベル変換回路（半導体集積回路）を示す
回路図であり、図において、３０はＣＭＯＳ−ＬＣＭＬ
変換部、１１０はＣＭＯＳ出力回路である。実施の形態
３のレベル変換回路では、図１に示す実施の形態１のレ
ベル変換回路内のＮＭＯＳトランジスタＭＮ１〜ＭＮ４
のそれぞれのバックゲートが、負の電源電圧ＶＥＥ（−
３．３Ｖ）へ接続された構成を有している。実施の形態
３のレベル変換回路の他の構成要素は、実施の形態１の
レベル変換回路のものと同一なので、ここではその説明
を省略する。
形態３によるレベル変換回路（半導体集積回路）を示す
回路図であり、図において、３０はＣＭＯＳ−ＬＣＭＬ
変換部、１１０はＣＭＯＳ出力回路である。実施の形態
３のレベル変換回路では、図１に示す実施の形態１のレ
ベル変換回路内のＮＭＯＳトランジスタＭＮ１〜ＭＮ４
のそれぞれのバックゲートが、負の電源電圧ＶＥＥ（−
３．３Ｖ）へ接続された構成を有している。実施の形態
３のレベル変換回路の他の構成要素は、実施の形態１の
レベル変換回路のものと同一なので、ここではその説明
を省略する。
【００３５】図５は、図４に示す実施の形態３のレベル
変換回路の構成要素であるＮＭＯＳトランジスタＭＮ
１、ＭＮ２、ＭＮ３、ＭＮ４およびＰＭＯＳトランジス
タＭＰ１、ＭＰ２のそれぞれを示す断面図であり、図に
おいて、１０１はＰ形半導体基板、１０２はＰウェル、
１０３はＮウェル、１０５はゲート端子、１０６は酸化
分離膜、１０７および１０８は、それぞれＰＭＯＳトラ
ンジスタのソース／ドレイン端子、ＮＭＯＳトランジス
タのソース／ドレイン端子である。図５に示されるよう
に、実施の形態３のレベル変換回路では、各ＮＭＯＳト
ランジスタＭＮ１〜ＭＮ４のバックゲートが、負の電源
電圧ＶＥＥへ接続されているので、図２に示すボトムＮ
ウェル１０４を必要としない構成であり、このためボト
ムＮウェル１０４の領域の製造プロセス工程を省くこと
ができる。
変換回路の構成要素であるＮＭＯＳトランジスタＭＮ
１、ＭＮ２、ＭＮ３、ＭＮ４およびＰＭＯＳトランジス
タＭＰ１、ＭＰ２のそれぞれを示す断面図であり、図に
おいて、１０１はＰ形半導体基板、１０２はＰウェル、
１０３はＮウェル、１０５はゲート端子、１０６は酸化
分離膜、１０７および１０８は、それぞれＰＭＯＳトラ
ンジスタのソース／ドレイン端子、ＮＭＯＳトランジス
タのソース／ドレイン端子である。図５に示されるよう
に、実施の形態３のレベル変換回路では、各ＮＭＯＳト
ランジスタＭＮ１〜ＭＮ４のバックゲートが、負の電源
電圧ＶＥＥへ接続されているので、図２に示すボトムＮ
ウェル１０４を必要としない構成であり、このためボト
ムＮウェル１０４の領域の製造プロセス工程を省くこと
ができる。
【００３６】実施の形態３のレベル変換回路は、ＮＭＯ
ＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲー
トを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続すること
で、ボトムＮウェル１０４の領域を省いて、その分、レ
ベル変換回路の製造プロセス工程数を削減するものであ
る。
ＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲー
トを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続すること
で、ボトムＮウェル１０４の領域を省いて、その分、レ
ベル変換回路の製造プロセス工程数を削減するものであ
る。
【００３７】次に動作について説明する。実施の形態３
のレベル変換回路の動作は、図１に示した実施の形態１
のレベル変換回路の動作と同様なので、ここでは省略す
る。実施の形態３のレベル変換回路では、ＮＭＯＳトラ
ンジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負
の電源電圧ＶＥＥ（−３．３Ｖ）へ接続する構成なの
で、製造プロセスにおいて、ＮＭＯＳトランジスタＭＮ
１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気的
に分離する必要がなく、即ちボトムＮウェル１０４を形
成する必要がなくなる。
のレベル変換回路の動作は、図１に示した実施の形態１
のレベル変換回路の動作と同様なので、ここでは省略す
る。実施の形態３のレベル変換回路では、ＮＭＯＳトラ
ンジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負
の電源電圧ＶＥＥ（−３．３Ｖ）へ接続する構成なの
で、製造プロセスにおいて、ＮＭＯＳトランジスタＭＮ
１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気的
に分離する必要がなく、即ちボトムＮウェル１０４を形
成する必要がなくなる。
【００３８】以上のように、この実施の形態３によれ
ば、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれの
バックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接
続した構成を有するので、実施の形態１で示した効果に
加え、製造プロセスにおいて、ＮＭＯＳトランジスタＭ
Ｎ１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気
的に分離する必要がなく、従って、ボトムＮウェル１０
４の領域を形成する必要がなくなるので、その分製造プ
ロセス工程数を削減でき、その結果製造コストを削減で
きる。
ば、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれの
バックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接
続した構成を有するので、実施の形態１で示した効果に
加え、製造プロセスにおいて、ＮＭＯＳトランジスタＭ
Ｎ１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気
的に分離する必要がなく、従って、ボトムＮウェル１０
４の領域を形成する必要がなくなるので、その分製造プ
ロセス工程数を削減でき、その結果製造コストを削減で
きる。
【００３９】実施の形態４．図６は、この発明の実施の
形態４によるレベル変換回路（半導体集積回路）を示す
回路図であり、図において、４０はＣＭＯＳ−ＬＣＭＬ
変換部である。実施の形態４のレベル変換回路では、図
３に示した実施の形態２のレベル変換回路内の各ＮＭＯ
ＳトランジスタＭＮ１〜ＭＮ４のバックゲートを、負の
電源電圧ＶＥＥ（−３．３Ｖ）へ接続した構成を有す
る。実施の形態４のレベル変換回路の他の構成要素は、
実施の形態２のレベル変換回路のものと同じなので、こ
こではその説明を省略する。
形態４によるレベル変換回路（半導体集積回路）を示す
回路図であり、図において、４０はＣＭＯＳ−ＬＣＭＬ
変換部である。実施の形態４のレベル変換回路では、図
３に示した実施の形態２のレベル変換回路内の各ＮＭＯ
ＳトランジスタＭＮ１〜ＭＮ４のバックゲートを、負の
電源電圧ＶＥＥ（−３．３Ｖ）へ接続した構成を有す
る。実施の形態４のレベル変換回路の他の構成要素は、
実施の形態２のレベル変換回路のものと同じなので、こ
こではその説明を省略する。
【００４０】実施の形態４のレベル変換回路は、正のＣ
ＭＯＳレベルを負のＬＣＭＬレベルに少ない遅延時間
で、即ち高速に変換するものであり、各ＮＭＯＳトラン
ジスタＭＮ１〜ＭＮ４のバックゲートを、負の電源電圧
ＶＥＥ（−３．３Ｖ）へ接続する構成を持つことで、図
５に示したＮＭＯＳトランジスタの断面図のように、ボ
トムＮウェル１０４の領域を必要としないものである。
ＭＯＳレベルを負のＬＣＭＬレベルに少ない遅延時間
で、即ち高速に変換するものであり、各ＮＭＯＳトラン
ジスタＭＮ１〜ＭＮ４のバックゲートを、負の電源電圧
ＶＥＥ（−３．３Ｖ）へ接続する構成を持つことで、図
５に示したＮＭＯＳトランジスタの断面図のように、ボ
トムＮウェル１０４の領域を必要としないものである。
【００４１】次に動作について説明する。実施の形態４
のレベル変換回路の動作は、図２に示した実施の形態２
のレベル変換回路の動作と同様なので、ここでは省略す
る。実施の形態４のレベル変換回路では、図６に示すよ
うに、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれ
のバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ
接続することで、製造プロセスにおいて、図５に示した
ように、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェ
ル１０２をＰ形基板１０１と電気的に分離する必要がな
いので、ボトムＮウェル１０４を形成する必要がなくな
る。
のレベル変換回路の動作は、図２に示した実施の形態２
のレベル変換回路の動作と同様なので、ここでは省略す
る。実施の形態４のレベル変換回路では、図６に示すよ
うに、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれ
のバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ
接続することで、製造プロセスにおいて、図５に示した
ように、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェ
ル１０２をＰ形基板１０１と電気的に分離する必要がな
いので、ボトムＮウェル１０４を形成する必要がなくな
る。
【００４２】以上のように、この実施の形態４によれ
ば、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれの
バックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接
続した構成を有するので、実施の形態２で示した効果に
加え、製造プロセスにおいて、ＮＭＯＳトランジスタＭ
Ｎ１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気
的に分離する必要がなく、従って、ボトムＮウェル１０
４を形成する必要がなくなるので、その分製造プロセス
が簡単となり、製造プロセスコストを削減できる。
ば、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれの
バックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接
続した構成を有するので、実施の形態２で示した効果に
加え、製造プロセスにおいて、ＮＭＯＳトランジスタＭ
Ｎ１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気
的に分離する必要がなく、従って、ボトムＮウェル１０
４を形成する必要がなくなるので、その分製造プロセス
が簡単となり、製造プロセスコストを削減できる。
【００４３】実施の形態５．図７は、この発明の実施の
形態５によるレベル変換回路（半導体集積回路）を示す
回路図であり、図において、ＶＤＤは正の電源電圧、Ｖ
ＥＥは負の電源電圧、ＧＮＤは接地電位、１は正のＣＭ
ＯＳレベル（例えば、ハイ（Ｈ）レベルは正の電源電
圧、ロウ（Ｌ）レベルは接地電位ＧＮＤ）を入力する入
力端子、４は負のＥＣＬレベル（例えば、Ｈレベルは−
０．９Ｖ、Ｌレベルは−１．７Ｖ）を出力する非反転出
力端子、５はＥＣＬレベルを出力する反転出力端子、Ｒ
５およびＲ６は抵抗素子（第１の負荷抵抗、第２の負荷
抵抗）であり同一の値を持つ。５０は、正のＣＭＯＳレ
ベルを負のＥＣＬレベルに変換するＣＭＯＳ−ＥＣＬ
（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）変換
部である。その他の構成は、図１に示した実施の形態１
のレベル変換回路のものと同様なので、ここではその説
明を省略する。
形態５によるレベル変換回路（半導体集積回路）を示す
回路図であり、図において、ＶＤＤは正の電源電圧、Ｖ
ＥＥは負の電源電圧、ＧＮＤは接地電位、１は正のＣＭ
ＯＳレベル（例えば、ハイ（Ｈ）レベルは正の電源電
圧、ロウ（Ｌ）レベルは接地電位ＧＮＤ）を入力する入
力端子、４は負のＥＣＬレベル（例えば、Ｈレベルは−
０．９Ｖ、Ｌレベルは−１．７Ｖ）を出力する非反転出
力端子、５はＥＣＬレベルを出力する反転出力端子、Ｒ
５およびＲ６は抵抗素子（第１の負荷抵抗、第２の負荷
抵抗）であり同一の値を持つ。５０は、正のＣＭＯＳレ
ベルを負のＥＣＬレベルに変換するＣＭＯＳ−ＥＣＬ
（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）変換
部である。その他の構成は、図１に示した実施の形態１
のレベル変換回路のものと同様なので、ここではその説
明を省略する。
【００４４】この実施の形態５のレベル変換回路は、正
のＣＭＯＳレベルを負のＥＣＬレベルへ小さな遅延時間
で、即ち高速に変換するものである。
のＣＭＯＳレベルを負のＥＣＬレベルへ小さな遅延時間
で、即ち高速に変換するものである。
【００４５】次に動作について説明する。実施の形態５
のレベル変換回路の動作は、図１に示した実施の形態１
のレベル変換回路の動作と同様であるが、出力振幅を決
定する定電流Ｉｓと、並列接続されたＮＭＯＳトランジ
スタＭＮ４および負荷抵抗Ｒ６とで決定される電圧降下
が、実施の形態１〜４で示したレベル変換回路のものよ
り大きく、例えば、０．８Ｖとなる。従って、ＥＣＬ非
反転出力端子４およびＥＣＬ反転出力端子５の電位は、
例えば、Ｈレベルが−０．９Ｖ、Ｌレベルが−１．７Ｖ
となる。この実施の形態５のレベル変換回路は、負のＥ
ＣＬレベルを出力するので、ＥＣＬレベルの装置と直接
にインタフェースをとることができる。
のレベル変換回路の動作は、図１に示した実施の形態１
のレベル変換回路の動作と同様であるが、出力振幅を決
定する定電流Ｉｓと、並列接続されたＮＭＯＳトランジ
スタＭＮ４および負荷抵抗Ｒ６とで決定される電圧降下
が、実施の形態１〜４で示したレベル変換回路のものよ
り大きく、例えば、０．８Ｖとなる。従って、ＥＣＬ非
反転出力端子４およびＥＣＬ反転出力端子５の電位は、
例えば、Ｈレベルが−０．９Ｖ、Ｌレベルが−１．７Ｖ
となる。この実施の形態５のレベル変換回路は、負のＥ
ＣＬレベルを出力するので、ＥＣＬレベルの装置と直接
にインタフェースをとることができる。
【００４６】以上のように、この実施の形態５によれ
ば、負荷抵抗Ｒ５およびＲ６のそれぞれに並列にＮＭＯ
ＳトランジスタＭＮ３およびＭＮ４を、ＣＭＯＳ出力回
路１００から供給されるＣＭＯＳレベルである相補レベ
ルを用いて直接に駆動するので、図９に示した従来のレ
ベル変換回路の場合と比較してゲートの段数を削減する
ことができ、これにより消費電力を削減でき、また半導
体集積回路の集積度を向上でき、また、小さな遅延時間
で、即ち高速でＥＣＬレベル変換を行うことができる。
つまり、バイポーラトランジスタＱ３、Ｑ４へ流れる電
流は増加するが、電源電圧ＶＤＤからＶＥＥへの貫通電
流（図９のデータ電流Ｉｓ１に相当する電流）が無くな
り、その分、レベル変換回路全体の消費電力を削減で
き、また、負のＥＣＬレベルを出力するので、ＥＣＬレ
ベルの装置と直接にインタフェースをとることができ
る。
ば、負荷抵抗Ｒ５およびＲ６のそれぞれに並列にＮＭＯ
ＳトランジスタＭＮ３およびＭＮ４を、ＣＭＯＳ出力回
路１００から供給されるＣＭＯＳレベルである相補レベ
ルを用いて直接に駆動するので、図９に示した従来のレ
ベル変換回路の場合と比較してゲートの段数を削減する
ことができ、これにより消費電力を削減でき、また半導
体集積回路の集積度を向上でき、また、小さな遅延時間
で、即ち高速でＥＣＬレベル変換を行うことができる。
つまり、バイポーラトランジスタＱ３、Ｑ４へ流れる電
流は増加するが、電源電圧ＶＤＤからＶＥＥへの貫通電
流（図９のデータ電流Ｉｓ１に相当する電流）が無くな
り、その分、レベル変換回路全体の消費電力を削減で
き、また、負のＥＣＬレベルを出力するので、ＥＣＬレ
ベルの装置と直接にインタフェースをとることができ
る。
【００４７】実施の形態６．図８は、この発明の実施の
形態６によるレベル変換回路（半導体集積回路）を示す
回路図であり、図において、６０はＣＭＯＳ−ＥＣＬ変
換部、１１０はＣＭＯＳ出力回路である。実施の形態６
のレベル変換回路では、図７に示す実施の形態５のレベ
ル変換回路内のＮＭＯＳトランジスタＭＮ１〜ＭＮ４の
それぞれのバックゲートが、負の電源電圧ＶＥＥ（−
３．３Ｖ）へ接続された構成を有している。実施の形態
６のレベル変換回路の他の構成要素は、実施の形態５の
レベル変換回路のものと同一なので、ここではその説明
を省略する。
形態６によるレベル変換回路（半導体集積回路）を示す
回路図であり、図において、６０はＣＭＯＳ−ＥＣＬ変
換部、１１０はＣＭＯＳ出力回路である。実施の形態６
のレベル変換回路では、図７に示す実施の形態５のレベ
ル変換回路内のＮＭＯＳトランジスタＭＮ１〜ＭＮ４の
それぞれのバックゲートが、負の電源電圧ＶＥＥ（−
３．３Ｖ）へ接続された構成を有している。実施の形態
６のレベル変換回路の他の構成要素は、実施の形態５の
レベル変換回路のものと同一なので、ここではその説明
を省略する。
【００４８】また、図５に示されるように、実施の形態
６のレベル変換回路では、各ＮＭＯＳトランジスタＭＮ
１〜ＭＮ４のバックゲートが、負の電源電圧ＶＥＥへ接
続されているので、図２に示すボトムＮウェル１０４を
必要としない構成であり、従って、ボトムＮウェル１０
４の製造プロセス工程を省くことができる。
６のレベル変換回路では、各ＮＭＯＳトランジスタＭＮ
１〜ＭＮ４のバックゲートが、負の電源電圧ＶＥＥへ接
続されているので、図２に示すボトムＮウェル１０４を
必要としない構成であり、従って、ボトムＮウェル１０
４の製造プロセス工程を省くことができる。
【００４９】実施の形態６のレベル変換回路は、正のＣ
ＭＯＳレベルを負のＥＣＬレベルに変換するものであ
り、また、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれ
ぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３
Ｖ）へ接続することで、ボトムＮウェル１０４を省くこ
とができ、その分レベル変換回路の製造プロセス工程数
を削減するものである。
ＭＯＳレベルを負のＥＣＬレベルに変換するものであ
り、また、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれ
ぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３
Ｖ）へ接続することで、ボトムＮウェル１０４を省くこ
とができ、その分レベル変換回路の製造プロセス工程数
を削減するものである。
【００５０】次に動作について説明する。実施の形態６
のレベル変換回路の動作は、図７に示した実施の形態５
のレベル変換回路の動作と同様である。即ち、図１に示
した実施の形態１のレベル変換回路の動作と同様である
が、出力振幅を決定する定電流Ｉｓと、並列接続された
ＮＭＯＳトランジスタＭＮ４および負荷抵抗Ｒ６とで決
定される電圧降下が、実施の形態１〜４で示したレベル
変換回路のものより大きく、例えば、０．８Ｖとなる。
従って、ＥＣＬ非反転出力端子４およびＥＣＬ反転出力
端子５の電位は、例えば、Ｈレベルが−０．９Ｖ、Ｌレ
ベルが−１．７Ｖとなる。この実施の形態６のレベル変
換回路は、負のＥＣＬレベルを出力するので、ＥＣＬレ
ベルの装置と直接にインタフェースがとれる。
のレベル変換回路の動作は、図７に示した実施の形態５
のレベル変換回路の動作と同様である。即ち、図１に示
した実施の形態１のレベル変換回路の動作と同様である
が、出力振幅を決定する定電流Ｉｓと、並列接続された
ＮＭＯＳトランジスタＭＮ４および負荷抵抗Ｒ６とで決
定される電圧降下が、実施の形態１〜４で示したレベル
変換回路のものより大きく、例えば、０．８Ｖとなる。
従って、ＥＣＬ非反転出力端子４およびＥＣＬ反転出力
端子５の電位は、例えば、Ｈレベルが−０．９Ｖ、Ｌレ
ベルが−１．７Ｖとなる。この実施の形態６のレベル変
換回路は、負のＥＣＬレベルを出力するので、ＥＣＬレ
ベルの装置と直接にインタフェースがとれる。
【００５１】また、実施の形態６のレベル変換回路で
は、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれの
バックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接
続することで、製造プロセスにおいて、図２に示したＮ
ＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェル１０２を
Ｐ形基板１０１と電気的に分離する必要がないので、ボ
トムＮウェル１０４を形成する必要がなくなる。
は、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれの
バックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接
続することで、製造プロセスにおいて、図２に示したＮ
ＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェル１０２を
Ｐ形基板１０１と電気的に分離する必要がないので、ボ
トムＮウェル１０４を形成する必要がなくなる。
【００５２】以上のように、この実施の形態６によれ
ば、負のＥＣＬレベルを出力してＥＣＬレベルの装置と
直接にインタフェースをとることができる。また、ＮＭ
ＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲ
ートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続した構
成を有するので、実施の形態５で示した効果に加え、Ｎ
ＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェル１０２を
Ｐ形基板１０１と電気的に分離する必要がなく、つま
り、製造プロセスにおいて、ボトムＮウェル１０４を形
成する必要がなくなるので、その分製造プロセス工程数
を削減でき製造コストを削減できる。
ば、負のＥＣＬレベルを出力してＥＣＬレベルの装置と
直接にインタフェースをとることができる。また、ＮＭ
ＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲ
ートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続した構
成を有するので、実施の形態５で示した効果に加え、Ｎ
ＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェル１０２を
Ｐ形基板１０１と電気的に分離する必要がなく、つま
り、製造プロセスにおいて、ボトムＮウェル１０４を形
成する必要がなくなるので、その分製造プロセス工程数
を削減でき製造コストを削減できる。
【００５３】
【発明の効果】以上のように、請求項１記載の発明によ
れば、第１の負荷抵抗および第２の負荷抵抗と、第１の
負荷抵抗および前記第２の負荷抵抗にそれぞれ並列に接
続され、正のＣＭＯＳレベルで直接駆動される第１のＮ
ＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタ
と、並列に接続された第１のＮＭＯＳトランジスタおよ
び第１の負荷抵抗に対して直列に接続された第１のバイ
ポーラトランジスタ、および並列に接続された第２のＮ
ＭＯＳトランジスタおよび第２の負荷抵抗に対して直列
に接続された第２のバイポーラトランジスタとからなる
対のバイポーラトランジスタとを備え、第１のバイポー
ラトランジスタおよび第２のバイポーラトランジスタの
双方のエミッタを共通に接続し、第１のバイポーラトラ
ンジスタのコレクタの電位より所定電位低い電圧を第２
のバイポーラトランジスタのベースへ入力するように構
成したので、正帰還の正のＣＭＯＳレベルを負のＬＣＭ
Ｌレベルへ小さい遅延時間で、即ち高速で変換し、また
消費電力を削減できる効果がある。
れば、第１の負荷抵抗および第２の負荷抵抗と、第１の
負荷抵抗および前記第２の負荷抵抗にそれぞれ並列に接
続され、正のＣＭＯＳレベルで直接駆動される第１のＮ
ＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタ
と、並列に接続された第１のＮＭＯＳトランジスタおよ
び第１の負荷抵抗に対して直列に接続された第１のバイ
ポーラトランジスタ、および並列に接続された第２のＮ
ＭＯＳトランジスタおよび第２の負荷抵抗に対して直列
に接続された第２のバイポーラトランジスタとからなる
対のバイポーラトランジスタとを備え、第１のバイポー
ラトランジスタおよび第２のバイポーラトランジスタの
双方のエミッタを共通に接続し、第１のバイポーラトラ
ンジスタのコレクタの電位より所定電位低い電圧を第２
のバイポーラトランジスタのベースへ入力するように構
成したので、正帰還の正のＣＭＯＳレベルを負のＬＣＭ
Ｌレベルへ小さい遅延時間で、即ち高速で変換し、また
消費電力を削減できる効果がある。
【００５４】請求項２記載の発明によれば、第２のＮＭ
ＯＳトランジスタのソースにベースが接続され、エミッ
タが第１のバイポーラトランジスタのベースに接続され
た第３のバイポーラトランジスタと、第１のバイポーラ
トランジスタのコレクタにベースが接続され、コレクタ
の電位より所定電位低下させた電圧を第２のバイポーラ
トランジスタのベースへ供給する第４のバイポーラトラ
ンジスタとを備えるように構成したので、正帰還の正の
ＣＭＯＳレベルを負のＬＣＭＬレベルへ小さい遅延時間
で変換し、また消費電力を削減できる効果がある。
ＯＳトランジスタのソースにベースが接続され、エミッ
タが第１のバイポーラトランジスタのベースに接続され
た第３のバイポーラトランジスタと、第１のバイポーラ
トランジスタのコレクタにベースが接続され、コレクタ
の電位より所定電位低下させた電圧を第２のバイポーラ
トランジスタのベースへ供給する第４のバイポーラトラ
ンジスタとを備えるように構成したので、正帰還の正の
ＣＭＯＳレベルを負のＬＣＭＬレベルへ小さい遅延時間
で変換し、また消費電力を削減できる効果がある。
【００５５】請求項３記載の発明によれば、第１の負荷
抵抗および第２の負荷抵抗と、第１の負荷抵抗および第
２の負荷抵抗に、それぞれ並列に接続され、正のＣＭＯ
Ｓレベルで直接駆動される第１のＮＭＯＳトランジスタ
および第２のＮＭＯＳトランジスタと、並列に接続され
た第１のＮＭＯＳトランジスタおよび第１の負荷抵抗に
対して直列に接続された第１のバイポーラトランジスタ
と、並列に接続された第２のＮＭＯＳトランジスタおよ
び第２の負荷抵抗に対して直列に接続された第２のバイ
ポーラトランジスタからなり、第１のバイポーラトラン
ジスタおよび第２のバイポーラトランジスタの双方のエ
ミッタを共通接続し、第１のバイポーラトランジスタの
コレクタの電圧が前記第２のバイポーラトランジスタの
ベースへ入力される構成を持つ対のバイポーラトランジ
スタとを備えるように構成したので、正帰還の正のＣＭ
ＯＳレベルを負のＬＣＭＬレベルへ小さな遅延時間で、
即ち高速で変換でき、また消費電力を削減できる効果が
ある。
抵抗および第２の負荷抵抗と、第１の負荷抵抗および第
２の負荷抵抗に、それぞれ並列に接続され、正のＣＭＯ
Ｓレベルで直接駆動される第１のＮＭＯＳトランジスタ
および第２のＮＭＯＳトランジスタと、並列に接続され
た第１のＮＭＯＳトランジスタおよび第１の負荷抵抗に
対して直列に接続された第１のバイポーラトランジスタ
と、並列に接続された第２のＮＭＯＳトランジスタおよ
び第２の負荷抵抗に対して直列に接続された第２のバイ
ポーラトランジスタからなり、第１のバイポーラトラン
ジスタおよび第２のバイポーラトランジスタの双方のエ
ミッタを共通接続し、第１のバイポーラトランジスタの
コレクタの電圧が前記第２のバイポーラトランジスタの
ベースへ入力される構成を持つ対のバイポーラトランジ
スタとを備えるように構成したので、正帰還の正のＣＭ
ＯＳレベルを負のＬＣＭＬレベルへ小さな遅延時間で、
即ち高速で変換でき、また消費電力を削減できる効果が
ある。
【００５６】請求項４記載の発明によれば、第１の負荷
抵抗および第２の負荷抵抗と、第１の負荷抵抗および第
２の負荷抵抗に、それぞれ並列に接続され、正のＣＭＯ
Ｓレベルで直接駆動される第１のＮＭＯＳトランジスタ
および第２のＮＭＯＳトランジスタと、並列に接続され
た第１のＮＭＯＳトランジスタおよび前記第１の負荷抵
抗に対して直列に接続された第１のバイポーラトランジ
スタと、並列に接続された第２のＮＭＯＳトランジスタ
および第２の負荷抵抗に対して直列に接続された第２の
バイポーラトランジスタからなり、第１のバイポーラト
ランジスタおよび第２のバイポーラトランジスタの双方
のエミッタを共通接続し、第１のバイポーラトランジス
タのコレクタの電圧より所定電位低い電圧が第２のバイ
ポーラトランジスタのベースへ入力される構成を持つ対
のバイポーラトランジスタとを備えるように構成したの
で、正帰還の正のＣＭＯＳレベルを負のＥＣＬレベルへ
小さい遅延時間で、即ち高速で変換でき、また消費電力
を削減できる効果がある。
抵抗および第２の負荷抵抗と、第１の負荷抵抗および第
２の負荷抵抗に、それぞれ並列に接続され、正のＣＭＯ
Ｓレベルで直接駆動される第１のＮＭＯＳトランジスタ
および第２のＮＭＯＳトランジスタと、並列に接続され
た第１のＮＭＯＳトランジスタおよび前記第１の負荷抵
抗に対して直列に接続された第１のバイポーラトランジ
スタと、並列に接続された第２のＮＭＯＳトランジスタ
および第２の負荷抵抗に対して直列に接続された第２の
バイポーラトランジスタからなり、第１のバイポーラト
ランジスタおよび第２のバイポーラトランジスタの双方
のエミッタを共通接続し、第１のバイポーラトランジス
タのコレクタの電圧より所定電位低い電圧が第２のバイ
ポーラトランジスタのベースへ入力される構成を持つ対
のバイポーラトランジスタとを備えるように構成したの
で、正帰還の正のＣＭＯＳレベルを負のＥＣＬレベルへ
小さい遅延時間で、即ち高速で変換でき、また消費電力
を削減できる効果がある。
【００５７】請求項５記載の発明によれば、第１のＮＭ
ＯＳトランジスタおよび第２のＮＭＯＳトランジスタの
それぞれのバックゲートを電源電圧へ直接に接続するよ
うに構成したので、製造プロセス工程数を削減でき、製
造コストを削減できる効果がある。
ＯＳトランジスタおよび第２のＮＭＯＳトランジスタの
それぞれのバックゲートを電源電圧へ直接に接続するよ
うに構成したので、製造プロセス工程数を削減でき、製
造コストを削減できる効果がある。
【００５８】請求項６記載の発明によれば、第１のＮＭ
ＯＳトランジスタのソースとバックゲートとを接続し、
第２のＮＭＯＳトランジスタのソースとバックゲートと
を接続するように構成したので、正帰還の正のＣＭＯＳ
レベルを負のＬＣＭＬレベルまたはＥＣＬレベルへ小さ
い遅延時間で変換できる効果がある。
ＯＳトランジスタのソースとバックゲートとを接続し、
第２のＮＭＯＳトランジスタのソースとバックゲートと
を接続するように構成したので、正帰還の正のＣＭＯＳ
レベルを負のＬＣＭＬレベルまたはＥＣＬレベルへ小さ
い遅延時間で変換できる効果がある。
【図１】 この発明の実施の形態１によるレベル変換回
路を示す回路図である。
路を示す回路図である。
【図２】 図１に示す実施の形態１のレベル変換回路の
構成要素であるＮＭＯＳトランジスタおよびＰＭＯＳト
ランジスタを示す断面図である。
構成要素であるＮＭＯＳトランジスタおよびＰＭＯＳト
ランジスタを示す断面図である。
【図３】 この発明の実施の形態２によるレベル変換回
路を示す回路図である。
路を示す回路図である。
【図４】 この発明の実施の形態３によるレベル変換回
路を示す回路図である。
路を示す回路図である。
【図５】 図４に示す実施の形態３のレベル変換回路の
構成要素であるＮＭＯＳトランジスタおよびＰＭＯＳト
ランジスタを示す断面図である。
構成要素であるＮＭＯＳトランジスタおよびＰＭＯＳト
ランジスタを示す断面図である。
【図６】 この発明の実施の形態４によるレベル変換回
路を示す回路図である。
路を示す回路図である。
【図７】 この発明の実施の形態５によるレベル変換回
路を示す回路図である。
路を示す回路図である。
【図８】 この発明の実施の形態６によるレベル変換回
路を示す回路図である。
路を示す回路図である。
【図９】 正のＣＭＯＳレベルを負のＬＣＭＬレベルに
変換する従来のレベル変換回路を示す回路図である。
変換する従来のレベル変換回路を示す回路図である。
【図１０】 正のＣＭＯＳレベルを負のＥＣＬレベルに
変換する従来のレベル変換回路を示す回路図である。
変換する従来のレベル変換回路を示す回路図である。
Ｑ１ バイポーラトランジスタ（第１のバイポーラトラ
ンジスタ）、Ｑ２ バイポーラトランジスタ（第２のバ
イポーラトランジスタ）、Ｑ３ バイポーラトランジス
タ（第３のバイポーラトランジスタ）、Ｑ４ バイポー
ラトランジスタ（第４のバイポーラトランジスタ）、Ｒ
１、Ｒ５ 負荷抵抗（第１の負荷抵抗）、Ｒ２、Ｒ６
負荷抵抗（第２の負荷抵抗）、ＭＮ３ ＮＭＯＳトラン
ジスタ（第１のＮＭＯＳトランジスタ）、ＭＮ４ ＮＭ
ＯＳトランジスタ（第２のＮＭＯＳトランジスタ）。
ンジスタ）、Ｑ２ バイポーラトランジスタ（第２のバ
イポーラトランジスタ）、Ｑ３ バイポーラトランジス
タ（第３のバイポーラトランジスタ）、Ｑ４ バイポー
ラトランジスタ（第４のバイポーラトランジスタ）、Ｒ
１、Ｒ５ 負荷抵抗（第１の負荷抵抗）、Ｒ２、Ｒ６
負荷抵抗（第２の負荷抵抗）、ＭＮ３ ＮＭＯＳトラン
ジスタ（第１のＮＭＯＳトランジスタ）、ＭＮ４ ＮＭ
ＯＳトランジスタ（第２のＮＭＯＳトランジスタ）。
Claims (6)
- 【請求項１】 第１の負荷抵抗および第２の負荷抵抗
と、前記第１の負荷抵抗および前記第２の負荷抵抗のそ
れぞれに並列に接続され正のＣＭＯＳレベルで直接駆動
される第１のＮＭＯＳトランジスタおよび第２のＮＭＯ
Ｓトランジスタと、並列に接続された前記第１のＮＭＯ
Ｓトランジスタおよび前記第１の負荷抵抗に対して直列
に接続された第１のバイポーラトランジスタおよび並列
に接続された前記第２のＮＭＯＳトランジスタおよび前
記第２の負荷抵抗に対して直列に接続された第２のバイ
ポーラトランジスタからなる対のバイポーラトランジス
タとを備え、前記第１のバイポーラトランジスタおよび
前記第２のバイポーラトランジスタの双方のエミッタは
共通接続され、前記第１のバイポーラトランジスタのコ
レクタの電位より所定電位低い電圧が前記第２のバイポ
ーラトランジスタのベースへ入力され、正帰還の前記正
のＣＭＯＳレベルを負のＬＣＭＬレベルへ変換すること
を特徴とする半導体集積回路。 - 【請求項２】 第２のＮＭＯＳトランジスタのソースに
ベースが接続され、かつエミッタが第１のバイポーラト
ランジスタのベースに接続された第３のバイポーラトラ
ンジスタと、前記第１のバイポーラトランジスタのコレ
クタにベースが接続され、かつ前記コレクタの電位より
所定電位低下させた電圧を第２のバイポーラトランジス
タのベースへ供給する第４のバイポーラトランジスタと
をさらに備えたことを特徴とする請求項１記載の半導体
集積回路。 - 【請求項３】 第１の負荷抵抗および第２の負荷抵抗
と、前記第１の負荷抵抗および前記第２の負荷抵抗に、
それぞれ並列に接続され、正のＣＭＯＳレベルで直接駆
動される第１のＮＭＯＳトランジスタおよび第２のＮＭ
ＯＳトランジスタと、並列に接続された前記第１のＮＭ
ＯＳトランジスタおよび前記第１の負荷抵抗に対して直
列に接続された第１のバイポーラトランジスタと、並列
に接続された前記第２のＮＭＯＳトランジスタおよび前
記第２の負荷抵抗に対して直列に接続された第２のバイ
ポーラトランジスタからなり、前記第１のバイポーラト
ランジスタおよび前記第２のバイポーラトランジスタの
双方のエミッタが共通接続され、前記第１のバイポーラ
トランジスタのコレクタの電圧が前記第２のバイポーラ
トランジスタのベースへ入力される構成を持つ対のバイ
ポーラトランジスタとを備えた、正帰還の前記正のＣＭ
ＯＳレベルを負のＬＣＭＬレベルへ変換することを特徴
とする半導体集積回路。 - 【請求項４】 第１の負荷抵抗および第２の負荷抵抗
と、前記第１の負荷抵抗および前記第２の負荷抵抗に、
それぞれ並列に接続され、正のＣＭＯＳレベルで直接駆
動される第１のＮＭＯＳトランジスタおよび第２のＮＭ
ＯＳトランジスタと、並列に接続された前記第１のＮＭ
ＯＳトランジスタおよび前記第１の負荷抵抗に対して直
列に接続された第１のバイポーラトランジスタと、並列
に接続された前記第２のＮＭＯＳトランジスタおよび前
記第２の負荷抵抗に対して直列に接続された第２のバイ
ポーラトランジスタからなり、前記第１のバイポーラト
ランジスタおよび前記第２のバイポーラトランジスタの
双方のエミッタが共通接続され、前記第１のバイポーラ
トランジスタのコレクタの電圧より所定電位低い電圧が
前記第２のバイポーラトランジスタのベースへ入力され
る構成を持つ対のバイポーラトランジスタとを備えた、
正帰還の前記正のＣＭＯＳレベルを負のＥＣＬレベルへ
変換することを特徴とする半導体集積回路。 - 【請求項５】 第１のＮＭＯＳトランジスタおよび第２
のＮＭＯＳトランジスタのそれぞれのバックゲートが電
源電圧へ直接に接続されていることを特徴とする請求項
１から請求項４のうちのいずれか１項記載の半導体集積
回路。 - 【請求項６】 第１のＮＭＯＳトランジスタのソースと
バックゲートが接続され、第２のＮＭＯＳトランジスタ
のソースとバックゲートが接続されていることを特徴と
する請求項１から請求項４のうちのいずれか１項記載の
半導体集積回路。
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