JPH1013209A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1013209A JPH1013209A JP8164374A JP16437496A JPH1013209A JP H1013209 A JPH1013209 A JP H1013209A JP 8164374 A JP8164374 A JP 8164374A JP 16437496 A JP16437496 A JP 16437496A JP H1013209 A JPH1013209 A JP H1013209A
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Abstract
(57)【要約】
【課題】 バイポーラトランジスタとＭＯＳトランジス
タで構成された半導体集積回路において、負のＥＣＬレ
ベルを正のＣＭＯＳレベルに変換するレベル変換回路の
消費電力を削減する。 【解決手段】 負のＥＣＬレベルとリファレンス電圧と
の差動増幅器の出力がＰＭＯＳトランジスタと抵抗素子
との間に入力され、抵抗素子での電圧を出力する信号極
性変換部を備え、信号極性変換部の出力振幅を小さくす
る。第１のＣＭＯＳインバータは、信号極性変換部の出
力を拡大して出力する。さらに第２のＣＭＯＳインバー
タが正のＣＭＯＳレベルを出力する。
タで構成された半導体集積回路において、負のＥＣＬレ
ベルを正のＣＭＯＳレベルに変換するレベル変換回路の
消費電力を削減する。 【解決手段】 負のＥＣＬレベルとリファレンス電圧と
の差動増幅器の出力がＰＭＯＳトランジスタと抵抗素子
との間に入力され、抵抗素子での電圧を出力する信号極
性変換部を備え、信号極性変換部の出力振幅を小さくす
る。第１のＣＭＯＳインバータは、信号極性変換部の出
力を拡大して出力する。さらに第２のＣＭＯＳインバー
タが正のＣＭＯＳレベルを出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、バイポーラトラ
ンジスタとＭＯＳトランジスタで構成された半導体集積
回路において負のＥＣＬレベルを正のＣＭＯＳレベルに
変換する半導体集積回路に関する。
ンジスタとＭＯＳトランジスタで構成された半導体集積
回路において負のＥＣＬレベルを正のＣＭＯＳレベルに
変換する半導体集積回路に関する。
【０００２】
【従来の技術】図６は、バイポーラトランジスタとＭＯ
Ｓトランジスタで構成された半導体集積回路において負
のＥＣＬレベルを正のＣＭＯＳレベルに変換する従来の
レベル変換回路の構成を示し、図７は、レベル変換回路
内の各ノードでの電圧振幅を表す。このレベル変換回路
は、コレクタ電極が共通に接続されるＮＰＮトランジス
タＱ１、Ｑ２からなる１対の差動トランジスタを備え、
負のＥＣＬレベル(Ｈレベルは−０.９Ｖ、Ｌレベルは−
１.７Ｖ)が一方のＮＰＮトランジスタＱ１のゲート電極
に入力され、リファレンス電圧が他方のＮＰＮトランジ
スタＱ２のゲート電極に入力される。差動トランジスタ
のコレクタ電極は、定電流源を介して、負の電源電圧Ｖ
EEに接続される。ＮＰＮトランジスタＱ１のエミッタ電
極は、接地電圧ＧＮＤに接続されるが、他方のＮＰＮト
ランジスタＱ２のエミッタ電極は、第３のＮＰＮトラン
ジスタＱ３と抵抗素子Ｒ４を介して正の電源電圧ＶDDに
接続される。このＮＰＮトランジスタＱ３は、トランジ
スタＱ２のコレクターとエミッタの間の耐圧(ＢＶCEO)
を確保するために設けられる。ＮＰＮトランジスタＱ３
と抵抗素子Ｒ４は、ノードＮ１での低レベル電圧がＧＮ
Ｄになるように設定する。さらに、ＮＰＮトランジスタ
Ｑ３の飽和を防止するために、３個のＮＰＮトランジス
タと抵抗素子Ｒ５からなるバイアス回路が設けられる。
このレベル変換の後に、さらに２つのＣＭＯＳインバー
タが設けられる。次に、このレベル変換回路の定常状態
を負のＥＣＬ入力レベルがＨレベルとＬレベルの２つの
場合について説明する。負のＥＣＬ入力信号がＨレベル
の場合、トランジスタＱ１がオンして定電流Ｉsはトラ
ンジスタＱ１を流れるが、トランジスタＱ２にはオフと
なり電流は流れない。そのため、ノードＮ１の電圧はＶ
DDとなり、レベル変換回路の出力電圧はＶDDとなる。一
方、負のＥＣＬ入力信号がＬレベルの場合、トランジス
タＱ１はオフするが、トランジスタＱ２がオンして定電
流ＩsはトランジスタＱ２に流れる。ノードＮ１の電圧
は、ＶDDからＩsと抵抗素子Ｒ４で決まる電圧降下が生
じるので、第１のＣＭＯＳインバータのＮＭＯＳトラン
ジスタＭＮ５が十分オフする電圧(ＧＮＤ)となる。その
ため、出力電圧はＧＮＤとなる。
Ｓトランジスタで構成された半導体集積回路において負
のＥＣＬレベルを正のＣＭＯＳレベルに変換する従来の
レベル変換回路の構成を示し、図７は、レベル変換回路
内の各ノードでの電圧振幅を表す。このレベル変換回路
は、コレクタ電極が共通に接続されるＮＰＮトランジス
タＱ１、Ｑ２からなる１対の差動トランジスタを備え、
負のＥＣＬレベル(Ｈレベルは−０.９Ｖ、Ｌレベルは−
１.７Ｖ)が一方のＮＰＮトランジスタＱ１のゲート電極
に入力され、リファレンス電圧が他方のＮＰＮトランジ
スタＱ２のゲート電極に入力される。差動トランジスタ
のコレクタ電極は、定電流源を介して、負の電源電圧Ｖ
EEに接続される。ＮＰＮトランジスタＱ１のエミッタ電
極は、接地電圧ＧＮＤに接続されるが、他方のＮＰＮト
ランジスタＱ２のエミッタ電極は、第３のＮＰＮトラン
ジスタＱ３と抵抗素子Ｒ４を介して正の電源電圧ＶDDに
接続される。このＮＰＮトランジスタＱ３は、トランジ
スタＱ２のコレクターとエミッタの間の耐圧(ＢＶCEO)
を確保するために設けられる。ＮＰＮトランジスタＱ３
と抵抗素子Ｒ４は、ノードＮ１での低レベル電圧がＧＮ
Ｄになるように設定する。さらに、ＮＰＮトランジスタ
Ｑ３の飽和を防止するために、３個のＮＰＮトランジス
タと抵抗素子Ｒ５からなるバイアス回路が設けられる。
このレベル変換の後に、さらに２つのＣＭＯＳインバー
タが設けられる。次に、このレベル変換回路の定常状態
を負のＥＣＬ入力レベルがＨレベルとＬレベルの２つの
場合について説明する。負のＥＣＬ入力信号がＨレベル
の場合、トランジスタＱ１がオンして定電流Ｉsはトラ
ンジスタＱ１を流れるが、トランジスタＱ２にはオフと
なり電流は流れない。そのため、ノードＮ１の電圧はＶ
DDとなり、レベル変換回路の出力電圧はＶDDとなる。一
方、負のＥＣＬ入力信号がＬレベルの場合、トランジス
タＱ１はオフするが、トランジスタＱ２がオンして定電
流ＩsはトランジスタＱ２に流れる。ノードＮ１の電圧
は、ＶDDからＩsと抵抗素子Ｒ４で決まる電圧降下が生
じるので、第１のＣＭＯＳインバータのＮＭＯＳトラン
ジスタＭＮ５が十分オフする電圧(ＧＮＤ)となる。その
ため、出力電圧はＧＮＤとなる。
【０００３】
【発明が解決しようとする課題】従来のレベル変換回路
では、ノードＮ１の電圧がＶDDからＧＮＤまで変化する
ため、定電流Ｉsは大きく、消費電力が大きくなるとい
う問題があった。また、負のＥＣＬ入力レベルがＨレベ
ルの時にトランジスタＱ２のコレクターとエミッタの間
の耐圧(ＢＶCEO)を確保するためのトランジスタＱ３の
飽和防止用として、トランジスタＱ４〜Ｑ６と抵抗素子
Ｒ５から構成されたバイアス回路が必要であり、消費電
力が大きくなるという問題があった。
では、ノードＮ１の電圧がＶDDからＧＮＤまで変化する
ため、定電流Ｉsは大きく、消費電力が大きくなるとい
う問題があった。また、負のＥＣＬ入力レベルがＨレベ
ルの時にトランジスタＱ２のコレクターとエミッタの間
の耐圧(ＢＶCEO)を確保するためのトランジスタＱ３の
飽和防止用として、トランジスタＱ４〜Ｑ６と抵抗素子
Ｒ５から構成されたバイアス回路が必要であり、消費電
力が大きくなるという問題があった。
【０００４】なお、特開平１−１９５７１９号公報に
は、負のＥＣＬレベルを正のＣＭＯＳレベルに変換する
回路が記載されている。この回路は、特定の範囲のしき
い値電圧を有するＰチャンネルＭＯＳトランジスタを用
いてレベル変換を行うものである。これに対し、本発明
のレベル変換回路は、通常のしきい値電圧を有するＭＯ
Ｓトランジスタを用いる。
は、負のＥＣＬレベルを正のＣＭＯＳレベルに変換する
回路が記載されている。この回路は、特定の範囲のしき
い値電圧を有するＰチャンネルＭＯＳトランジスタを用
いてレベル変換を行うものである。これに対し、本発明
のレベル変換回路は、通常のしきい値電圧を有するＭＯ
Ｓトランジスタを用いる。
【０００５】本発明は、上記の問題点を解決するために
なされたもので、負のＥＣＬレベルを正のＣＭＯＳレベ
ルに変換する半導体集積回路において、消費電力を削減
することを目的としている。
なされたもので、負のＥＣＬレベルを正のＣＭＯＳレベ
ルに変換する半導体集積回路において、消費電力を削減
することを目的としている。
【０００６】
【課題を解決するための手段】本発明に係る半導体集積
回路は、負のＥＣＬレベルを正のＣＭＯＳレベルに変換
する回路である。この半導体集積回路は、信号極性変換
部と第１のインバータとからなる。信号極性変換部は、
エミッタ電極を共通とし、ベース電極に負のＥＣＬレベ
ルを入力する第１のＮＰＮトランジスタとベース電極に
リファレンス電圧を与える第２のＮＰＮトランジスタと
からなる一対の差動トランジスタ、第１のＮＰＮトラン
ジスタのコレクタ電極と接地電圧との間に接続された第
１の抵抗素子、及び、共通に接続されたエミッタ電極に
接続された定電流源からなる差動増幅器と、ソース電極
が正の電源電圧に接続され、ゲート電極が接地電圧供給
端子に接続され、ドレイン電極が第１のＮＰＮトランジ
スタのコレクタ電極に接続された第１のＰＭＯＳトラン
ジスタと、前記第１のＰＭＯＳトランジスタのドレイン
電極と接地電圧との間に接続された第２の抵抗素子とか
らなり、第２の抵抗素子での電圧を出力する。第１のイ
ンバータは、前記信号極性変換部の出力を正の電源電圧
から接地電圧まで振幅を拡大して出力する。
回路は、負のＥＣＬレベルを正のＣＭＯＳレベルに変換
する回路である。この半導体集積回路は、信号極性変換
部と第１のインバータとからなる。信号極性変換部は、
エミッタ電極を共通とし、ベース電極に負のＥＣＬレベ
ルを入力する第１のＮＰＮトランジスタとベース電極に
リファレンス電圧を与える第２のＮＰＮトランジスタと
からなる一対の差動トランジスタ、第１のＮＰＮトラン
ジスタのコレクタ電極と接地電圧との間に接続された第
１の抵抗素子、及び、共通に接続されたエミッタ電極に
接続された定電流源からなる差動増幅器と、ソース電極
が正の電源電圧に接続され、ゲート電極が接地電圧供給
端子に接続され、ドレイン電極が第１のＮＰＮトランジ
スタのコレクタ電極に接続された第１のＰＭＯＳトラン
ジスタと、前記第１のＰＭＯＳトランジスタのドレイン
電極と接地電圧との間に接続された第２の抵抗素子とか
らなり、第２の抵抗素子での電圧を出力する。第１のイ
ンバータは、前記信号極性変換部の出力を正の電源電圧
から接地電圧まで振幅を拡大して出力する。
【０００７】本発明に係る半導体集積回路は、負のＥＣ
Ｌレベルを正のＣＭＯＳレベルに変換するレベル変換回
路において、第１コンバータに供給される電圧を第２イ
ンバータがスイッチングする振幅(ＰＭＯＳトランジス
タは常時オン状態)とし、第２インバータにより振幅を
ＶDDと接地電圧の間に拡大する。この構成による利点
は、第１インバータに入力される振幅が小さいため、定
電流Ｉsを小さくできることである。また、従来の半導
体集積回路においては第１インバータでの電圧がＶDDか
らＧＮＤまで変化するため、定電流Ｉsは大きく、消費
電力が大きかったが、本発明では、定電流を半減でき
る。また、従来は、トランジスタＱ２の耐圧を確保する
ためのトランジスタＱ３と、そのトランジスタＱ３の飽
和防止用としてバイアス回路（Ｑ４〜Ｑ６、Ｒ５）が必
要であり、消費電力を大きくしていたが、本発明では振
幅が小さい(第１インバータに入力される振幅のＨレベ
ルが低い)ため、耐圧用のトランジスタが不要となり、
したがってバイアス回路を省略できる。本発明の半導体
集積回路の欠点は、第１インバータに入力される振幅を
第１インバータがスイッチングする振幅とするので、第
１インバータにおけるＶDDとＧＮＤの間の電流は増加す
ることである。しかし、第１インバータに入力される電
圧を小さくし、インバータにより信号振幅を拡大するの
で、定電流Ｉsは小さくできる。電流の減少分の方が大
きいため、回路全体の消費電力は減少する。
Ｌレベルを正のＣＭＯＳレベルに変換するレベル変換回
路において、第１コンバータに供給される電圧を第２イ
ンバータがスイッチングする振幅(ＰＭＯＳトランジス
タは常時オン状態)とし、第２インバータにより振幅を
ＶDDと接地電圧の間に拡大する。この構成による利点
は、第１インバータに入力される振幅が小さいため、定
電流Ｉsを小さくできることである。また、従来の半導
体集積回路においては第１インバータでの電圧がＶDDか
らＧＮＤまで変化するため、定電流Ｉsは大きく、消費
電力が大きかったが、本発明では、定電流を半減でき
る。また、従来は、トランジスタＱ２の耐圧を確保する
ためのトランジスタＱ３と、そのトランジスタＱ３の飽
和防止用としてバイアス回路（Ｑ４〜Ｑ６、Ｒ５）が必
要であり、消費電力を大きくしていたが、本発明では振
幅が小さい(第１インバータに入力される振幅のＨレベ
ルが低い)ため、耐圧用のトランジスタが不要となり、
したがってバイアス回路を省略できる。本発明の半導体
集積回路の欠点は、第１インバータに入力される振幅を
第１インバータがスイッチングする振幅とするので、第
１インバータにおけるＶDDとＧＮＤの間の電流は増加す
ることである。しかし、第１インバータに入力される電
圧を小さくし、インバータにより信号振幅を拡大するの
で、定電流Ｉsは小さくできる。電流の減少分の方が大
きいため、回路全体の消費電力は減少する。
【０００８】好ましくは、前記の第１のＰＭＯＳトラン
ジスタのゲート電極が、接地電圧供給端子に接続される
代わりに、前記差動増幅器の第１のＮＰＮトランジスタ
のコレクタ電極に接続される。これにより、第１インバ
ータに入力される電圧振幅をさらに拡大し、第１インバ
ータによる反転動作を容易にする。前記の第１のインバ
ータは、種々の構成をとることができる。たとえば、第
１のインバータは、ソース電極が正の電源電圧に接続さ
れ、ゲート電極が信号極性変換部の出力に接続された第
２のＰＭＯＳトランジスタと、ソース電極が接地電圧に
接続され、ゲート電極が信号極性変換部の出力に接続さ
れた第１のＮＭＯＳトランジスタからなり、第２のＰＭ
ＯＳトランジスタのドレイン電極と第１のＮＭＯＳトラ
ンジスタのドレイン電極とが接続される。これにより、
信号極性変換部の出力電圧の振幅を正の電源電圧と接地
電圧の間に拡大して出力する。
ジスタのゲート電極が、接地電圧供給端子に接続される
代わりに、前記差動増幅器の第１のＮＰＮトランジスタ
のコレクタ電極に接続される。これにより、第１インバ
ータに入力される電圧振幅をさらに拡大し、第１インバ
ータによる反転動作を容易にする。前記の第１のインバ
ータは、種々の構成をとることができる。たとえば、第
１のインバータは、ソース電極が正の電源電圧に接続さ
れ、ゲート電極が信号極性変換部の出力に接続された第
２のＰＭＯＳトランジスタと、ソース電極が接地電圧に
接続され、ゲート電極が信号極性変換部の出力に接続さ
れた第１のＮＭＯＳトランジスタからなり、第２のＰＭ
ＯＳトランジスタのドレイン電極と第１のＮＭＯＳトラ
ンジスタのドレイン電極とが接続される。これにより、
信号極性変換部の出力電圧の振幅を正の電源電圧と接地
電圧の間に拡大して出力する。
【０００９】または、前記の第１のインバータは、ソー
ス電極が接地電圧に接続され、ゲート電極が信号極性変
換部の出力に接続された第１のＮＭＯＳトランジスタ
と、正の電源電圧と前記第１のＮＭＯＳトランジスタの
ドレイン電極との間に接続された第３の抵抗素子とから
なる。これにより、信号極性変換部の出力電圧の振幅を
正の電源電圧と接地電圧との間に拡大して出力する。ま
たは、前記の第１のインバータは、ソース電極が接地電
圧に接続され、ゲート電極が前記信号極性変換部の出力
に接続された第１のＮＭＯＳトランジスタと、ドレイン
電極が正の電源電圧に接続され、ゲート電極とソース電
極とが前記第１のＮＭＯＳトランジスタのドレイン端子
に接続されたディプリーション型ＮＭＯＳトランジスタ
とからなる。これにより、信号極性変換部の出力を正の
電源電圧から接地電圧まで振幅を拡大して出力する。好
ましくは、半導体集積回路は、さらに、第１のインバ−
タの出力を反転して正のＣＭＯＳレベルを出力する第２
のインバータを備える。これにより、第１インバータの
出力信号を反転し正のＣＭＯＳレベルの振幅の信号を出
力できる。好ましくは、第２のインバータは、ＣＭＯＳ
インバータであり、ソース電極が正の電源電圧に接続さ
れ、ゲート電極が前記第１のインバータの出力に接続さ
れた第３のＰＭＯＳトランジスタと、ソース電極が接地
電圧間に接続され、ゲート電極が前記第１のインバータ
の出力に接続された第２のＮＭＯＳトランジスタからな
り、第３のＰＭＯＳトランジスタのドレイン電極と第２
のＮＭＯＳトランジスタのドレイン電極とが接続され
る。
ス電極が接地電圧に接続され、ゲート電極が信号極性変
換部の出力に接続された第１のＮＭＯＳトランジスタ
と、正の電源電圧と前記第１のＮＭＯＳトランジスタの
ドレイン電極との間に接続された第３の抵抗素子とから
なる。これにより、信号極性変換部の出力電圧の振幅を
正の電源電圧と接地電圧との間に拡大して出力する。ま
たは、前記の第１のインバータは、ソース電極が接地電
圧に接続され、ゲート電極が前記信号極性変換部の出力
に接続された第１のＮＭＯＳトランジスタと、ドレイン
電極が正の電源電圧に接続され、ゲート電極とソース電
極とが前記第１のＮＭＯＳトランジスタのドレイン端子
に接続されたディプリーション型ＮＭＯＳトランジスタ
とからなる。これにより、信号極性変換部の出力を正の
電源電圧から接地電圧まで振幅を拡大して出力する。好
ましくは、半導体集積回路は、さらに、第１のインバ−
タの出力を反転して正のＣＭＯＳレベルを出力する第２
のインバータを備える。これにより、第１インバータの
出力信号を反転し正のＣＭＯＳレベルの振幅の信号を出
力できる。好ましくは、第２のインバータは、ＣＭＯＳ
インバータであり、ソース電極が正の電源電圧に接続さ
れ、ゲート電極が前記第１のインバータの出力に接続さ
れた第３のＰＭＯＳトランジスタと、ソース電極が接地
電圧間に接続され、ゲート電極が前記第１のインバータ
の出力に接続された第２のＮＭＯＳトランジスタからな
り、第３のＰＭＯＳトランジスタのドレイン電極と第２
のＮＭＯＳトランジスタのドレイン電極とが接続され
る。
【００１０】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施の形態を説明する。バイポーラトランジスタか
らなるＥＣＬ（エミッタカップルドロジック）回路と、
ＭＯＳ回路とからなる回路において、負のＥＣＬレベル
で動作するＥＣＬ回路とＣＭＯＳレベルで動作するＣＭ
ＯＳ回路との間に、ＥＣＬレベルとＣＭＯＳレベルとの
間のレベル変換を行うレベル変換回路が設けられる。本
実施形態に係るレベル変換回路は、負のＥＣＬレベル
（Ｈレベルは−０.９Ｖ、Ｌレベルは−１.７Ｖ)を正の
ＣＭＯＳレベル（たとえばＨレベルは、３.３Ｖ、Ｌレ
ベルは０Ｖ）に変換する。
明の実施の形態を説明する。バイポーラトランジスタか
らなるＥＣＬ（エミッタカップルドロジック）回路と、
ＭＯＳ回路とからなる回路において、負のＥＣＬレベル
で動作するＥＣＬ回路とＣＭＯＳレベルで動作するＣＭ
ＯＳ回路との間に、ＥＣＬレベルとＣＭＯＳレベルとの
間のレベル変換を行うレベル変換回路が設けられる。本
実施形態に係るレベル変換回路は、負のＥＣＬレベル
（Ｈレベルは−０.９Ｖ、Ｌレベルは−１.７Ｖ)を正の
ＣＭＯＳレベル（たとえばＨレベルは、３.３Ｖ、Ｌレ
ベルは０Ｖ）に変換する。
【００１１】〈実施の形態１〉この発明の実施の形態１
のレベル変換回路を図１を用いて説明する。図１に示し
たレベル変換回路は、信号極性変換回路１０と２段のＣ
ＭＯＳインバータ２０、３０からなり、正の電源電圧Ｖ
DD（＋３.３Ｖ）を供給する端子、負の電源電圧Ｖ
EE（−４.５Ｖ）を供給する端子、および、接地電圧Ｇ
ＮＤを供給する端子を備える。信号極性変換回路１０
は、エミッタ電極を共通とする並列のＮＰＮトランジス
タＱ１、Ｑ２からなる１対の差動トランジスタを備え
る。一方の入力端子１はトランジスタＱ１のゲート端子
に接続され、負のＥＣＬレベル(Ｈレベルは−０.９Ｖ、
Ｌレベルは−１.７Ｖ)を入力する端子である。他方の入
力端子２は、他のトランジスタＱ２のゲート端子に接続
され、リファレンス電圧供給端子(−１.３Ｖ)である。
両ＮＰＮトランジスタのエミッタ端子は、定電流Ｉsを
供給する共通の定電流源を介して、負電源電圧供給端子
に接続される。また、一方のトランジスタＱ１のコレク
タ端子は、抵抗素子Ｒ１を介して接地電圧供給端子に接
続されるとともに、ＰＭＯＳトランジスタＭＰ１のゲー
ト端子に接続される。このＰＭＯＳトランジスタＭＰ１
は、一方で正電源電圧供給端子に接続されるが、他方
で、接続ノードＮ１を経て、ＮＰＮトランジスタＱ２に
接続されるとともに、抵抗素子Ｒ２を介して接地電圧接
続端子にも接続される。第１ＣＭＯＳインバータ２０
は、接続ノードＮ２を介して直列に接続される１対のＰ
ＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ
１からなり、信号極性変換回路１０の接続ノードＮ１の
信号が、両トランジスタＭＰ２、ＭＮ１のゲート端子に
入力される。さらに、第２ＣＭＯＳインバータ３０は、
出力端子３を介して直列に接続される１対のＰＭＯＳト
ランジスタＭＰ３とＮＭＯＳトランジスタＭＮ２からな
り、第１ＣＭＯＳインバータ２０の接続ノードＮ２の信
号が、両トランジスタＭＰ３、ＭＮ２のゲート端子に入
力される。出力端子３は、正のＣＭＯＳレベル(Ｈレベ
ルは正の電源電圧、Ｌレベルは接地電圧)を出力する端
子である。なお、図において、ＩMP1はトランジスタＭ
Ｐ１に流れる電流を、ＩR2は抵抗素子Ｒ２に流れる電流
を表す。
のレベル変換回路を図１を用いて説明する。図１に示し
たレベル変換回路は、信号極性変換回路１０と２段のＣ
ＭＯＳインバータ２０、３０からなり、正の電源電圧Ｖ
DD（＋３.３Ｖ）を供給する端子、負の電源電圧Ｖ
EE（−４.５Ｖ）を供給する端子、および、接地電圧Ｇ
ＮＤを供給する端子を備える。信号極性変換回路１０
は、エミッタ電極を共通とする並列のＮＰＮトランジス
タＱ１、Ｑ２からなる１対の差動トランジスタを備え
る。一方の入力端子１はトランジスタＱ１のゲート端子
に接続され、負のＥＣＬレベル(Ｈレベルは−０.９Ｖ、
Ｌレベルは−１.７Ｖ)を入力する端子である。他方の入
力端子２は、他のトランジスタＱ２のゲート端子に接続
され、リファレンス電圧供給端子(−１.３Ｖ)である。
両ＮＰＮトランジスタのエミッタ端子は、定電流Ｉsを
供給する共通の定電流源を介して、負電源電圧供給端子
に接続される。また、一方のトランジスタＱ１のコレク
タ端子は、抵抗素子Ｒ１を介して接地電圧供給端子に接
続されるとともに、ＰＭＯＳトランジスタＭＰ１のゲー
ト端子に接続される。このＰＭＯＳトランジスタＭＰ１
は、一方で正電源電圧供給端子に接続されるが、他方
で、接続ノードＮ１を経て、ＮＰＮトランジスタＱ２に
接続されるとともに、抵抗素子Ｒ２を介して接地電圧接
続端子にも接続される。第１ＣＭＯＳインバータ２０
は、接続ノードＮ２を介して直列に接続される１対のＰ
ＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ
１からなり、信号極性変換回路１０の接続ノードＮ１の
信号が、両トランジスタＭＰ２、ＭＮ１のゲート端子に
入力される。さらに、第２ＣＭＯＳインバータ３０は、
出力端子３を介して直列に接続される１対のＰＭＯＳト
ランジスタＭＰ３とＮＭＯＳトランジスタＭＮ２からな
り、第１ＣＭＯＳインバータ２０の接続ノードＮ２の信
号が、両トランジスタＭＰ３、ＭＮ２のゲート端子に入
力される。出力端子３は、正のＣＭＯＳレベル(Ｈレベ
ルは正の電源電圧、Ｌレベルは接地電圧)を出力する端
子である。なお、図において、ＩMP1はトランジスタＭ
Ｐ１に流れる電流を、ＩR2は抵抗素子Ｒ２に流れる電流
を表す。
【００１２】次に、図１に示したレベル変換回路の動作
について、図２と図３を参照して説明する。図２は、接
続ノードＮ１の定常状態の動作点を表す図であり、縦軸
は各種の電流値を表し、横軸はノードＮ１での電圧を表
す。ここに、ＩMP1(Ｈ)は、入力端子１の入力信号がＨ
レベルの時にトランジスタＭＰ１に流れる電流を表し、
ＩMP1(Ｌ)は、入力端子１の入力信号がＬレベルの時に
トランジスタＭＰ１に流れる電流を表す。ＶN1Hは、入
力信号がＨレベルの時の接続ノードＮ１の電圧を表し、
ＶN1Lは、入力信号がＬレベルの時の接続ノードＮ１の
電圧を表す。また、図３は、回路内の各ノードでの信号
の振幅を表す図である。
について、図２と図３を参照して説明する。図２は、接
続ノードＮ１の定常状態の動作点を表す図であり、縦軸
は各種の電流値を表し、横軸はノードＮ１での電圧を表
す。ここに、ＩMP1(Ｈ)は、入力端子１の入力信号がＨ
レベルの時にトランジスタＭＰ１に流れる電流を表し、
ＩMP1(Ｌ)は、入力端子１の入力信号がＬレベルの時に
トランジスタＭＰ１に流れる電流を表す。ＶN1Hは、入
力信号がＨレベルの時の接続ノードＮ１の電圧を表し、
ＶN1Lは、入力信号がＬレベルの時の接続ノードＮ１の
電圧を表す。また、図３は、回路内の各ノードでの信号
の振幅を表す図である。
【００１３】次に、上述のレベル変換回路の定常状態を
負のＥＣＬ入力レベルがＨレベルとＬレベルの２つの場
合について説明する。第１に、負のＥＣＬ入力レベルが
Ｈレベルの場合、トランジスタＱ１がオンして定電流Ｉ
sはトランジスタＱ１に流れるが、トランジスタＱ２は
オフとなり電流は流れない。そのため、ノードＮ１はＮ
ＭＯＳトランジスタＭＰ１と抵抗素子Ｒ２で分圧される
電圧となる。この場合、ノードＮ１には、電流ＩR2＝電
流ＩMP1(Ｈ)が流れるので、図２に示すように、ノード
Ｎ１の電圧ＶN1Hは、電流ＩR2と電流ＩMP1(Ｈ)の交点即
ちＶN1Hの電圧となり、電源電圧ＶDDよりずっと小さく
なる。したがって、定電流回路により供給される定電流
Ｉsの値は、従来のレベル変換回路に比べほぼ半減す
る。その電圧ＶN1HをＮＭＯＳトランジスタＭＮ１のチ
ャネル幅ＷnとＰＭＯＳトランジスタＭＰ２のチャンネ
ル幅Ｗpの比Ｗn／Ｗpが大きいＣＭＯＳインバータ(ＭＰ
２、ＭＮ１)を用いることにより、ノードＮ２の電圧を
ほぼＧＮＤにする（図３参照）。ただし、ノードＮ２の
電圧は、完全には０にならないので、第１のＣＭＯＳイ
ンバータ２０には電流が流れることになる。次に、第２
のＣＭＯＳインバータ３０に接続することにより、出力
端子３の電圧はＶDDとなる。
負のＥＣＬ入力レベルがＨレベルとＬレベルの２つの場
合について説明する。第１に、負のＥＣＬ入力レベルが
Ｈレベルの場合、トランジスタＱ１がオンして定電流Ｉ
sはトランジスタＱ１に流れるが、トランジスタＱ２は
オフとなり電流は流れない。そのため、ノードＮ１はＮ
ＭＯＳトランジスタＭＰ１と抵抗素子Ｒ２で分圧される
電圧となる。この場合、ノードＮ１には、電流ＩR2＝電
流ＩMP1(Ｈ)が流れるので、図２に示すように、ノード
Ｎ１の電圧ＶN1Hは、電流ＩR2と電流ＩMP1(Ｈ)の交点即
ちＶN1Hの電圧となり、電源電圧ＶDDよりずっと小さく
なる。したがって、定電流回路により供給される定電流
Ｉsの値は、従来のレベル変換回路に比べほぼ半減す
る。その電圧ＶN1HをＮＭＯＳトランジスタＭＮ１のチ
ャネル幅ＷnとＰＭＯＳトランジスタＭＰ２のチャンネ
ル幅Ｗpの比Ｗn／Ｗpが大きいＣＭＯＳインバータ(ＭＰ
２、ＭＮ１)を用いることにより、ノードＮ２の電圧を
ほぼＧＮＤにする（図３参照）。ただし、ノードＮ２の
電圧は、完全には０にならないので、第１のＣＭＯＳイ
ンバータ２０には電流が流れることになる。次に、第２
のＣＭＯＳインバータ３０に接続することにより、出力
端子３の電圧はＶDDとなる。
【００１４】一方、負のＥＣＬ入力信号がＬレベルの場
合、トランジスタＱ１はオフし、トランジスタＱ２がオ
ンして定電流ＩsはトランジスタＱ２に流れ、ＰＭＯＳ
トランジスタＭＰ１と抵抗素子Ｒ２、定電流Ｉsで決ま
る電圧(ＧＮＤ)となる。この場合、ノードＮ１には、電
流ＩR2＋定電流Ｉs＝電流ＩMP1(Ｈ)が流れるので、ノー
ドＮ１の電圧ＶN1Lは、図２では、ＩR2＋ＩsとＩ
MP1(Ｌ)の交点、即ちＧＮＤの電圧となる。その電圧を
前記ＣＭＯＳインバータ(ＭＰ２、ＭＮ１)により、ノー
ドＮ２をＶDDにすることで、出力端子３の電圧はＧＮＤ
となる。このレベル変換回路においては、抵抗素子Ｒ１
をトランジスタＭＰ１に接続している。負のＥＣＬ入力
レベルがＨレベルの場合、抵抗素子Ｒ１により、ＮＭＯ
ＳトランジスタＭＰ１には−０.２Ｖの電圧が加わる。
このため、ＩMP1(Ｈ)は、ＩMP1(Ｌ)より大きくなり、こ
れにより、ノードＮ１での電圧振幅を拡大できる。変形
例として、トランジスタＭＰ１のゲート端子をＧＮＤに
接地することもできる。この場合ＩMP1(Ｈ)＝ＩMP1(Ｌ)
となるので、ノードＮ１での電圧振幅が少し狭くなる。
以上に説明したように、ノード１の電圧を、第１インバ
ータ２０のＮＭＯＳトランジスタＭＮ１がスイッチング
をする振幅（ＰＭＯＳトランジスタＭＰ２は常時オン状
態）とし、第１インバータにより振幅を正の電源電圧Ｖ
DDと接地電圧近傍まで拡大する。したがって、第１イン
バータ２０のＮＭＯＳトランジスタＭＮ１とＰＭＯＳト
ランジスタＭＰ２を、上述の入力振幅でインバータとし
て動作するように設計する。このレベル変換回路では、
第１インバータ２０に入力される振幅をＮＭＯＳトラン
ジスタＭＮ１がスイッチングする振幅(ＰＭＯＳトラン
ジスタＭＰ２は常時オン状態)とするので、ＰＭＯＳト
ランジスタＭＰ２が常時オン状態なので、ＶDDとＧＮＤ
の間の電流は増加する。しかし、第１インバータ２０に
入力される電圧を小さくし、インバータ２０により信号
振幅を拡大するので、ＶDDとＧＮＤの間での電流は増加
するが、定電流Ｉsを小さくできる。電流の減少分の方
が大きいため、回路全体の消費電力は減少する。
合、トランジスタＱ１はオフし、トランジスタＱ２がオ
ンして定電流ＩsはトランジスタＱ２に流れ、ＰＭＯＳ
トランジスタＭＰ１と抵抗素子Ｒ２、定電流Ｉsで決ま
る電圧(ＧＮＤ)となる。この場合、ノードＮ１には、電
流ＩR2＋定電流Ｉs＝電流ＩMP1(Ｈ)が流れるので、ノー
ドＮ１の電圧ＶN1Lは、図２では、ＩR2＋ＩsとＩ
MP1(Ｌ)の交点、即ちＧＮＤの電圧となる。その電圧を
前記ＣＭＯＳインバータ(ＭＰ２、ＭＮ１)により、ノー
ドＮ２をＶDDにすることで、出力端子３の電圧はＧＮＤ
となる。このレベル変換回路においては、抵抗素子Ｒ１
をトランジスタＭＰ１に接続している。負のＥＣＬ入力
レベルがＨレベルの場合、抵抗素子Ｒ１により、ＮＭＯ
ＳトランジスタＭＰ１には−０.２Ｖの電圧が加わる。
このため、ＩMP1(Ｈ)は、ＩMP1(Ｌ)より大きくなり、こ
れにより、ノードＮ１での電圧振幅を拡大できる。変形
例として、トランジスタＭＰ１のゲート端子をＧＮＤに
接地することもできる。この場合ＩMP1(Ｈ)＝ＩMP1(Ｌ)
となるので、ノードＮ１での電圧振幅が少し狭くなる。
以上に説明したように、ノード１の電圧を、第１インバ
ータ２０のＮＭＯＳトランジスタＭＮ１がスイッチング
をする振幅（ＰＭＯＳトランジスタＭＰ２は常時オン状
態）とし、第１インバータにより振幅を正の電源電圧Ｖ
DDと接地電圧近傍まで拡大する。したがって、第１イン
バータ２０のＮＭＯＳトランジスタＭＮ１とＰＭＯＳト
ランジスタＭＰ２を、上述の入力振幅でインバータとし
て動作するように設計する。このレベル変換回路では、
第１インバータ２０に入力される振幅をＮＭＯＳトラン
ジスタＭＮ１がスイッチングする振幅(ＰＭＯＳトラン
ジスタＭＰ２は常時オン状態)とするので、ＰＭＯＳト
ランジスタＭＰ２が常時オン状態なので、ＶDDとＧＮＤ
の間の電流は増加する。しかし、第１インバータ２０に
入力される電圧を小さくし、インバータ２０により信号
振幅を拡大するので、ＶDDとＧＮＤの間での電流は増加
するが、定電流Ｉsを小さくできる。電流の減少分の方
が大きいため、回路全体の消費電力は減少する。
【００１５】〈実施の形態２〉以下に、第２のＣＭＯＳ
インバータ２０の変形例を備えた実施の形態について説
明する。まず、この発明の実施の形態２を図４を参照し
て説明する。図４は、図１の第１のＣＭＯＳインバータ
２０を、抵抗素子Ｒ３とＮＭＯＳトランジスタＭＮ３か
らなるインバータに置き換えた構成である。すなわち、
このインバータでは、抵抗素子Ｒ３とＮＭＯＳトランジ
スタＭＮ３をノードＮ２を介して直接に接続し、ノード
Ｎ１での信号は、ＮＭＯＳトランジスタＭＮ３のゲート
端子に入力される。次に、このレベル変換回路の定常状
態を負のＥＣＬ入力レベルがＨレベルとＬレベルの２つ
の場合について説明する。まず、負のＥＣＬ入力信号が
Ｈレベルの時、トランジスタＱ１がオンして定電流Ｉs
はＱ１に流れ、トランジスタＱ２はオフとなり電流は流
れない。そのため、ノードＮ１はＰＭＯＳトランジスタ
ＭＰ１と抵抗素子Ｒ２で分圧される電圧となる。その電
圧を抵抗素子Ｒ３とＮＭＯＳトランジスタＭＮ３のイン
バータにより反転し、ノードＮ２の電圧をほぼＧＮＤに
することで、出力端子３の電圧はＶDDとなる。負のＥＣ
Ｌ入力信号がＬレベルの場合、トランジスタＱ１はオフ
し、トランジスタＱ２がオンして定電流Ｉsはトランジ
スタＱ２に流れ、ＰＭＯＳトランジスタＭＰ１と抵抗素
子Ｒ２、定電流Ｉsで決まる電圧(ＧＮＤ)となる。その
電圧を第２のＣＭＯＳインバータ(Ｒ５、ＭＮ３)により
反転して、ノードＮ２の電圧をＶDDとすることで、出力
端子３の電圧はＧＮＤとなる。
インバータ２０の変形例を備えた実施の形態について説
明する。まず、この発明の実施の形態２を図４を参照し
て説明する。図４は、図１の第１のＣＭＯＳインバータ
２０を、抵抗素子Ｒ３とＮＭＯＳトランジスタＭＮ３か
らなるインバータに置き換えた構成である。すなわち、
このインバータでは、抵抗素子Ｒ３とＮＭＯＳトランジ
スタＭＮ３をノードＮ２を介して直接に接続し、ノード
Ｎ１での信号は、ＮＭＯＳトランジスタＭＮ３のゲート
端子に入力される。次に、このレベル変換回路の定常状
態を負のＥＣＬ入力レベルがＨレベルとＬレベルの２つ
の場合について説明する。まず、負のＥＣＬ入力信号が
Ｈレベルの時、トランジスタＱ１がオンして定電流Ｉs
はＱ１に流れ、トランジスタＱ２はオフとなり電流は流
れない。そのため、ノードＮ１はＰＭＯＳトランジスタ
ＭＰ１と抵抗素子Ｒ２で分圧される電圧となる。その電
圧を抵抗素子Ｒ３とＮＭＯＳトランジスタＭＮ３のイン
バータにより反転し、ノードＮ２の電圧をほぼＧＮＤに
することで、出力端子３の電圧はＶDDとなる。負のＥＣ
Ｌ入力信号がＬレベルの場合、トランジスタＱ１はオフ
し、トランジスタＱ２がオンして定電流Ｉsはトランジ
スタＱ２に流れ、ＰＭＯＳトランジスタＭＰ１と抵抗素
子Ｒ２、定電流Ｉsで決まる電圧(ＧＮＤ)となる。その
電圧を第２のＣＭＯＳインバータ(Ｒ５、ＭＮ３)により
反転して、ノードＮ２の電圧をＶDDとすることで、出力
端子３の電圧はＧＮＤとなる。
【００１６】〈実施の形態３〉以下に、第２のＣＭＯＳ
インバータ２０の他の変形例を備えた実施の形態３を図
５を参照して説明する。図５は、図１の第１のＣＭＯＳ
インバータ１０を、ディプリーション型ＮＭＯＳトラン
ジスタＭＤＮ１とＮＭＯＳトランジスタＭＮ４からなる
インバータに置き換えた構成である。すなわち、このイ
ンバータでは、ディプリーション型ＮＭＯＳトランジス
タＭＤＮ１とＮＭＯＳトランジスタＭＮ４をノードＮ２
を介して直接に接続し、ノードＮ１での信号は、ＮＭＯ
ＳトランジスタＭＮ４のゲート端子に入力される。次
に、このように構成された回路の定常状態を負のＥＣＬ
入力レベルがＨレベルとＬレベルの２つの場合について
説明する。負のＥＣＬ入力レベルがＨレベルの場合、ト
ランジスタＱ１がオンして定電流ＩsはトランジスタＱ
１に流れ、トランジスタＱ２はオフとなり電流は流れな
い。そのため、ノードＮ１はＭＰ１とＲ２で分圧される
電圧となる。その電圧をディプリーション型ＮＭＯＳト
ランジスタＭＤＮ１とＮＭＯＳトランジスタＭＮ４から
なるインバータにより反転して、ノードＮ２の電圧をほ
ぼＧＮＤにすることで、出力端子３の電圧はＶDDとな
る。負のＥＣＬ入力レベルがＬレベルの場合、トランジ
スタＱ１はオフし、トランジスタＱ２がオンして定電流
ＩsはトランジスタＱ２に流れ、ノードＮ１の電圧は、
ＰＭＯＳトランジスタＭＰ１と抵抗素子Ｒ２、定電流Ｉ
sで決まる電圧(ＧＮＤ)となる。その電圧を前記ＣＭＯ
Ｓインバータ(ＭＤＮ１、ＭＮ４)により反転して、ノー
ドＮ２の電圧をＶDDとすることで、出力端子３の電圧は
ＧＮＤとなる。
インバータ２０の他の変形例を備えた実施の形態３を図
５を参照して説明する。図５は、図１の第１のＣＭＯＳ
インバータ１０を、ディプリーション型ＮＭＯＳトラン
ジスタＭＤＮ１とＮＭＯＳトランジスタＭＮ４からなる
インバータに置き換えた構成である。すなわち、このイ
ンバータでは、ディプリーション型ＮＭＯＳトランジス
タＭＤＮ１とＮＭＯＳトランジスタＭＮ４をノードＮ２
を介して直接に接続し、ノードＮ１での信号は、ＮＭＯ
ＳトランジスタＭＮ４のゲート端子に入力される。次
に、このように構成された回路の定常状態を負のＥＣＬ
入力レベルがＨレベルとＬレベルの２つの場合について
説明する。負のＥＣＬ入力レベルがＨレベルの場合、ト
ランジスタＱ１がオンして定電流ＩsはトランジスタＱ
１に流れ、トランジスタＱ２はオフとなり電流は流れな
い。そのため、ノードＮ１はＭＰ１とＲ２で分圧される
電圧となる。その電圧をディプリーション型ＮＭＯＳト
ランジスタＭＤＮ１とＮＭＯＳトランジスタＭＮ４から
なるインバータにより反転して、ノードＮ２の電圧をほ
ぼＧＮＤにすることで、出力端子３の電圧はＶDDとな
る。負のＥＣＬ入力レベルがＬレベルの場合、トランジ
スタＱ１はオフし、トランジスタＱ２がオンして定電流
ＩsはトランジスタＱ２に流れ、ノードＮ１の電圧は、
ＰＭＯＳトランジスタＭＰ１と抵抗素子Ｒ２、定電流Ｉ
sで決まる電圧(ＧＮＤ)となる。その電圧を前記ＣＭＯ
Ｓインバータ(ＭＤＮ１、ＭＮ４)により反転して、ノー
ドＮ２の電圧をＶDDとすることで、出力端子３の電圧は
ＧＮＤとなる。
【図１】 実施の形態１に係る負のＥＣＬレベルを正の
ＣＭＯＳレベルに変換する第１実施形態に係るレベル変
換回路の回路図である。
ＣＭＯＳレベルに変換する第１実施形態に係るレベル変
換回路の回路図である。
【図２】 図１の回路内のノードＮ１の定常状態の動作
点を表す図である。
点を表す図である。
【図３】 図１の回路内のノードの振幅を表す図であ
る。
る。
【図４】 負のＥＣＬレベルを正のＣＭＯＳレベルに変
換する実施の形態２に係るレベル変換回路の回路図であ
る。
換する実施の形態２に係るレベル変換回路の回路図であ
る。
【図５】 負のＥＣＬレベルを正のＣＭＯＳレベルに変
換する実施の形態３に係るレベル変換回路の回路図であ
る。
換する実施の形態３に係るレベル変換回路の回路図であ
る。
【図６】 負のＥＣＬレベルを正のＣＭＯＳレベルに変
換する従来のレベル変換回路の回路図である。
換する従来のレベル変換回路の回路図である。
【図７】 図６の回路内のノードの振幅を表す図であ
る。
る。
１ 負のＥＣＬレベルを入力する入力端子、 ２ リフ
ァレンス電圧供給端子、 ３ 正のＣＭＯＳレベルを出
力する出力端子、 ＶDD 正の電源電圧供給端子、 Ｖ
EE 負の電源電圧供給端子、 ＧＮＤ 接地電圧供給端
子、 Ｑ１〜Ｑ６ ＮＰＮトランジスタ、 ＭＰ１〜Ｍ
Ｐ４ ＰＭＯＳトランジスタ、 ＭＮ１〜ＭＮ５ ＮＭ
ＯＳトランジスタ、 ＭＤＮ１ ディプリーション型Ｎ
ＭＯＳトランジスタ、 Ｒ１〜Ｒ５ 抵抗素子。
ァレンス電圧供給端子、 ３ 正のＣＭＯＳレベルを出
力する出力端子、 ＶDD 正の電源電圧供給端子、 Ｖ
EE 負の電源電圧供給端子、 ＧＮＤ 接地電圧供給端
子、 Ｑ１〜Ｑ６ ＮＰＮトランジスタ、 ＭＰ１〜Ｍ
Ｐ４ ＰＭＯＳトランジスタ、 ＭＮ１〜ＭＮ５ ＮＭ
ＯＳトランジスタ、 ＭＤＮ１ ディプリーション型Ｎ
ＭＯＳトランジスタ、 Ｒ１〜Ｒ５ 抵抗素子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/018
Claims (6)
- 【請求項１】 エミッタ電極を共通とし、ベース電極に
負のＥＣＬレベルを入力する第１のＮＰＮトランジスタ
とベース電極にリファレンス電圧を与える第２のＮＰＮ
トランジスタとからなる一対の差動トランジスタ、第１
のＮＰＮトランジスタのコレクタ電極と接地電圧との間
に接続された第１の抵抗素子、及び、共通に接続された
エミッタ電極に接続された定電流源からなる差動増幅器
と、ソース電極が正の電源電圧に接続され、ゲート電極
が接地電圧供給端子に接続され、ドレイン電極が第１の
ＮＰＮトランジスタのコレクタ電極に接続された第１の
ＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジ
スタのドレイン電極と接地電圧との間に接続された第２
の抵抗素子とからなり、第２の抵抗素子での電圧を出力
する信号極性変換部と、 前記信号極性変換部の出力を正の電源電圧から接地電圧
まで振幅を拡大して出力する第１のインバータとからな
る半導体集積回路。 - 【請求項２】 前記の第１のＰＭＯＳトランジスタのド
レイン電極が、接地電圧供給端子に接続される代わり
に、前記差動増幅器の負のＥＣＬレベルを入力するコレ
クタ電極に接続されることを特徴とする請求項１に記載
された半導体集積回路。 - 【請求項３】 前記の第１のインバータが、ソース電極
が正の電源電圧に接続され、ゲート電極が前記信号極性
変換部の出力に接続された第２のＰＭＯＳトランジスタ
と、ソース電極が接地電圧に接続され、ゲート電極が前
記信号極性変換部の出力に接続された第１のＮＭＯＳト
ランジスタからなり、第２のＰＭＯＳトランジスタのド
レイン電極と第１のＮＭＯＳトランジスタのドレイン電
極とが接続されることを特徴とする請求項１または２に
記載された半導体集積回路。 - 【請求項４】 前記の第１のインバータが、ソース電極
が接地電圧に接続され、ゲート電極が前記信号極性変換
部の出力に接続された第１のＮＭＯＳトランジスタと、
正の電源電圧と前記第１のＮＭＯＳトランジスタのドレ
イン電極との間に接続された第３の抵抗素子からなるこ
とを特徴とする請求項１または２に記載された半導体集
積回路。 - 【請求項５】 前記の第１のインバータが、ソース電極
が接地電圧に接続され、ゲート電極が前記信号極性変換
部の出力に接続された第１のＮＭＯＳトランジスタと、
ドレイン電極が正の電源電圧に接続され、ゲート電極と
ソース電極が、前記第１のＮＭＯＳトランジスタのドレ
イン端子に接続されたディプリーション型ＮＭＯＳトラ
ンジスタからなることを特徴とする請求項１または２に
記載された半導体集積回路。 - 【請求項６】 さらに、第１のインバ−タの出力を反転
して正のＣＭＯＳレベルを出力する第２のインバータを
備えることを特徴とする請求項１または２に記載された
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8164374A JPH1013209A (ja) | 1996-06-25 | 1996-06-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8164374A JPH1013209A (ja) | 1996-06-25 | 1996-06-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1013209A true JPH1013209A (ja) | 1998-01-16 |
Family
ID=15791927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8164374A Pending JPH1013209A (ja) | 1996-06-25 | 1996-06-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1013209A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320413B1 (en) | 1999-05-28 | 2001-11-20 | Nec Corporation | Level conversion circuit |
| JP2011055057A (ja) * | 2009-08-31 | 2011-03-17 | Asahi Kasei Electronics Co Ltd | 増幅回路 |
-
1996
- 1996-06-25 JP JP8164374A patent/JPH1013209A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320413B1 (en) | 1999-05-28 | 2001-11-20 | Nec Corporation | Level conversion circuit |
| JP2011055057A (ja) * | 2009-08-31 | 2011-03-17 | Asahi Kasei Electronics Co Ltd | 増幅回路 |
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