JP2011055057A - 増幅回路 - Google Patents

Abstract

【課題】より一層の低消費電力化が可能な増幅回路を実現する。
【構成】第１および第２のトランジスタＭＰ５、ＭＰ６によって差動対ＤＩＦを構成し、負荷として動作する第１および第２の負荷回路Ｌ１、Ｌ２をこれらトランジスタそれぞれに対応して設ける。これら負荷回路Ｌ１、Ｌ２には、互いに異なる電源電圧を供給する負電源３、接地電源ＧＮＤが接続される。また、正電源２と負電源３との間に直列に接続された１対の出力トランジスタＭＰ１、ＭＮ１と、第１および第２の電流源Ｉ１、Ｉ２と、それら流源Ｉ１、Ｉ２の間に接続された浮遊定電流源ＦＩ１とから構成される動作点設定回路３００を設け、出力トランジスタＭＰ１、ＭＮ１の動作点を定める。
【効果】入力段１００が、プリバッファ段としての機能の一部を同時に担うことから、低消費電力でありかつ負電源３に流れる電流の少ない、高効率の増幅回路を実現できる。
【選択図】図１

Description

本発明は増幅回路に関し、特に低抵抗負荷を高効率で駆動する、高効率増幅回路の改善に関するものである。

従来より、集積回路（以下、ＩＣと呼ぶ）は、単電源すなわち、一個の正電源と接地電源とで動作することが一般的である。従って、ＩＣが演算増幅器を内蔵し演算増幅器の出力をＩＣから出力する場合、無信号入力に対応した演算増幅器の出力レベルは、正電源と接地電源の間の値となる、適当な電位を割り当てていた。しかし、ＩＣからの出力により駆動される負荷は、接地電源に対して接続されているのが一般的である。このため、特に負荷がスピーカやヘッドホンのように低抵抗の場合には、無信号出力時に大きな電流が負荷に流れることになり、著しく演算増幅器の効率を劣化させた。これを防ぐために、ＩＣの出力端と負荷とをコンデンサを介して接続することで、無信号出力時に大きな電流が流れることを防ぐのが一般に行われている。しかし負荷が低抵抗であり、また信号が音声信号のように、低周波数の成分を含む場合には、非常に大きな容量のコンデンサが必要であり、問題となっていた。

ここで、特許文献１において、上記問題に対する改善が提案された。すなわち特許文献１では、ＩＣ内にチャージポンプ回路を持ち、正電源から負電源を生成するとともに、演算増幅器を正電源とチャージポンプ回路で生成した負電源で動作させることにより、無信号入力に対応した演算増幅器の出力レベルを接地電源レベルとする提案である。この提案により、コンデンサを使用することなく、無信号出力時には、演算増幅器から負荷に供給される出力電流がゼロとなる、高効率の演算増幅器を実現することが可能となった。

演算増幅器の効率をさらに改善するためには、演算増幅器の回路構成を、正負電源間に流れる電流を少なくする構成とし低消費電力化を実現することが重要となる。負電源を自ら生成する場合には、負電源に流れる電流を少なくすることは特に重要である。このために利用可能な回路構成が、特許文献２に開示されている。この特許文献２には、演算増幅器の入力段と出力段とを異なる電源で動作させる構成が開示されている。特許文献２においては、演算増幅器の入力段について、具体的な構成は述べられていないが、入力段は正電源と接地電源とで動作させ、入力段の出力を、プリバッファを介し、電流出力として出力段に接続することにより、出力段は正電源と負電源で動作させる演算増幅器の構成が提示されている。

特許文献２に記載の演算増幅器は、図８に示されているように、プリアンプ１１と、第１のプリドライバとなるトランジスタ１２と、第２のプリドライバとなるトランジスタ１３と、第１のカレントミラー回路１４と、第２のカレントミラー回路１５と、パワーアンプ１６とを有している。そして、プリアンプ１１によって入力信号ＳＩが電圧増幅されて第１、第２のトランジスタ１２、１３に出力される。すると、第１のトランジスタ１２によってプリアンプ１１の出力が増大するにつれて増大する出力電流が第１のカレントミラー回路１４に供給され、第２のトランジスタ１３によってプリアンプ１１の出力が増大するにつれて減少する出力電流が第２のカレントミラー回路１５に供給される。そして、第１のカレントミラー回路１４によって、第１のプリドライバ１２の出力電流に基づく第１の定電流ＣＩ１が生成され、第２のカレントミラー回路１５によって第２のトランジスタ１３の出力電流に基づく第２の定電流ＣＩ２が生成される。第１の定電流ＣＩ１と第２の定電流ＣＩ２との差に基づき、パワーアンプ１６によって、電圧増幅された入力信号ＳＩが電流増幅されて増幅信号ＺＳが生成される。

この演算増幅器によれば、入力段１００であるプリアンプ１１と、出力段４００であるパワーアンプ１６とが、第１、第２のプリドライバとなるトランジスタ１２、１３と第１、第２のカレントミラー回路１４、１５によって電流結合されており、第１の定電流ＣＩ１と第２の定電流ＣＩ２との差に基づいてパワーアンプ１６が入力信号ＳＩを増幅して増幅信号ＺＳを生成している。このため、電圧レベルの異なる電源電圧で駆動されているプリアンプ１１とパワーアンプ１６とを結合させ、演算増幅器として正常に動作させることができる。

なお、第１のカレントミラー回路１４は、トランジスタＱ１１およびＱ１２と、抵抗素子Ｒ１３およびＲ１４とで構成されている。また、第２のカレントミラー回路１５は、トランジスタＱ１３およびＱ１４と、抵抗素子Ｒ１５およびＲ１６とで構成されている。さらに、パワーアンプ１６は、抵抗素子Ｒ１７およびＲ１８と、トランジスタＱ１５、Ｑ１６およびＱ１７とで構成されている。

図８の演算増幅器では、トランジスタ１２およびトランジスタ１３、抵抗素子Ｒ１１およびＲ１２、カレントミラー回路１４の一部をなすトランジスタＱ１１および抵抗素子Ｒ１３、カレントミラー回路１５の一部をなすトランジスタＱ１３および抵抗素子Ｒ１５は、プリバッファ段２００を構成する。また、カレントミラー回路１４の一部をなすトランジスタＱ１２および抵抗素子Ｒ１４、カレントミラー回路１５の一部をなすトランジスタＱ１４および抵抗素子Ｒ１６、パワーアンプ１６の一部をなす抵抗素子Ｒ１７およびＲ１８並びにトランジスタＱ１５は、動作点設定回路３００を構成する。

米国特許第５２８９１３７号明細書 特開平８−４６４３６号公報

特許文献２に開示された回路構成では、演算増幅器の入力段１００は正電源と接地電源で動作することから、演算増幅器全体を正電源１と負電源３とで動作させる場合より消費電力が少なくなること、さらに負電源３に流れる電流が少なくなっていることは明らかである。しかしながら、入力段１００と出力段４００とを接続するために正電源２と負電源３とで動作するプリバッファ段２００が必要となることから、十分な消費電力削減効果を得ることはできなかった。
そこで本発明は、上記課題に鑑み、より一層の低消費電力化が可能な増幅回路を提供することを目的とする。

本発明による増幅回路は、信号を入力するための入力段と信号を出力するための出力段とを有する増幅回路であって、
前記入力段は、
第１および第２のトランジスタによって構成される差動対と、
前記差動対を構成する第１および第２のトランジスタそれぞれに対応して設けられ、対応するトランジスタの負荷として動作する第１および第２の負荷回路とを備え、
前記第１の負荷回路および前記第２の負荷回路には、互いに異なる電源電圧を供給する電源が接続されていることを特徴とする。この構成によれば、入力段が、プリバッファ段の機能の一部を同時に担うので、低消費電力であり、かつ負電源に流れる電流の少ない高効率の増幅回路を実現できる。

また、前記差動対を構成する第１および第２のトランジスタのドレイン電圧を一定とする制御回路を有していてもよい。これにより、差動対を構成するトランジスタのドレイン−ソース間電圧が異なることによって生じるオフセット特性の劣化を抑制することができる。
さらに、前記差動対を構成する第１および第２のトランジスタのソースに接続された定電流源を有し、前記定電流源に接続されている電源は、前記第１の負荷回路および前記第２の負荷回路に接続されている電源と異なっていてもよい。定電流源に接続されている電源と、負荷回路に接続されている電源とが異なっている場合にも、入力段が、プリバッファ段の機能の一部を同時に担うので、低消費電力であり、かつ負電源に流れる電流の少ない高効率の増幅回路を実現できる。

前記定電流源に接続されている電源は、接地電源であり、前記第１の負荷回路および前記第２の負荷回路に接続されている電源の一方は、前記接地電源より高い電位を持つ正電源であり、他方は前記接地電源より低い電位を持つ負電源であってもよい。このような電源を用いる場合でも、低消費電力であり、かつ負電源に流れる電流の少ない高効率の増幅回路を実現できる。
なお、前記出力段は、前記正電源と前記負電源との間に直列に接続された１対の出力トランジスタを有しており、さらに、第１および第２の電流源と、それら第１および第２の電流源の間に接続された浮遊定電流源とを有し、前記１対の出力トランジスタの動作点を定める動作点設定回路を備えていてもよい。動作点設定回路を備えることにより、出力段内の出力トランジスタの動作点を適切に定めることができる。

本発明によれば、入力段が、プリバッファ段の機能の一部を同時に担うことから、低消費電力であり、かつ負電源に流れる電流の少ない高効率の増幅回路を得ることができる。

本発明による増幅回路の第１の実施形態の構成を示す回路図である。 本発明による増幅回路の第２の実施形態の構成を示す回路図である。 本発明による増幅回路の第３の実施形態の構成を示す回路図である。 本発明による増幅回路の第４の実施形態の構成を示す回路図である。 本発明による増幅回路の第５の実施形態の構成を示す回路図である。 本発明による増幅回路の第６の実施形態の構成を示す回路図である。 本発明による増幅回路の第７の実施形態の構成を示す回路図である。 従来の増幅回路の構成を示す回路図である。

以下、本発明の実施の形態を、図面を参照して説明する。なお、以下の説明において参照する各図では、他の図と同等部分は同一符号によって示されている。
（第１の実施形態）
図１は、本発明による増幅回路の第１の実施形態の構成を示す回路図である。同図を参照すると、本実施形態の増幅回路は、信号を入力するための入力段１００と、信号を出力するための出力段４００と、出力段４００内の出力トランジスタの動作点を定める動作点設定回路３００とから構成されている。
入力段１００は、電流源３と、ソース同士が接続されたＰ型ＭＯＳトランジスタ（以下、単にトランジスタと呼ぶことがある）ＭＰ５およびＭＰ６からなり、入力端ＶＩＮＮ、ＶＩＮＰに印加される電圧を入力とする差動対ＤＩＦと、この差動対ＤＩＦの差動出力が印加される負荷回路Ｌ１およびＬ２とを備えている。これら負荷回路Ｌ１およびＬ２は、差動対ＤＩＦを構成するトランジスタＭＰ５、ＭＰ６に対応して設けられ、それぞれ対応するトランジスタのドレインと電源との間に、接続されている。

負荷回路Ｌ１は、ゲートとドレインとが接続されたＮ型ＭＯＳトランジスタ（以下、単にトランジスタと呼ぶことがある）ＭＮ６によって構成されている。負荷回路Ｌ２は、ゲートとドレインとが接続されたトランジスタＭＮ５によって構成されている。これら負荷回路Ｌ１、Ｌ２は、対応するトランジスタＭＰ５、ＭＰ６からの電流を受け取り、それぞれ対応するトランジスタの負荷として動作する。そして、負荷回路Ｌ１には負電源３が、負荷回路Ｌ２には接地電源ＧＮＤが、それぞれ接続されている。すなわち、これら負荷回路Ｌ１、Ｌ２に接続されている電源は、互いに異なる（同一でない）。

また、入力段１００は、負荷回路Ｌ２を構成するトランジスタＭＮ５と共にカレントミラー回路を構成するＮ型ＭＯＳトランジスタＭＮ４と、後述するＰ型ＭＯＳトランジスタＭＰ２と共にカレントミラー回路を構成するＰ型ＭＯＳトランジスタＭＰ４とを備えている。この入力段１００の出力信号は、ノードＶＰ１、ＶＮ１を経て動作点設定回路３００に入力される。
動作点設定回路３００は、正電源２に接続された電流源Ｉ１と、負電源３に接続された電流源Ｉ２と、それら電流源Ｉ１およびＩ２の間に設けられた浮遊定電流源ＦＩ１とを備えている。

電流源Ｉ１は、Ｐ型ＭＯＳトランジスタＭＰ２によって構成されている。このトランジスタＭＰ２は、Ｐ型ＭＯＳトランジスタＭＰ４と共にカレントミラー回路を構成している。また、電流源Ｉ２は、Ｎ型ＭＯＳトランジスタＭＮ２によって構成されている。このトランジスタＭＮ２は、Ｎ型ＭＯＳトランジスタＭＮ６と共にカレントミラー回路を構成している。
浮遊定電流源ＦＩ１は、トランジスタＭＰ３およびＭＮ３が、電流源Ｉ１との接続点であるノードＧＭＰ１と、電流源Ｉ２との接続点であるノードＧＭＮ１との間に接続された構成になっている。トランジスタＭＰ３のゲートには電圧ＶＰ２が与えられる。トランジスタＭＮ３のゲートには電圧ＶＮ２が与えられる。

出力段４００は、正電源２と負電源３との間に、ドレインを共通にして直列接続されたＰ型ＭＯＳトランジスタＭＰ１およびＮ型ＭＯＳトランジスタＭＮ１を備えている。これらトランジスタＭＰ１およびＭＮ１の共通接続されたドレインが出力端ＶＯＵＴとなる。
ところで、本実施形態の増幅回路では、動作点設定回路３００および出力段４００として、特開昭６１−３５００４号公報において提案されたＡＢ級出力段の構成を利用している。ここで、本実施形態の増幅回路における動作点設定回路３００の動作について、以下に説明する。

まず、動作点設定回路３００を構成する電流源Ｉ１およびＩ２を流れる電流をＩＳ１、浮遊定電流源ＦＩ１を構成するＰ型ＭＯＳトランジスタＭＰ３・Ｍ型ＭＯＳトランジスタＭＮ３を流れる電流を、それぞれＩＰ３、ＩＮ３、電流源Ｉ２と浮遊定電流源ＦＩ１との接続箇所を、ＧＭＰ１、電流源Ｉ１と浮遊定電流源ＦＩ１との接続箇所をＧＭＮ１、とする。さらに任意の電流源Ｉｘを考え、この電流源Ｉｘより流れ込む電流を、ＩＳｘとする。

回路動作として電流源Ｉ２の電流を減少させることにより生じる効果は、電流源Ｉ１の電流を増加させることによる効果または電流源ＩｘからノードＧＭＮ１に電流を注入することによって得られる効果と同一である。このため、電流源Ｉ２に流れ込む電流は、式（１）となる。
ＩＳｘ＋ＩＰ３＋ＩＮ３＝ＩＳｘ＋ＩＳ１ …（１）
式（１）によると、電流源Ｉ２に流れ込む電流はＩＳ１より大であるから、ノードＧＭＮ１の電位は上昇してゆく。

この結果、トランジスタＭＮ３のゲート−ソース間電位Ｖ_gsn3は減少し、電流ＩＮ３は減少することとなる。しかし、ＩＳ１＝ＩＮ３＋ＩＰ３であるから、電流ＩＮ３の減少とともに電流ＩＰ３は増加し、Ｖ_gsp3は大きくなることから、ノードＧＭＰ１の電位は上昇し、ＩＰ３＝ＩＳ１となったときに電位の上昇は停止する。すなわちノードＧＭＮ１への電流源Ｉｘからの電流流入により、ノードＧＭＮ１の電位の上昇は継続するが、ノードＧＭＰ１の電位の上昇はわずかに上昇して停止することになる。

この、ノードＧＭN１およびＧＭP１の電位変化により、トランジスタＭＮ１を流れる電流ＩＮ１は増加し続け、トランジスタＭＰ１を流れる電流ＩＰ１はわずかに減少する。これら２個のトランジスタＭＮ１、ＭＰ１をそれぞれ流れる電流ＩＮ１と電流ＩＰ１との差が出力段４００からの出力電流となり、この出力電流と出力端ＶＯＵＴに接続される負荷とによって、出力段４００の出力端ＶＯＵＴの出力電位が決定される。すなわち、ノードＧＭＮ１に電流を注入（または電流源Ｉ２の電流を減少、または電流源Ｉ１の電流を増加、またはノードＧＭＰ１に電流を注入）したとき、出力端ＶＯＵＴの出力電位は低下し、ノードＧＭＮ１から電流を吸出（すなわち電流源Ｉ２の電流を増加、電流源Ｉ１の電流を減少、ノードＧＭＰ１から電流を吸出）したとき、出力端ＶＯＵＴの出力電位は上昇する。このように、第１の電流源Ｉ１と第２の電流源Ｉ２との間に浮遊定電流源ＦＩ１が接続されており、これら電流源は、出力段４００を構成する１対の出力トランジスタの動作点を定めている。

ここで、図１の増幅回路の構成を、図８の構成と比較すると、図８中のプリバッファのトランジスタＱ１１、トランジスタ１２が、それぞれ、図１中のＰ型ＭＯＳトランジスタＭＰ４、Ｎ型ＭＯＳトランジスタＭＮ４に対応する。また、図１の増幅回路では、図８中のプリバッファのトランジスタＱ１３に代えて、入力段１００内の負荷回路Ｌ１を構成するＮ型ＭＯＳトランジスタＭＮ６を用いている。従って、図１の構成を採用すれば、図８において設けられていたトランジスタＱ１３およびトランジスタ１３が削除され、トランジスタ数および電流が削減できる。
なお、本実施形態において、増幅回路を安定に動作させるために必要とされる位相補償回路については、その図示が省略されている。以降説明する他の実施形態についても同様である。

（第２の実施形態）
図２は、本発明による増幅回路の第２の実施形態の構成を示す回路図である。同図を参照すると、本実施形態の増幅回路は、図１の増幅回路の差動対ＤＩＦを構成するトランジスタを、Ｎ型ＭＯＳトランジスタＭＮ４、ＭＮ５に変更した場合の回路構成である。
同図を参照すると、本実施形態の増幅回路の入力段１００は、N型ＭＯＳトランジスタＭＮ４、ＭＮ５からなる差動対ＤＩＦと、ゲートとドレインとが接続されたＰ型ＭＯＳトランジスタＭＰ６で構成された負荷回路Ｌ１と、ゲートとドレインとが接続されたＰ型ＭＯＳトランジスタＭＰ５で構成された負荷回路Ｌ２と、Ｐ型ＭＯＳトランジスタＭＰ５と共にカレントミラー回路を構成するＰ型ＭＯＳトランジスタＭＰ４と、後述するＮ型ＭＯＳトランジスタＭＮ２と共にカレントミラー回路を構成するＮ型ＭＯＳトランジスタＭＮ６と、差動対ＤＩＦと接地電源ＧＮＤとの間に接続された電流源Ｉ３とを備えている。
図２の回路構成を採用すれば、図１の場合と同様に、図８の構成よりもトランジスタ数および電流を削減できる。

（第３の実施形態）
図３は、本発明による増幅回路の第３の実施形態の構成を示す回路図である。同図を参照すると、本実施形態の増幅回路の構成が図１の構成と異なる点は、負荷回路Ｌ２を構成するトランジスタＭＮ５のゲートに、自身のドレインが接続されておらず、適当な基準電圧ＶＮ３が印加されている点である。本実施形態では、トランジスタＭＮ５のゲートとドレインとが同電位であるとき、トランジスタＭＮ５が電流源Ｉ３の１／２の電流を流すような電位がＶＮ３として与えられている。このように構成することにより、トランジスタＭＮ５のドレインに大きな増幅度を与えることができる。そして、増幅回路としては、動作点設定回路３００と出力段４００との２段にゲインを持つ回路構成から、入力段１００、動作点設定回路３００および出力段４００の３段にゲインを持つ回路構成に変更されており、ＤＣゲインを大きくしている。
この構成は、出力段４００の負荷が低抵抗であり、出力段４００で大きなゲインを得ることが期待できない場合に、増幅回路のトータルのゲインが減少しＤＣゲインや周波数帯域が不足する場合に有効な構成である。

（第４の実施形態）
図４は、本発明による増幅回路の第４の実施形態の構成を示す回路図である。同図を参照すると、本実施形態の増幅回路の構成が図１の構成と異なる点は、入力段１００において、トランジスタＭＮ５、ＭＮ４の接続方法を変更している点である。すなわち、トランジスタＭＮ５のドレインがトランジスタＭＮ４のソースに接続され、電流折り返し回路を構成している点が図１の構成とは異なる。また、入力段１００のトランジスタＭＮ４およびＭＮ５のゲート、動作点設定回路３００の電流源を構成するトランジスタＭＰ２のゲートには、それぞれ、適当な基準レベルの電圧ＶＮ４、ＶＮ３、ＶＰ１が印加されている。

本実施形態では、トランジスタＭＮ５のゲートとドレインとが同電位であるとき、ＭＮ５が電流源Ｉ３と同じ電流を流すような電位がＶＮ３として与えられており、トランジスタＭＮ５が電流源Ｉ３の４倍の電流を流すような電位がＶＮ４として与えられている。さらにトランジスタＭＰ２のゲートとドレインとが同電位であるとき、差動対への入力電圧ＶＩＮＮとＶＩＮＰとが同電位であるときに電流源Ｉ２が流す電流にトランジスタＭＮ４を流れる電流を加えた値と同じ電流をトランジスタＭＰ２が流すような電位がＶＰ１として与えられている。

この構成を採用することにより、差動対ＤＩＦを構成するトランジスタＭＰ５の電流変化を受けて自身のドレイン端の電位を変化させる、負荷回路となるトランジスタＭＰ２を、動作点設定回路３００の構成要素の一部とすることができる。つまり、トランジスタＭＰ２は、電流源Ｉ１として動作すると共に、負荷回路（図１中の負荷回路Ｌ２に対応）としても機能するので、本実施形態によれば、図１の構成よりもトランジスタ数をさらに削減できる。

（第５の実施形態）
図５は、本発明による増幅回路の第５の実施形態の構成を示す回路図である。同図を参照すると、本実施形態の増幅回路の構成が図１の構成と異なる点は、入力段１００内にＰ型ＭＯＳトランジスタＭＰ７およびＭＰ８が追加され、両者のゲートに適当な基準レベルの電圧ＶＰ３が供給されている点である。本実施形態では、ＶＰ３としてトランジスタＭＮ５のゲートとドレインとが同電位であるとき、トランジスタＭＮ５が電流源Ｉ３と同じ電流を流すような電位からＰ型ＭＯＳトランジスタの閾値電圧を減じた値を与えている。トランジスタＭＰ７・ＭＰ８はソースフォロア回路として動作し両トランジスタのソース電位は同一となる。従って差動対ＤＩＦを構成するトランジスタＭＰ５およびＭＰ６のソース電位・ドレイン電位が同一となる。つまり、本実施形態の入力段１００には、差動対ＤＩＦを構成するトランジスタＭＰ５およびＭＰ６のドレイン電圧を一定とする回路を備えていることになる。これにより、差動対ＤＩＦを構成するトランジスタＭＰ５およびＭＰ６のドレイン−ソース間電圧が異なることによって生じるオフセット特性の劣化を抑制することができる。

（第６の実施形態）
図６は、本発明による増幅回路の第６の実施形態の構成を示す回路図である。同図を参照すると、本実施形態の増幅回路の構成が図２の構成と異なる点は、入力段１００においてトランジスタＭＰ５、ＭＰ４の接続方法を変更している点である。また、動作点設定回路内の電流源Ｉ２が差動対を構成するトランジスタＭＮ４の負荷回路（図２の負荷回路Ｌ２に対応）としても機能している点も、図２の構成と異なる。
さらに、図２の構成では互いに異なる２つの正電源１、正電源２を用いていたのに対し、本実施形態では同一電位の正電源２を用いている。こうすることで、図８の回路構成におけるプリバッファ段２００のトランジスタＱ１１を、入力段１００の負荷回路Ｌ１（すなわちトランジスタＭＰ６）により実現している。このため、本実施形態によれば、図８の回路構成におけるプリバッファ段２００のトランジスタＱ１１およびトランジスタＱ１１が形成する電流流路を削除することができる。

さらに、図８の回路構成における動作点設定回路３００の負電源側の電流源であるトランジスタＱ１４、プリバッファ段２００のトランジスタＱ１３の機能を、本実施形態では負荷回路としても機能する電流源Ｉ２内のトランジスタＭＮ２で実現している。このため、本実施形態によれば、図８の回路構成よりもトランジスタ数を削除することができる。
さらに 本実施形態では、動作点設定回路３００の電流源Ｉ２を構成するトランジスタＭＮ２は、負荷回路（図２中の負荷回路Ｌ２に対応）と、動作点設定回路の構成要素の一部とを兼ねている。このため、本実施形態によれば、図２の構成よりもトランジスタ数を削減できる。なお、トランジスタＭＰ４、ＭＰ５、ＭＮ２、の各ゲートには、それぞれ、適当な基準レベルの電圧ＶＰ４、ＶＰ３、ＶＮ１が供給されている。

本実施形態では、トランジスタＭＰ５のゲートとドレインとが同電位であるとき、トランジスタＭＰ５が電流源Ｉ３と同じ電流を流すような電位がＶＰ３として与えられており、トランジスタＭＰ５が電流源Ｉ３の４倍の電流を流すような電位がＶＰ４として与えられている。さらにトランジスタＭＮ２のゲートとドレインとが同電位であるとき、差動対への入力電圧ＶＩＮＮとＶＩＮＰとが同電位であるときに電流源Ｉ１が流す電流にトランジスタＭＰ４を流れる電流を加えた値と同じ電流をトランジスタＭＮ２が流すような電位がＶＮ１として与えられている。

（第７の実施形態）
図７は、本発明による増幅回路の第７の実施形態の構成を示す回路図である。同図を参照すると、本実施形態では、図６の構成において、入力段１００内にＰ型ＭＯＳトランジスタＭＮ７およびＭＮ８が追加されている。そして、Ｐ型ＭＯＳトランジスタＭＮ７およびＭＮ８の両ゲートに適当な基準レベルの電圧ＶＮ３が供給されている。本実施形態では、ＶＮ３として、ＶＰ３に印加する値にＮ型ＭＯＳトランジスタの閾値電圧を加えた値を与えている。これにより、図５の場合と同様に、差動対ＤＩＦを構成するトランジスタＭＮ４およびＭＮ５のドレイン−ソース間電圧が異なることによって生じるオフセット特性の劣化を抑制することができる。

１、２ 正電源
３ 負電源
１１ プリアンプ
１２、１３ トランジスタ
１４、１５ カレントミラー回路
１６ パワーアンプ
１００ 入力段
２００ プリバッファ段
３００ 動作点設定回路
４００ 出力段
ＤＩＦ 差動対
ＧＮＤ 接地電源
Ｉ１、Ｉ２、Ｉ３ 定電流源
Ｌ１、Ｌ２ 負荷回路
ＭＮ１〜ＭＮ８ Ｎ型ＭＯＳトランジスタ
ＭＰ１〜ＭＰ８ Ｐ型ＭＯＳトランジスタ

Claims (5)

1. 信号を入力するための入力段と信号を出力するための出力段とを有する増幅回路であって、
   前記入力段は、
   第１および第２のトランジスタによって構成される差動対と、
   前記差動対を構成する第１および第２のトランジスタそれぞれに対応して設けられ、対応するトランジスタの負荷として動作する第１および第２の負荷回路とを備え、
   前記第１の負荷回路および前記第２の負荷回路には、互いに異なる電源電圧を供給する電源が接続されていることを特徴とする増幅回路。
2. 請求項１に記載の増幅回路であって、
   前記差動対を構成する第１および第２のトランジスタのドレイン電圧を一定とする制御回路を有することを特徴とする増幅回路。
3. 請求項１または２に記載の増幅回路であって、
   前記差動対を構成する第１および第２のトランジスタのソースに接続された定電流源を有し、前記定電流源に接続されている電源は、前記第１の負荷回路および前記第２の負荷回路に接続されている電源と異なることを特徴とする増幅回路。
4. 請求項３に記載の増幅回路であって、
   前記定電流源に接続されている電源は、接地電源であり、
   前記第１の負荷回路および前記第２の負荷回路に接続されている電源の一方は、前記接地電源より高い電位を持つ正電源であり、他方は前記接地電源より低い電位を持つ負電源であることを特徴とする増幅回路。
5. 請求項１から請求項４までのいずれか１項に記載の増幅回路であって、
   前記出力段は、前記正電源と前記負電源との間に直列に接続された１対の出力トランジスタを有しており、
   さらに、
   第１および第２の電流源と、それら第１および第２の電流源の間に接続された浮遊定電流源とを有し、前記１対の出力トランジスタの動作点を定める動作点設定回路を備えることを特徴とする増幅回路。

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