KR20070102353A - 연산 증폭 회로 - Google Patents

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KR20070102353A
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Abstract

본 발명은 소비 전력 증대를 억제하면서 슬루 레이트(slew rate)를 향상시킬 수 있는 연산 증폭 회로를 제공한다. 차동 증폭기(12)의 출력단(B)에 접속되는 것과 함께 차동 증폭기(12)의 반전 입력 전압(Vin－) 및 비반전 입력 전압(Vin＋)이 입력되는 보조 회로(11)를 갖는다. 이 보조 회로(11)는 반전 입력 전압(Vin－)과 비반전 입력 전압(Vin＋)의 차가 실질적으로 균일한 정상 상태에 있어서 큰 출력 임피던스를 갖는다. 반전 입력 전압(Vin－)과 비반전 입력 전압(Vin＋)의 차가 커지면, 보조 회로(11)는 차동 증폭기(12)의 출력 전압의 천이를 촉진하는 방향으로 차동 증폭기(12)의 출력단(B)과 전류를 주고 받는다.
연산 증폭 회로, 위상 보상용 콘덴서, 비반전 입력 회로, 반전 입력 회로, 콤퍼레이터(comparator), 커런트 미러 회로(current mirror circuit)

Description

연산 증폭 회로{Operational Amplifying Circuit}
도1은 본 발명의 연산 증폭 회로의 최적의 실시예를 도시한 회로도.
도2는 도1의 콤퍼레이터의 회로도.
도3은 도1의 콤퍼레이터의 회로도.
도4는 도1 및 도7의 연산 증폭 회로의 입출력 전압 파형을 도시한 파형도.
도5는 비반전 입력 전압의 파형을 도시한 타이밍도.
도6은 변형 양태를 도시한 회로도.
도7은 종래의 연산 증폭 회로를 도시한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
Cc : 위상 보상용 콘덴서 Co : 부하용량
Out : 출력단 11 : 보조 회로
12 : 차동 증폭기 13 : 출력 회로
30, 31, 32 : 비반전 입력 단자 40, 41, 42 : 반전 입력 단자
111, 112 : 콤퍼레이터 113, 114 : 커런트 미러 회로
특개평 07－263978호 공보
본 발명은 연산 증폭 회로에 관한 것으로, 특히, 예를 들면, 액정 패널 등의 용량성 부하의 구동에 가장 적합한, 높은 슬루 레이트의 연산 증폭 회로에 관한 것이다.
상기 특허 문헌 1 등에 제안되어 있는 연산 증폭 회로에 있어서, 그 출력 전압의 시간 변화율, 즉 슬루 레이트는 액티브 매트릭스 방식의 액정 패널 등의 용량성 부하의 구동에 있어서 중요한 필요 성능이라는 것이 알려져 있다.
이러한 종류의 연산 증폭 회로의 종래예를 도7에 도시하고 있다. MP20 ∼ MP22는 PMOS 트랜지스터, MN20 ∼ MN23은 NMOS 트랜지스터이다. 이 연산 증폭 회로는 차동 증폭기(12)와 출력 회로(13)를 갖는다. 차동 증폭기(12)는 트랜지스터(MP20, MP21, MN20, MN21, MN22)로 이루어져 있으며, 30은 그 비반전 입력 단자, 40은 그 반전 입력 단자이다. 출력 회로(13)는 트랜지스터(MP22, MN23)로 이루어져 있는 출력 회로이다. 차동 증폭기(12)의 출력단은 출력 회로(13)의 트랜지스터(MP22)의 게이트에 접속되는 것과 함께 위상 보상용 콘덴서(Cc)를 통해 출력 회로(13)의 출력단(Out)에 접속되어 있다. 출력단(Out)과 저전압 전원(VSS) 사이에는 부하용량(Co)이 접속되어 있다. 출력단(Out)은 반전 입력 단자(40)에 접속되고, 출력단(Out)의 출력 전압이 반전 입력 전압(Vin－)으로서 인가되어 있다. 비반전 입력 단자(30)에는 비반전 입력 전압(Vin＋)이 인가된다.
차동 증폭기(12)에 있어서, 트랜지스터(MN20, MN21)는 n형 차동 트랜지스터 쌍을 이루고, 트랜지스터(MP20)와 트랜지스터(MP21)는 이 차동 트랜지스터 쌍의 부하를 이루는 커런트 미러 회로를 이루고, 트랜지스터(MN22)는 정전류원을 이룬다. 출력 회로(13)는 드라이버 트랜지스터로서의 소스 접지 트랜지스터(MP22)와 그 정전류 부하로서의 트랜지스터(MN23)로 이루어지는 인버터 증폭기이다. 트랜지스터(MN22)의 게이트에는 정전압(Vb1)이 인가되고, 트랜지스터(MN23)의 게이트에는 정전압(Vb2)이 인가되어 있다.
상기한 종래의 연산 증폭기에서는 상승 파형도 하강 파형도 현저하게 둔하고, 슬루 레이트가 낮다는 것을 이해할 수 있다. 이 문제에 대해서 이하에 더욱 상세하게 설명한다.
도7의 비반전 입력 단자(30)에 인가되는 비반전 입력 전압(Vin＋)이 정상 상태로부터 변화할 때에 위상 보상용 콘덴서(Cc)를 충방전하는 슬루 레이트(SR1)는 다음 수식에 의해 나타내어진다.
SR1=Id2/Cc
또한, Cc는 위상 보상용 콘덴서(Cc)의 정전용량이 된다. Id2는 트랜지스터(MN22)를 흐르는 바이어스 전류이다. 이때 부하용량(Co)을 충방전하는 슬루 레이트(SR2)는 다음의 수식에 의해 나타내어진다.
SR2=(Io－Id2－Id3)/Co
여기에서, Io는 트랜지스터(MP22)를 흐르는 전류, Id3는 트랜지스터(MN23)를 흐르는 전류이다.
도7에 도시한 연산 증폭 회로의 슬루 레이트의 개선을 위하여, 위상 보상용 콘덴서(Cc)의 충방전 슬루 레이트(SR1)의 개선과 부하용량(Co)의 충방전 슬루 레이트(SR2)의 개선이 고려된다. 중요한 점은, 전체 슬루 레이트는 이들 2개의 슬루 레이트 중에서 나쁜 쪽(작은 쪽)에 의해 주로 결정된다는 것이다. 액정 드라이버와 같이 부하용량(Co)이 비교적 작은 경우에 슬루 레이트(SR2)는 일반적으로는 문제가 되지 않고 슬루 레이트(SR1)의 개선이 중요시되지만, 슬루 레이트(SR1)의 향상에는 상기한 수식으로부터 차동 증폭기(12)의 전류(Id2)가 필요하게 된다.
그러나, 이 전류(Id2)의 증가책은 차동 증폭기(12)의 전류(Id2)가 비반전 입력 전압(Vin＋)과 반전 입력 전압(Vin－)이 대등하다고 간주할 수 있는 정상 상태에 있어서도 흐름에 따라, 소비 전력이 증가하기 때문에, 특히 휴대 전화 등의 배터리 구동의 모바일 기기에서는 채용하기 어려웠다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 소비 전력 증대를 억제하면서 슬루 레이트의 현격한 향상이 가능한 연산 증폭 회로를 제공하는 것을 그 목적으로 하고 있다.
상기 과제를 해결하는 본 발명의 연산 증폭 회로는 반전 입력 전압(Vin－) 및 비반전 입력 전압(Vin＋)이 입력되는 차동 증폭기(12) 및 상기 차동 증폭기(12)의 출력 전압 파형을 개선하는 보조 회로(11)를 구비하는 연산 증폭 회로에 있어서, 상기 보조 회로(11)는 상기 반전 입력 전압(Vin－) 및 비반전 입력 전압(Vin＋)이 입력되는 콤퍼레이터(111 또는 112)를 갖고, 상기 보조 회로(11)의 출력단은 상기 콤퍼레이터(111 또는 112)의 출력 전압에 기초하여, 상기 반전 입력 전압(Vin－)과 비반전 입력 전압(Vin＋) 사이의 전압차가 소정의 소전압차(小電壓差) 이하인 경우에 상기 차동 증폭기(12)의 출력단(B)으로부터 차단되고, 또한, 상기 반전 입력 전압(Vin－)과 비반전 입력 전압(Vin＋) 사이의 전압차가 상기 소정의 소전압차을 초과하여 적어도 일측(一側)으로 천이하는 경우에 상기 차동 증폭기(12)의 출력단(B)의 전위가 천이하는 방향을 향해서 상기 차동 증폭기(12)의 출력단(B)과 전류를 주고 받아서 상기 천이를 촉진시키는 것을 특징으로 한다.
이렇게 하면 소비 전력 증대를 억제하면서 슬루 레이트를 현격하게 개선할 수 있다.
최적의 형태에 있어서, 상기 보조 회로(11)는 한 쌍의 트랜지스터(MN3 및 MN4 또는 MP9 및 MP10)를 갖고, 상기 콤퍼레이터(111 또는 112)의 출력단에 의해 구동되는 커런트 미러 회로(113 또는 114)를 갖고, 또한, 상기 커런트 미러 회로(113 또는 114)의 한 쌍의 트랜지스터(MN3 및 MN4 또는 MP9 및 MP10) 중에서 상기 콤퍼레이터(111 또는 112)의 출력단에 접속되지 않는 쪽의 트랜지스터의 드레인 은 상기 차동 증폭기(12) 출력단에 접속되어 있다.
이렇게 하면 커런트 미러 회로(113 또는 114)의 전류 증배(增倍) 기능을 이용하여 슬루 레이트를 향상할 수 있는 것과 함께, 커런트 미러 회로(113 또는 114)를 이루는 소스 접지 트랜지스터의 턴온 임계값 전압을 이용하여, 반전 입력 전압(Vin－)과 비반전 입력 전압(Vin＋)의 차가 작은 정상 상태에 있어서, 소비 전류를 억제할 수 있다.
최적의 상태에 있어서, 콤퍼레이터(111 또는 112)는 소스가 서로 접속된 제1 도전형의 한 쌍의 트랜지스터(MP2 및 MP3 또는 MN9 및 MN10)로 이루어지며 비반전 입력 단자(30) 및 반전 입력 단자(40)를 갖는 차동 트랜지스터 쌍, 상기 한 쌍의 트랜지스터(MP2 및 MP3 또는 MN9 및 MN10)의 소스에 접속되는 제1 도전형 트랜지스터(MP1 또는 MN11)를 갖는 정전류원 및 제2 도전형의 한 쌍의 트랜지스터(MN1 및 MN2 또는 MP7 및 MP8)로 이루어지며 상기 차동 트랜지스터 쌍의 부하를 이루는 커런트 미러 회로를 갖고, 상기 커런트 미러 회로(113 또는 114)의 한 쌍의 트랜지스터(MN3 및 MN4 또는 MP9 및 MP10)는 상기 콤퍼레이터(111 또는 112)의 상기 차동 트랜지스터 쌍과 상이한 도전형을 갖는다. 이렇게 하면 커런트 미러 회로의 전류 증폭 기능에 의해 슬루 레이트를 용이하게 향상시킬 수 있다.
최적의 형태에 있어서, 상기 보조 회로(11)는 제1 콤퍼레이터(111), 상기 제1 콤퍼레이터(111)와 반대 도전형의 트랜지스터에 의해 구성되는 제2 콤퍼레이터(112), 상기 제1 콤퍼레이터(111)에 의해 구동되어 저전위측 전원(VSS)에 접속되는 제1 커런트 미러 회로(114) 및 상기 제1 커런트 미러 회로(114)와 반대 도전형 트랜지스터에 의해 구성되어 상기 제2 콤퍼레이터(112)에 의해 구동되는 것과 함께 고전위측 전원(VDD)에 접속되는 제2 커런트 미러 회로(113)를 갖고, 상기 제1 커런트 미러 회로(114)의 출력단 및 상기 제2 커런트 미러 회로(113)의 출력단은 상기 차동 증폭기(12)의 동일 출력단에 접속된다.
이렇게 하면 차동 증폭기(12)의 출력 전압 상승시에도, 출력 전압 하강시에도 슬루 레이트를 향상시킬 수 있다.
이하, 본 발명의 연산 증폭 회로의 최적의 실시예를 도면을 참조하여 설명한다. 단, 본 발명은 하기의 실시예에 한정되어서는 안되며, 본 발명의 기술 사상을 다른 공지 기술의 조합에 의해 실시해도 되는 것은 당연하다. 또한, 하기 설명에 있어서, 소스는 절연 게이트 트랜지스터(MOS 트랜지스터라 약칭한다)의 소스 전극을, 드레인은 그 드레인 전극을, 게이트는 그 게이트 전극을 의미한다.
(회로 구성의 설명)
이 실시예의 연산 증폭 회로를 도1∼도3에 도시한 회로도를 참조하여 설명한다. 도1은 이 실시예의 연산 증폭 회로를 도시하고 있다. 도1에 있어서, MP4 ∼ MP6 및 MP9, MP10은 PMOS 트랜지스터, MN5 ∼ MN8, MN3, MN4는 NMOS 트랜지스터이다. 이 연산 증폭 회로는 보조 회로(11), 차동 증폭기(12) 및 출력 회로(13)로 이루어져 있다.
(차동 증폭기(12))
차동 증폭기(12)를 도1을 참조하여 설명한다.
차동 증폭기(12)는 트랜지스터(MN5, MN6)로 이루어지며 비반전 입력 단자(30) 및 반전 입력 단자(40)를 갖는 n형 차동 트랜지스터 쌍과, 트랜지스터(MP4와 MP5)로 이루어지며, 이 n형 차동 트랜지스터 쌍의 부하를 이루는 p형 커런트 미러 회로와, 트랜지스터(MN7)로 이루어지며 바이어스 전류(Id2)를 형성하는 정전류원을 갖는다.
더욱 자세히 설명하면, 트랜지스터(MP4)의 드레인은 트랜지스터(MN5)의 드레인 및 트랜지스터(MP4 및 MP5)의 게이트에 접속되어 있다. 트랜지스터(MN5, MN6)의 소스는 트랜지스터(MN7)의 드레인에 접속되고, 트랜지스터(MN6)의 드레인은 트랜지스터(MP5)의 드레인에 접속되는 것과 함께, 이 차동 증폭기(12)의 출력단을 이룬다.
(출력 회로(13))
출력 회로(13)는 드라이버 트랜지스터로서의 소스 접지 트랜지스터(MP6)와, 그 정전류 부하로서의 트랜지스터(MN8)로 이루어지는 인버터 증폭기이며, 트랜지스터(MP6)의 게이트와 드레인간에는 위상 보상용 콘덴서(Cc)가 접속되어 있다.
더욱 자세히 설명하면, 트랜지스터(MP6)의 드레인은 트랜지스터(MN8)의 드레인에 접속되는 것과 함께 출력 회로(13)의 출력단(Out)에 접속되어 있다. 차동 증폭기(12)의 상기 출력단은 트랜지스터(MP6)의 게이트에 접속되는 것과 함께 위상 보상용 콘덴서(Cc)를 통해 출력 회로(13)의 출력단(Out)에 접속되어 있다. 출력단(Out)과 저전압 전원(VSS) 사이에는 부하용량(Co)이 접속되어 있다. 출력단(Out)은 차동 증폭기(12)의 반전 입력 단자(40)에 접속되고, 출력단(Out)의 출력 전압이 반전 입력 전압(Vin－)으로서 인가되어 있다. 차동 증폭기(12)의 비반전 입력 단자(30)에는 외부로부터 비반전 입력 전압(Vin＋)이 인가된다. 트랜지스터(MN7)의 게이트에는 정전압(Vb1)이 인가되고, 트랜지스터(MN8)의 게이트에는 정전압(Vb2)이 인가되어 있다. 정전압(Vb1)과 정전압(Vb2)은 동일해도 되고, 상이해도 된다. 또한, 트랜지스터(MP4 ∼ MP6)의 소스는 플러스의 고전압 전원(VDD)에 접속되어 있다.
(보조 회로(11))
보조 회로(11)는 콤퍼레이터(111, 112) 및 커런트 미러 회로(113, 114)를 갖는다. 콤퍼레이터(111)를 도2에, 콤퍼레이터(112)를 도3에 도시하고 있다. 도2에 있어서 MP1 ∼ MP3는 PMOS 트랜지스터이고, MN1, MN2는 NMOS 트랜지스터이며, 도3에 있어서 MP7 ∼ MP8은 PMOS 트랜지스터이고, MN9 ∼ MN11은 NMOS 트랜지스터이다.
콤퍼레이터(111)는 도2에 도시한 바와 같이, MP2, MP3로 이루어지며, 비반전 입력 단자(31) 및 반전 입력 단자(41)를 갖는 p형 차동 트랜지스터 쌍과, 트랜지스터(MN1, MN2)로 이루어지며, 이 p형 차동 트랜지스터 쌍의 부하를 이루는 n형 커런트 미러 회로와, 트랜지스터(MP1)로 이루어지며 바이어스 전류(Id1)를 형성하는 정 전류원을 갖는다. 더 자세하게 설명하면, 트랜지스터(MP2)의 드레인은 트랜지스터(MN1)의 드레인 및 트랜지스터(MN1, MN2)의 게이트에 접속되어 있다. 트랜지스터(MP2, MP3)의 소스는 트랜지스터(MP1)의 드레인에 접속되고, 트랜지스터(MP3)의 드레인은 트랜지스터(MN2)의 드레인에 접속되는 것과 함께, 이 콤퍼레이터(111)의 출력단을 이룬다. 트랜지스터(MP1)의 게이트에는 정전압(Vb3)이 인가되고, 트랜지스터(MP1)의 소스는 플러스의 고전압 전원(VDD)에 접속되고, 트랜지스터(MN1, MN2)의 소스는 저전압 전원(VSS)에 접속되어 있다. 트랜지스터(MP3)의 게이트, 즉 상기 p형 차동 트랜지스터 쌍의 반전 입력 단자(41)는 출력 회로(13)의 출력단(Out)에 접속되고, 출력 회로(13)의 출력 전압이 반전 입력 전압(Vin－)으로서 인가되어 있다. 트랜지스터(MP2)의 게이트, 즉 상기 p형 차동 트랜지스터 쌍의 비반전 입력 단자(31)에는 외부로부터 비반전 입력 전압(Vin＋)이 인가된다.
또한, 트랜지스터(MN2)가 온일 때, A점의 전위는 후술하는 커런트 미러 회로(114)의 트랜지스터(MN3, MN4)를 오프시키고, 트랜지스터(MN2)가 오프일 때, A점의 전위는 후술하는 커런트 미러 회로(114)의 트랜지스터(MN3, MN4)를 온시키도록 트랜지스터(MN2) 등의 W/L(게이트 폭/게이트 길이)비 등이 설정되어 있다.
콤퍼레이터(112)는 도3에 도시한 바와 같이, MN9, MN10으로 이루어지며, 비반전 입력 단자(32) 및 반전 입력 단자(42)를 갖는 n형 차동 트랜지스터 쌍과, 트랜지스터(MP7, MP8)로 이루어지며, 이 n형 차동 트랜지스터 쌍의 부하를 이루는 p형 커런트 미러 회로와, 트랜지스터(MN11)로 이루어지며 바이어스 전류(Id1')를 형성하는 정전류원을 갖는다. 더 자세하게 설명하면, 트랜지스터(MN9)의 드레인은 트 랜지스터(MP7)의 드레인 및 트랜지스터(MP7 및 MP8)의 게이트에 접속되어 있다. 트랜지스터(MN9, MN10)의 소스는 트랜지스터(MN11)의 드레인에 접속되고, 트랜지스터(MN10)의 드레인은 트랜지스터(MP8)의 드레인에 접속되는 것과 함께, 이 콤퍼레이터(112)의 출력단을 이룬다. 트랜지스터(MN11)의 게이트에는 정전압(Vb4)이 인가되고, 트랜지스터(MN11)의 소스는 저전압 전원(VSS)에 접속되고, 트랜지스터(MP7, MP8)의 소스는 플러스의 고전압 전원(VDD)에 접속되어 있다. 트랜지스터(MN10)의 게이트, 즉 상기 n형 차동 트랜지스터 쌍의 반전 입력 단자(42)는 출력 회로(13)의 출력단(Out)에 접속되고, 출력 회로(13)의 출력 전압이 반전 입력 전압(Vin－)으로서 인가되어 있다. 트랜지스터(MN9)의 게이트, 즉 상기 n형 차동 트랜지스터 쌍의 비반전 입력 단자(32)에는 외부로부터 비반전 입력 전압(Vin＋)이 인가된다.
또한, 트랜지스터(MP8)가 온일 때 C점의 전위는 후술하는 커런트 미러 회로(113)의 트랜지스터(MP9, MP10)를 오프시키고, 트랜지스터(MP8)가 오프일 때 C점의 전위는 후술하는 커런트 미러 회로(113)의 트랜지스터(MP9, MP10)를 온시키도록 트랜지스터(MP8) 등의 W/L(게이트 폭/게이트 길이)비 등이 설정되어 있다.
커런트 미러 회로(113)는 트랜지스터(MP9, MP10)로 이루어지는 p형 커런트 미러 회로로서, 그들의 소스는 플러스의 고전압 전원(VDD)에 접속되고, 트랜지스터(MP9)의 게이트 및 드레인은 콤퍼레이터(112)의 출력단에 접속되고, 트랜지스터(MP10)의 드레인은 차동 증폭기(12)의 출력단 및 출력 회로(13)의 드라이버 트랜지스터(MP6)의 게이트에 접속되어 있다.
커런트 미러 회로(114)는 트랜지스터(MN3, MN4)로 이루어지는 n형 커런트 미 러 회로로서, 그들의 소스는 저전압 전원(VSS)에 접속되고, 트랜지스터(MN3)의 게이트 및 드레인은 콤퍼레이터(111)의 출력단에 접속되고, 트랜지스터(MN4)의 드레인은 차동 증폭기(12)의 출력단 및 출력 회로(13)의 드라이버 트랜지스터(MP6)의 게이트에 접속되어 있다.
또한, 커런트 미러 회로(113)에 있어서 트랜지스터(MP10)의 W/L(게이트 폭/게이트 길이)비는 트랜지스터(MP9)의 W/L(게이트 폭/게이트 길이)비의 10배로 설정되고, 마찬가지로, 커런트 미러 회로(114)에 있어서 트랜지스터(MN4)의 W/L(게이트 폭/게이트 길이)비는 트랜지스터(MN3)의 W/L(게이트 폭/게이트 길이)비의 10배로 설정되어 있다.
(동작 설명)
이하, 전술한 이 실시예의 연산 증폭 회로의 동작을 설명한다.
이 연산 증폭 회로는 본질적으로 도7에서 설명한 종래의 연산 증폭 회로에 있어서 보조 회로(11)를 추가한 회로로 간주할 수 있다.
(콤퍼레이터(111)와 커런트 미러 회로(114)의 동작)
콤퍼레이터(111)와 커런트 미러 회로(114)의 동작을 설명한다. 도2에 있어서, 반전 입력 전압(Vin－)과 비반전 입력 전압(Vin＋)이 대등하다고 간주할 수 있는 버츄얼 쇼트(virtual short)(이미지너리 쇼트(imaginary short))가 성립하는 정상 상태에서는 p형 차동 트랜지스터 쌍을 이루는 트랜지스터(MP2, MP3)로 각각 전 류가 흐르고, 그 결과로서, 트랜지스터(MN2)의 드레인 전위인 A점 전위는 저하된다. 이에 의해 트랜지스터(MN4)는 오프가 되고, 차동 증폭기(12)는 콤퍼레이터(111)로부터 차단된다.
마찬가지로, 비반전 입력 전압(Vin＋)이 반전 입력 전압(Vin－)보다 소정의 소전압차(△V) 이상 낮아지는 경우에는, 트랜지스터(MP3)가 컷오프(cut-off)되고, 트랜지스터(MP1)에 의한 바이어스 전류(Id1)는 트랜지스터(MP2, MN1)를 통해 흐른다. 따라서, 트랜지스터(MN2)가 온되어 A점의 전위가 저하되고, 커런트 미러 회로(114)의 트랜지스터(MN4)가 오프되어 차동 증폭기(12)는 콤퍼레이터(111)로부터 차단된다.
이에 반해, 비반전 입력 전압(Vin＋)이 반전 입력 전압(Vin－)보다 소정의 소전압차(△V) 이상 높아진 경우에는 트랜지스터(MP2)가 컷오프되어 트랜지스터(MN1)로는 전류가 흐르지 않는다. 따라서, 트랜지스터(MN2)도 턴 오프되어, A점의 전위가 상승하고, 커런트 미러 회로(114)의 트랜지스터(MN3, MN4)가 온된다. 그 결과, 트랜지스터(MP1)를 통하여 바이어스 전류(Id1)가 트랜지스터(MP3)로 흐르고, 트랜지스터(MN4)에는 Id1의 약 10배의 전류가 흐르고, 이 전류가 차동 증폭기(12)의 바이어스 전류(Id2)에 추가되게 된다. 즉 Id1=Id2로 가정하면, 콘덴서(Cc)는 종래의 11배의 전류에 의해 방전되게 된다.
즉 이 콤퍼레이터(111) 및 n형 커런트 미러 회로(114)는 비반전 입력 전압(Vin＋)이 반전 입력 전압(Vin－)보다 소정의 소전압차(△V) 이상 증대된 경우에만 차동 증폭기(12)의 바이어스 전류(Id2)를 차동 증폭기(12)의 출력단(B)의 전위 천이를 촉진하는 방향을 향해 등가(等價)적으로 증대하므로, 정상 상태에서의 소비 전력 증대를 억제하면서 슬루 레이트를 향상시킬 수 있다.
(콤퍼레이터(112)와 커런트 미러 회로(113)의 동작)
콤퍼레이터(112)와 커런트 미러 회로(113)의 동작을 설명한다. 도3에 있어서, 반전 입력 전압(Vin－)과 비반전 입력 전압(Vin＋)이 대등하다고 간주할 수 있는 버츄얼 쇼트(이미지너리 쇼트)가 성립하는 정상 상태에서는 n형 차동 트랜지스터 쌍을 이루는 트랜지스터(MN9, MN10)에 각각 전류가 흐르고, 그 결과로서, 트랜지스터(MP8)의 드레인 전위인 C점 전위는 상승한다. 따라서, 커런트 미러 회로(113)의 트랜지스터(MP10)는 오프가 되고, 차동 증폭기(12)는 콤퍼레이터(112)로부터 차단된다.
마찬가지로, 비반전 입력 전압(Vin＋)이 반전 입력 전압(Vin－)보다 소정의 소전압차(△V) 이상 높아지면, 트랜지스터(MN10)가 컷오프되고, 트랜지스터(MN11)에 의한 바이어스 전류(Id1')는 트랜지스터(MP7, MP9)를 통해 흐른다. 따라서, 트랜지스터(MP8)가 온되어 C점의 전위가 상승하고, 커런트 미러 회로(113)의 트랜지스터(MP10)가 오프되어 차동 증폭기(12)는 콤퍼레이터(113)로부터 차단된다.
이에 반해, 비반전 입력 전압(Vin＋)이 반전 입력 전압(Vin－)보다 소정의 소전압차(△V) 이상 낮아진 경우에는, 트랜지스터(MN9)가 컷오프되어 트랜지스터(MP7)로는 전류가 흐르지 않는다. 따라서, 트랜지스터(MP8)도 오프되어 C점 전위가 저하되고, 커런트 미러 회로(113)의 트랜지스터(MP9, MP10)가 온된다. 그 결과, 트랜지스터(MN11)에 의해 바이어스 전류(Id1')가 트랜지스터(MN10)로 흐르고, 트랜지스터(MP10)에는 Id1'의 약 10배의 전류가 흐르고, 이 전류가 차동 증폭기(12)의 바이어스 전류(Id2)에 추가되게 된다. 즉 Id1'=Id2로 가정하면, 콘덴서(Cc)는 종래의 11배의 전류에 의해 충전되게 된다.
즉 이 콤퍼레이터(112) 및 p형 커런트 미러 회로(113)는 비반전 입력 전압(Vin＋)이 반전 입력 전압(Vin－)보다 소정의 소전압차(△V) 이상 저하된 경우에만 차동 증폭기(12)의 바이어스 전류(Id2)를 차동 증폭기(12)의 출력단(B)의 전위 천이를 촉진하는 방향을 향해 등가적으로 증대하므로, 정상 상태에서의 소비 전력 증대를 억제하면서 슬루 레이트를 향상할 수 있다.
또한, 이 실시예에서는 차동 증폭기(12)의 출력단(B)의 전위는 인버터 앰프(inverter amplifier)인 출력 회로(13)에 의해 반전된 후, 콤퍼레이터(111, 112)의 반전 입력단에 인가되는 반전 입력 전압(Vin－)으로 되어 있는 점에 유의하기 바란다.
(작용 효과)
상기 설명한 바와 같이, 이 실시예의 연산 증폭 회로에 의하면, 비반전 입력 전압(Vin＋)과 반전 입력 전압(Vin－)의 전위차가 소정의 소전압차(△V) 이하인 정상 상태의 경우에, 차동 증폭기(12)는 커런트 미러 회로(113, 114)에 의해 콤퍼레이터(111, 112)로부터 차단되어, 커런트 미러 회로(113, 114)는 오프 상태가 되고, 커런트 미러 회로(113, 114)의 전류 공급을 차단할 수 있다.
하지만, 비반전 입력 전압(Vin＋)이 반전 입력 전압(Vin－)과의 전위차보다 소정의 소전압차(△V) 이상 높아지면, 차동 증폭기(12)는 커런트 미러 회로(114)를 통해 콤퍼레이터(111)와 결합되고, 그 결과로서, 커런트 미러 회로(114)에 의해 증배된 큰 전류(예를 들면, 10Id1)가 차동 증폭기(12)의 바이어스 전류(Id2)에 추가되기 때문에, 위상 보상용 콘덴서(Cc)를 방전시키는 슬루 레이트(SR1)는 (10Id1＋Id2)/Cc가 되어 대폭 개선된다.
마찬가지로, 비반전 입력 전압(Vin＋)이 반전 입력 전압(Vin－)과의 전위차보다 소정의 소전압차(△V) 이상 낮아지면, 차동 증폭기(12)는 커런트 미러 회로(113)를 통해 콤퍼레이터(112)와 결합되고, 그 결과로서, 커런트 미러 회로(113)에 의해 증배된 대전류(예를 들면, 10Id1')가 차동 증폭기(12)의 바이어스 전류(Id2)에 추가되기 때문에, 위상 보상용 콘텐서(Cc)를 충전하는 슬루 레이트(SR1)는 (10Id1'＋Id2)/Cc가 되어 큰 폭으로 개선된다.
(시험예)
도1에 도시한 보조회로(11)를 이용한 연산 증폭 회로의 상승 파형 및 하강 파형과, 도7에 도시한 보조 회로(11)를 갖지 않는 종래의 연산 증폭 회로의 상승 파형 및 하강 파형을 도4에 도시하고 있다. (a)는 도5에 도시한 입력 전압 파형(비반전 입력 전압(Vin＋)의 파형)이고, (b)는 도1의 출력 회로(13)의 출력단(Out)으로부터 출력되는 출력 전압의 파형이고, (c)는 도7의 출력 회로(13)의 출력단(Out)으로부터 출력되는 출력 전압의 파형이다. 도4에 있어서, 가로축은 시간을 나타내 고, 세로축은 전압을 나타낸다. 위상 보상용 콘덴서(Cc)는 5pF, 부하용량(Co)은 20pF로 하였다. 도4로부터 보조 회로(11)의 유무에 의해 출력 전압의 파형(슬루 레이트)이 대폭 개선될 수 있다는 것을 알 수 있다. 또한, 이 실험에 있어서, Id1 및 Id1'은 0.2μA, Id2는 1.0μA, Id3은 20μA로 하였다. 도1에 있어서 비반전 입력 전압(Vin＋)과 반전 입력 전압(Vin－)이 실질적으로 대등한 정상 상태에서의 소비 전류는 21.4μA이었다. 도1에 있어서 도5에 도시한 회로에서의 입력 전압의 1주기에서의 평균 소비 전류는 23.1μA이며, 도7에 도시한 회로에서의 입력 전압의 1주기에서의 평균 소비 전류는 22.0μA였다.
(변형 양태)
상술한 실시예에서는 출력 회로(13)의 출력단(Out)의 전압을 귀환 저항을 이용하지 않고 반전 입력 단자(40)에 귀환시키는 이른바 전압 팔로워(voltage follower)로서 연산 증폭 회로를 구성하였으나, 출력 회로(13)의 출력단(Out)의 전압을 귀환 저항을 이용하여 반전 입력 단자(40)로 귀환시키는 전압 증폭기로서 이용하는 경우에도 유효한 것은 물론이다. 이 경우에는 콤퍼레이터(111, 112)의 반전 입력 단자(41, 42)에도 이 귀환 저항을 통해서 전압 귀환시키는 것이 알맞은데, 그것은 필수 요건이 된다.
또한, 이 연산 증폭 회로의 입력 전압은 비반전 입력 단자가 아니라, 반전 입력 단자에 입력되어도 된다.
(변형 양태)
변형 양태를 도6에 도시하고 있다. 이 변형 양태는 도1의 회로에 있어서 한 쌍의 입력 전압을 반대로 입력한 것이다. 다만 콤퍼레이터(112) 내의 트랜지스터(MP9, MP10)의 도전형 및 커런트 미러 회로(113)의 트랜지스터(MP7, MP8)의 도전형은 n형이 된다. 이렇게 하면 고속 동작을 기대할 수 있는 n형 트랜지스터의 사용 비율을 늘릴 수 있다.
그 밖에, 콤퍼레이터(112, 113) 및 커런트 미러 회로(113, 114)는 동등한 기능을 갖는 회로에 의해 치환될 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따르면, 소비 전력 증대를 억제하면서 슬루 레이트의 현격한 향상이 가능한 연산 증폭 회로가 제공된다.

Claims (4)

  1. 반전 입력 전압(Vin－) 및 비반전 입력 전압(Vin＋)이 입력되는 차동 증폭기; 및
    상기 차동 증폭기의 출력 전압 파형을 개선하는 보조 회로
    를 구비하는 연산 증폭 회로에 있어서,
    상기 보조 회로는,
    상기 반전 입력 전압(Vin－) 및 비반전 입력 전압(Vin＋)이 입력되는 콤퍼레이터(comparator)를 갖고,
    상기 보조 회로의 출력단은,
    상기 콤퍼레이터의 출력단에 기초하여, 상기 반전 입력 전압(Vin－)과 비반전 입력 전압(Vin＋) 사이의 전압차가 소정의 소전압차(小電壓差) 이하인 경우에, 상기 차동 증폭기의 출력단으로부터 차단되고, 또한, 상기 반전 입력 전압(Vin－)과 비반전 입력 전압(Vin＋) 사이의 전압차가 상기 소정의 소전압차을 초과하여 적어도 일측(一側)으로 천이하는 경우에 상기 차동 증폭기의 출력단의 전위가 천이하는 방향을 향해서 상기 차동 증폭기의 출력단과 전류를 주고 받아서 상기 천이를 촉진시키는
    연산 증폭 회로.
  2. 제1항에 있어서,
    상기 보조 회로는,
    한 쌍의 트랜지스터를 갖고 상기 콤퍼레이터의 출력단에 의해 구동되는 커런트 미러 회로(current mirror circuit)를 갖고, 또한, 상기 커런트 미러 회로의 한 쌍의 트랜지스터 중에서 상기 콤퍼레이터의 출력단에 접속되지 않은 쪽의 트랜지스터의 드레인은 상기 차동 증폭기의 출력단에 접속되어 있는
    연산 증폭 회로
  3. 제2항에 있어서,
    콤퍼레이터는,
    소스가 서로 접속된 제1 도전형의 한 쌍의 트랜지스터로 이루어지며 비반전 입력 단자 및 반전 입력 단자를 갖는 차동 트랜지스터 쌍;
    상기 한 쌍의 트랜지스터의 소스에 접속되는 제1 도전형의 트랜지스터를 갖는 정전류원; 및
    제2 도전형의 한 쌍의 트랜지스터로 이루어지며 상기 차동 트랜지스터 쌍의 부하를 이루는 커런트 미러 회로
    를 갖고,
    상기 커런트 미러 회로의 한 쌍의 트랜지스터는,
    상기 콤퍼레이터의 상기 차동 트랜지스터 쌍과 상이한 도전형을 갖는
    연산 증폭 회로
  4. 제3항에 있어서,
    상기 보조 회로는,
    제1 콤퍼레이터;
    상기 제1 콤퍼레이터와 반대 도전형의 트랜지스터에 의해 구성되는 제2 콤퍼레이터;
    상기 제1 콤퍼레이터에 의해 구동되어 저전위측 전원(VSS)에 접속되는 제1 콤퍼레이터 회로; 및
    상기 제1 커런트 미러 회로와 반대 도전형의 트랜지스터에 의해 구성되어 상기 제2 콤퍼레이터에 의해 구동되는 것과 함께 고전위측 전원(VDD)에 접속되는 제2 커런트 미러 회로
    를 갖고,
    상기 제1 커런트 미러 회로의 출력단 및 상기 제2 커런트 미러 회로의 출력단은 상기 차동 증폭기의 동일 출력단에 접속되는
    연산 증폭 회로.
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