KR101846378B1 - 슬루 레잇 개선회로 및 이를 이용한 버퍼 - Google Patents

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이민재
송은석
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Abstract

본 발명은 소비전력을 최소화함과 아울러 고속 동작이 가능하도록 한 슬루 레잇 개선회로에 관한 것이다.
본 발명의 실시예에 의한 제 1전류원의 전류 흐름을 제어하는 슬루 레잇 개선회로에 있어서, 제 1전원과 제 11노드 사이에 위치되며, 게이트전극이 상기 제 1전류원 및 상기 제 11노드에 접속되는 제 1트랜지스터와; 타측이 상기 제 1전원보다 낮은 제 2전원에 접속되는 제 3전류원과; 상기 제 1전원과 상기 제 11노드 사이에 접속되는 제 2트랜지스터와; 상기 제 11노드와 상기 제 3전류원의 일측 사이에 접속되며, 게이트전극이 제 1제어전압을 공급받는 제 3트랜지스터와; 상기 제 1전원과 제 12노드 사이에 접속되며, 게이트전극이 상기 제 2트랜지스터의 게이트전극 및 상기 제 12노드에 접속되는 제 4트랜지스터와; 상기 제 12노드와 상기 제 3전류원의 일측 사이에 접속되며, 게이트전극이 제 2제어전압을 공급받는 제 5트랜지스터를 구비한다.

Description

슬루 레잇 개선회로 및 이를 이용한 버퍼{Slew rate enhancement Circuit and Buffer using the same}
본 발명의 실시예는 슬루 레잇 개선회로 및 이를 이용한 버퍼에 관한 것으로, 특히 소비전력을 최소화함과 아울러 고속 동작이 가능하도록 한 슬루 레잇 개선회로 및 이를 이용한 버퍼에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display Device) 및 유기전계발광 표시장치(Organic Light Emitting Display Device) 등과 같은 표시장치(Display Device)의 사용이 증가하고 있다.
일반적으로, 표시장치는 데이터선들로 데이터신호를 공급하기 위한 데이터 구동부, 주사선들로 주사신호를 공급하기 위한 주사 구동부, 주사선들 및 데이터선들과 접속되는 화소들을 구비한다.
데이터 구동부는 외부로부터 공급되는 데이터를 이용하여 데이터신호를 생성하고, 생성된 데이터신호를 데이터선을 경유하여 화소로 공급한다. 이와 같은 데이터 구동부는 데이터선들과 각각 접속되는 버퍼를 구비한다.
한편, 기술의 발전에 따라서 표시장치의 프레임 주파수 및 해상도가 증가하고 있다. 이와 같이 프레임 주파수 및 해상도가 증가하는 경우 라인을 구동하기 위한 시간이 줄어들게 되고, 이에 따라 버퍼의 고속 동작이 요구된다. 따라서, 소비전력을 최소화함과 동시에 고속 동작이 가능한 버퍼가 요구되고 있다.
따라서, 본 발명은 소비전력을 최소화함과 아울러 고속 동작이 가능한 슬루 레잇 개선회로 및 이를 이용한 버퍼를 제공하는 것이다.
본 발명의 실시예에 의한 제 1전류원의 전류 흐름을 제어하는 슬루 레잇 개선회로에 있어서, 제 1전원과 제 11노드 사이에 위치되며, 게이트전극이 상기 제 1전류원 및 상기 제 11노드에 접속되는 제 1트랜지스터와; 타측이 상기 제 1전원보다 낮은 제 2전원에 접속되는 제 3전류원과; 상기 제 1전원과 상기 제 11노드 사이에 접속되는 제 2트랜지스터와; 상기 제 11노드와 상기 제 3전류원의 일측 사이에 접속되며, 게이트전극이 제 1제어전압을 공급받는 제 3트랜지스터와; 상기 제 1전원과 제 12노드 사이에 접속되며, 게이트전극이 상기 제 2트랜지스터의 게이트전극 및 상기 제 12노드에 접속되는 제 4트랜지스터와; 상기 제 12노드와 상기 제 3전류원의 일측 사이에 접속되며, 게이트전극이 제 2제어전압을 공급받는 제 5트랜지스터를 구비한다.
실시 예에 의한, 상기 제 1트랜지스터는 상기 제 1전류원과 전류 미러로 접속된다.
실시 예에 의한, 상기 제 1트랜지스터와 상기 제 11노드 사이에 접속되며, 제 1바이어스 전압에 의하여 턴-온 상태로 설정되는 제 6트랜지스터를 더 구비한다.
실시 예에 의한, 상기 제 1트랜지스터, 제 2트랜지스터, 제 4트랜지스터 및 제 6트랜지스터는 P형 트랜지스터로 설정되고, 제 3트랜지스터 및 제 5트랜지스터는 N형 트랜지스터로 설정된다.
실시 예에 의한, 상기 제 4트랜지스터의 W/L이 "1"로 설정되는 경우, 상기 제 2트랜지스터의 W/L은 N(N은 1을 초과하는 유리수)으로 설정된다.
실시 예에 의한, 상기 제 3트랜지스터의 W/L은 "1"로 설정되는 경우, 상기 제 5트랜지스터의 W/L은 N(N은 1을 초과하는 유리수)으로 설정된다.
실시 예에 의한, 상기 제 1제어전압 및 상기 제 2제어전압이 동일한 경우 상기 제 1전류원에서 전류가 흐르지 않고, 상기 제 1제어전압이 상기 제 2제어전압보다 높게 설정되는 경우 상기 제 1전류원에서 전류가 흐른다.
실시 예에 의한, 상기 제 1전원과 상기 제 12노드 사이에 접속되는 제 1스위치와, 상기 제 3트랜지스터 및 상기 제 5트랜지스터의 공통노드와 상기 제 3전류원의 일측 사이에 위치되는 제 2스위치를 더 구비한다.
본 발명의 다른 실시예에 의한 제 2전류원의 전류 흐름을 제어하는 슬루 레잇 개선회로에 있어서, 제 21노드와 제 2전원 사이에 위치되며, 게이트전극이 상기 제 2전류원 및 상기 제 21노드에 접속되는 제 11트랜지스터와; 타측이 상기 제 2전원보다 높은 제 1전원에 접속되는 제 4전류원과; 상기 제 21노드와 상기 제 2전원 사이에 접속되는 제 12트랜지스터와; 상기 제 4전류원의 일측과 상기 제 21노드 사이에 접속되며, 게이트전극이 제 3제어전압을 공급받는 제 13트랜지스터와; 제 22노드와 상기 제 2전원 사이에 접속되며, 게이트전극이 상기 제 12트랜지스터의 게이트전극 및 상기 제 22노드에 접속되는 제 14트랜지스터와; 상기 제 4전류원의 일측과 상기 제 22노드 사이에 접속되며, 게이트전극이 제 4제어전압을 공급받는 제 15트랜지스터를 구비한다.
실시 예에 의한, 상기 제 11트랜지스터는 상기 제 2전류원과 전류 미러로 접속된다.
실시 예에 의한, 상기 제 11트랜지스터와 상기 제 21노드 사이에 접속되며, 제 2바이어스 전압에 의하여 턴-온 상태로 설정되는 제 16트랜지스터를 더 구비한다.
실시 예에 의한, 상기 제 11트랜지스터, 제 12트랜지스터, 제 14트랜지스터 및 제 16트랜지스터는 N형 트랜지스터로 설정되고, 제 13트랜지스터 및 제 15트랜지스터는 P형 트랜지스터로 설정된다.
실시 예에 의한, 상기 제 14트랜지스터의 W/L이 "1"로 설정되는 경우, 상기 제 12트랜지스터의 W/L은 N(N은 1을 초과하는 유리수)으로 설정된다.
실시 예에 의한, 상기 제 13트랜지스터의 W/L은 "1"로 설정되는 경우, 상기 제 15트랜지스터의 W/L은 N(N은 1을 초과하는 유리수)으로 설정된다.
실시 예에 의한, 상기 제 3제어전압 및 상기 제 4제어전압이 동일한 경우 상기 제 2전류원에서 전류가 흐르지 않고, 상기 제 3제어전압이 상기 제 4제어전압보다 낮게 설정되는 경우 상기 제 2전류원에서 전류가 흐른다.
상기 제 2전원과 상기 제 22노드 사이에 접속되는 제 3스위치와, 상기 제 13트랜지스터 및 상기 제 15트랜지스터의 공통노드와 상기 제 2전류원의 일측 사이에 위치되는 제 4스위치를 더 구비한다.
본 발명의 실시예에 의한 버퍼는 제 1노드 및 출력단자 사이에 접속되는 제 1커패시터와; 제 2노드 및 상기 출력단자 사이에 접속되는 제 2커패시터와; 제 1전원 및 상기 제 1노드 사이에 접속되며, 상기 제 1노드로 전류를 공급하기 위한 제 1전류원과; 상기 제 1전원보다 낮은 전압으로 설정되는 제 2전원과 상기 제 2노드 사이에 접속되며, 상기 제 2노드로부터 전류를 싱크하기 위한 제 2전류원과; 상기 출력단자로 데이터신호를 공급하기 위한 구동부와; 상기 제 1전류원의 전류 흐름을 제어하기 위한 제 1슬루 레잇 개선회로와; 상기 제 2전류원의 전류 흐름을 제어하기 위한 제 2슬루 레잇 개선회로를 구비하며; 상기 출력단자가 일정한 전압을 유지할 때, 상기 제 1슬루 레잇 개선회로는 상기 제 1전류원에서 전류가 흐르지 않도록 제어하고 상기 제 2슬루 레잇 개선회로는 상기 제 2전류원에서 전류가 흐르지 않도록 제어한다.
실시 예에 의한, 상기 제 1슬루 레잇 개선회로는 상기 제 1항 내지 제 8항 중 어느 한 항에 기재된 슬루 레잇 개선회로이다.
실시 예에 의한, 상기 제 2슬루 레잇 개선회로는 상기 제 9항 내지 제 16항 중 어느 한 항에 기재된 슬루 레잇 개선회로이다.
본 발명의 실시예에 의하면 슬루 레잇 개선회로들을 이용하여 버퍼 노드의 충방전이 필요할 때만 전류원에서 전류가 흐르도록 제어할 수 있고, 이에 따라 소비전력을 최소화함과 동시에 고속 동작이 가능해진다. 또한, 본 발명의 슬루 레잇 개선회로들은 출력단의 전압이 안정화될 때 오프 상태로 설정될 수 있다. 이 경우, 슬루 레잇 개선회로들에서 불필요한 소비전력이 소모되는 것을 방지할 수 있고, 오프셋 발생 가능성을 차단할 수 있다.
도 1은 본 발명의 실시예에 의한 표시장치를 개략적으로 나타내는 도면이다.
도 2는 도 1의 데이터 집적회로에 포함되는 버퍼의 실시예를 나타내는 도면이다.
도 3은 도 2에 도시된 제 1슬루 레잇 개선회로의 실시예를 나타내는 도면이다.
도 4는 도 2에 도시된 제 1슬루 레잇 개선회로의 다른 실시예를 나타내는 도면이다.
도 5는 도 2에 도시된 제 2슬루 레잇 개선회로의 실시예를 나타내는 도면이다.
도 6은 도 2에 도시된 제 2슬루 레잇 개선회로의 다른 실시예를 나타내는 도면이다.
이하 첨부한 도면을 참고하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 기재한다. 다만, 본 발명은 청구범위에 기재된 범위 안에서 여러 가지 상이한 형태로 구현될 수 있으므로 하기에 설명하는 실시예는 표현 여부에 불구하고 예시적인 것에 불과하다.
즉, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다.
도 1은 본 발명의 실시예에 의한 표시장치를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 표시장치는 화소부(100), 주사 구동부(110), 데이터 구동부(120), 타이밍 제어부(130) 및 호스트 시스템(140)을 구비한다.
화소부(100)는 데이터선(D) 및 주사선(S)과 접속되도록 위치되는 복수의 화소(PXL)들을 구비한다. 화소(PXL)들은 데이터신호에 대응하여 소정 휘도의 빛을 외부로 공급한다.
표시장치가 유기전계발광 표시장치로 설정되는 경우, 화소(PXL)들 각각은 구동 트랜지스터(미도시)를 포함하는 복수의 트랜지스터들(미도시)과 유기 발광 다이오드(미도시)를 구비한다. 화소(PXL)는 주사선(S)으로 주사신호가 공급될 때 선택되어 데이터선(D)으로부터 데이터신호를 공급받는다. 이후, 화소(PXL)에 포함된 구동 트랜지스터는 데이터신호에 대응하는 전류를 유기 발광 다이오드로 공급하고, 이에 따라 유기 발광 다이오드에서 소정 휘도의 빛이 생성된다.
표시장치가 액정 표시장치로 설정되는 경우, 화소(PXL)들 각각은 스위칭 트랜지스터(미도시) 및 액정 커패시터(미도시)를 구비한다. 화소(PXL)는 주사선(S)으로 주사신호가 공급될 때 선택되어 데이터선(D)으로부터 데이터신호를 공급받는다. 이후, 화소(PXL)는 데이터신호에 대응하여 액정의 투과율을 제어함으로써 소정 휘도의 빛이 외부로 공급되도록 제어한다.
추가적으로, 도 1에서는 화소(PXL)가 하나의 데이터선(D) 및 하나의 주사선(S)과 접속되는 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 일례로, 화소(PXL)의 회로구조에 대응하여 다양한 신호선들이 추가로 접속될 수 있다. 즉, 본 발명의 실시예에서 화소(PXL)는 현재 공지된 다양한 형태로 구현될 수 있다.
주사 구동부(110)는 주사선(S)들로 주사신호를 공급한다. 주사선(S)들로 주사신호가 순차적으로 공급되면 화소(PXL)들이 수평라인 단위로 선택된다. 이와 같은 주사 구동부(110)는 패널에 실장될 수 있다. 즉, 주사 구동부(110)는 박막 공정을 통해서 기판에 실장될 수 있다. 또한, 주사 구동부(110)는 화소부(100)를 사이에 두고 양측에 실장될 수도 있다. 주사신호는 데이터선(D)을 통하여 공급되는 데이터신호를 화소(PXL)에 전달하는 역할을 수행한다.
데이터 구동부(120)는 타이밍 제어부(130)로부터 입력되는 데이터(RGB)들을 이용하여 데이터신호를 생성한다. 이를 위하여, 데이터 구동부(120)는 적어도 하나 이상의 데이터 집적회로(Data Integrated Circuit : D-IC)(122)를 구비한다. 데이터 집적회로(122)는 데이터선(D)들과 접속되며, 자신과 접속된 데이터선(D)들로 데이터신호를 공급한다. 데이터 집적회로(122)에서 생성된 데이터신호들은 각각의 채널에 위치된 버퍼(미도시)를 경유하여 데이터선(D)들로 공급된다.
타이밍 제어부(130)는 호스트 시스템(140)으로부터 출력된 데이터(RGB), 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE) 및 클럭신호(CLK) 등의 타이밍 신호들에 기초하여 게이트 제어신호를 주사 구동부(110)로 공급하고, 데이터 제어신호를 데이터 구동부(120)로 공급한다.
게이트 제어신호에는 게이트 스타트 펄스(Gate Start Pulse : GSP) 및 하나 이상의 게이트 쉬프트 클럭(Gate Shift Clock : GSC)이 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 주사신호의 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 하나 이상의 클럭신호를 의미한다.
데이터 제어신호에는 소스 스타트 펄스(Source Start Pulse : SSP), 소스 샘플링 클럭(Source Sampling Clock : SSC) 및 소스 출력 인에이블 신호(Source Output Enable : SOE) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다.
호스트 시스템(140)은 소정의 인터페이스를 통해 데이터(RGB)를 타이밍 제어부(130)로 공급한다. 또한, 호스트 시스템(140)은 타이밍 신호들(Vsync, Hsync, DE, CLK)을 타이밍 제어부(130)로 공급한다.
도 2는 도 1의 데이터 집적회로에 포함되는 버퍼의 실시예를 나타내는 도면이다.
도 2를 참조하면, 본 발명의 실시예에 의한 버퍼(200)는 구동부(206), 제 1슬루 레잇 개선회로(Slew rate enhancement Circuit : SRE1)(202), 제 2슬루 레잇 개선회로(SRE2 : 204), 제 1커패시터(C1) 및 제 2커패시터(C2)를 구비한다.
구동부(206)는 데이터신호를 출력단자(208)로 공급한다. 이와 같은 구동부(206)는 버퍼의 일반적 회로를 의미하며, 현재 공지된 다양한 형태의 회로로 구현될 수 있다. 일례로, 구동부(206)는 US 7,362,173과 같이 구현될 수 있다. 추가적으로, 출력단자(208)는 표시장치에 포함된 데이터선들 중 어느 하나와 전기적으로 접속될 수 있다.
제 1전류원(210)은 제 1전원(VDD)과 제 1노드(N1) 사이에 접속된다. 제 1전류원(210)은 제 1슬루 레잇 개선회로(202)의 제어에 대응하여 선택적으로 구동된다. 제 1전류원(201)이 구동되는 경우 제 1노드(N1)로 소정의 전류가 공급된다.
제 2전류원(212)은 제 2노드(N2)와 제 2전원(VSS) 사이에 접속된다. 여기서, 제 2전원(VSS)은 제 1전원(VDD)과 비교하여 낮은 전압으로 설정될 수 있다. 제 2전류원(212)은 제 2슬루 레잇 개선회로(204)의 제어에 대응하여 선택적으로 구동된다. 제 2전류원(212)이 구동되는 경우 제 2노드(N2)로부터 제 2전원(VSS)으로 소정의 전류가 공급된다.
상술한 제 1전류원(210) 및 제 2전류원(212)은 제 1노드(N1) 및/또는 제 2노드(N2)의 충방전 속도를 향상시키기 위한 것으로, 슬루 레잇 구간을 최소화하기 위하여 사용된다.
제 1커패시터(C1)는 제 1노드(N1)와 출력단자(208) 사이에 접속된다. 제 2커패시터(C2)는 제 2노드(N2)와 출력단자(208) 사이에 접속된다. 제 1커패시터(C1) 및 제 2커패시터(C2)는 버퍼(200)의 발진을 막기 위한 주파수 보상용 커패시터로 이용된다. 버퍼(200)에 제 1커패시터(C1) 및 제 2커패시터(C2)가 포함되는 경우, 버퍼(200)가 비선형적으로 동작하는 슬루 레잇 구간이 포함된다.
슬루 레잇 구간이 길수록 버퍼(200)의 안정화 시간이 증가되고, 이에 따라 동작속도가 낮아진다. 이와 같은 슬루 레잇 구간을 줄이기 위해서는 커패시터(C1, C2)의 커패시턴스를 낮추거나, 전류원(210, 212)의 전류를 증가시켜야 한다.
하지만, 커패시터(C1, C2)의 커패시턴스가 낮아지는 경우 버퍼(200)의 위상 여유(Phase margin)가 감소하여 주파수 특성이 나빠진다. 또한, 전류원(210, 212)의 전류를 증가시키는 경우 데이터 구동부(120)에 포함된 다수의 버퍼(200)들의 소비전력이 증가된다. 따라서, 본 발명의 실시예에서는 슬루 레잇 개선회로(202, 204)를 이용하여 커패시터(C1, C2)의 크기를 일정하게 유지하면서 소비전력을 최소화한다.
제 1슬루 레잇 개선회로(202)는 제 1전류원(210)의 동작을 제어한다. 일례로, 제 1슬루 레잇 개선회로(202)는 출력단자(208)의 전압이 일정한 상태를 유지할 때 제 1전류원(210)에서 전류가 흐르지 않도록 제어한다. 그리고, 제 1슬루 레잇 개선회로(202)는 출력단자(208)의 전압이 변경될 때(일례로, 하강) 제 1전류원(210)에서 전류가 흐르도록 제어하고, 이에 따라 슬루 레잇 구간을 최소화할 수 있다.
제 2슬루 레잇 개선회로(204)는 제 2전류원(212)의 동작을 제어한다. 일례로, 제 2슬루 레잇 개선회로(204)는 출력단자(208)의 전압이 일정한 상태를 유지할 때 제 2전류원(212)에서 전류가 흐르지 않도록 제어한다. 그리고, 제 2슬루 레잇 개선회로(204)는 출력단자(208)의 전압이 변경될 때(일례로, 상승) 제 2전류원(212)에서 전류가 흐르도록 제어하고, 이에 따라 슬루 레잇 구간을 최소화할 수 있다.
도 3은 도 2에 도시된 제 1슬루 레잇 개선회로의 실시예를 나타내는 도면이다.
도 3을 참조하면, 제 1슬루 레잇 개선회로(202)는 제 1트랜지스터(M1) 내지 제 6트랜지스터(M6), 제 3전류원(220)을 구비한다.
제 1트랜지스터(M1)는 제 1전원(VDD)과 제 11노드(N11) 사이에 접속된다. 그리고, 제 1트랜지스터(M1)의 게이트전극은 제 1전류원(210) 및 제 11노드(N11)에 접속된다. 즉, 제 1트랜지스터(M1)는 제 1전원(VDD)에서 제 11노드(N11)로 전류가 흐를 수 있도록 다이오드 형태로 접속된다. 이와 같은 제 1트랜지스터(M1)는 제 11노드(N11)의 전압에 대응하여 턴-온 또는 턴-오프되면서 소정의 전류를 제 11노드(N11)로 공급한다.
제 1전류원(210)은 제 1트랜지스터(M1)와 전류 미러로 접속된다. 이를 위하여, 제 1전류원(210)은 트랜지스터로 구현될 수 있다. 제 1전류원(210)은 제 1트랜지스터(M1)에서 전류가 흐를 때 소정의 전류를 제 1노드(N1)로 공급하고, 그 외의 경우에는 전류를 공급하지 않는다.
제 2트랜지스터(M2)는 제 1전원(VDD)과 제 11노드(N11) 사이에 접속된다. 그리고, 제 2트랜지스터(M2)의 게이트전극은 제 4트랜지스터(M4)의 게이트전극에 전기적으로 접속된다.
제 3트랜지스터(M3)는 제 11노드(N11)와 제 3전류원(220)(일례로, 제 3전류원(220)의 일측에 접속) 사이에 접속된다. 그리고, 제 3트랜지스터(M3)의 게이트전극은 제 1제어전압(VN1)을 공급받는다. 이와 같은 제 3트랜지스터(M3)는 제 1제어전압(VN1)에 대응하여 구동된다.
제 4트랜지스터(M4)는 제 1전원(VDD)과 제 12노드(N12) 사이에 접속된다. 그리고, 제 4트랜지스터(M4)의 게이트전극은 제 2트랜지스터(M2)의 게이트전극 및 제 12노드(N12)에 접속된다. 즉, 제 4트랜지스터(M4)는 제 1전원(VDD)에서 제 12노드(N12)로 전류가 흐를 수 있도록 다이오드 형태로 접속된다. 그리고, 제 4트랜지스터(M4)는 제 2트랜지스터(M2)와 전류 미러로 접속된다.
추가적으로, 제 2트랜지스터(M2)와 제 4트랜지스터(M4)는 서로 다른 W/L을 갖도록 설정된다. 일례로, 제 4트랜지스터(M4)의 W/L이 "1"로 설정되는 경우, 제 2트랜지스터(M2)의 W/L은 "N"(N은 1을 초과하는 유리수)으로 설정될 수 있다. 즉, 제 2트랜지스터(M2)는 제 4트랜지스터(M4)보다 큰 W/L로 설정될 수 있다. 이를 위하여, 제 2트랜지스터(M2)는 복수의 트랜지스터들이 병렬로 접속되어 구성될 수 있다.(일례로, N은 "2"로 설정될 수 있다)
제 5트랜지스터(M5)는 제 12노드(N12)와 제 3전류원(220)(일례로, 제 3전류원(220)의 일측에 접속) 사이에 접속된다. 그리고, 제 5트랜지스터(M5)의 게이트전극은 제 2제어전압(VP1)을 공급받는다. 이와 같은 제 5트랜지스터(M5)는 제 2제어전압(VP1)에 대응하여 구동된다.
추가적으로, 제 3트랜지스터(M3)와 제 5트랜지스터(M5)는 서로 다른 W/L을 갖도록 설정된다. 일례로, 제 3트랜지스터(M3)의 W/L이 "1"로 설정되는 경우, 제 5트랜지스터(M5)의 W/L은 "N"으로 설정될 수 있다. 즉, 제 5트랜지스터(M5)는 제 3트랜지스터(M3)보다 큰 W/L로 설정될 수 있다. 이를 위하여, 제 5트랜지스터(M5)는 복수의 트랜지스터들이 병렬로 접속되어 구성될 수 있다.
제 6트랜지스터(M6)는 제 1트랜지스터(M1)와 제 11노드(N11) 사이에 접속된다. 그리고, 제 6트랜지스터(M6)의 게이트전극은 제 1바이어스 전압(Vb1)을 공급받는다. 이와 같은 제 6트랜지스터(M6)는 제 1바이어스 전압(Vb1)에 대응하여 턴-온 상태를 유지하고, 이에 따라 제 1트랜지스터(M1)와 제 11노드(N11)는 항상 전기적으로 접속된다.
제 6트랜지스터(M6)가 제 1트랜지스터(M1) 및 제 11노드(N11) 사이에 위치되는 경우 높은 임피던스(High impedence) 및 높은 게인(High gain)을 확보할 수 있고, 이에 따라 동작의 신뢰성을 향상시킬 수 있다.
한편, 상술한 제 1트랜지스터(M1), 제 2트랜지스터(M2), 제 4트랜지스터(M4) 및 제 6트랜지스터(M6)는 P형 트랜지스터(일례로, PMOS)로 구현되고, 제 3트랜지스터(M3) 및 제 5트랜지스터(M5)는 N형 트랜지스터(일례로, NMOS)로 구현된다.
제 3전류원(220)의 일측은 제 3트랜지스터(M3) 및 제 5트랜지스터(M5)의 공통노드에 접속되고, 제 3전류원(220)의 타측은 제 2전원(VSS)에 접속된다. 이와 같은 제 3전류원(220)은 소정의 전류를 싱크(Sink)하는 전류 싱크원으로 사용될 수 있다. 이를 위하여, 제 3전류원(220)은 바이어스 전압에 대응하여 턴-온 상태를 유지하는 트랜지스터로 구현될 수 있다.
제 1제어전압(VN1) 및 제 2제어전압(VP1)이 동일할 경우 동작과정은 다음과 같다.
제 1제어전압(VN1) 및 제 2제어전압(VP1)이 동일할 경우, 제 3전류원(220)으로부터 싱크되는 대부분의 전류는 높은 W/L을 가지는 제 5트랜지스터(M5)를 경유하여 흐른다. 즉, 제 1제어전압(VN1) 및 제 2제어전압(VP1)이 동일할 경우 제 4트랜지스터(M4) 및 제 5트랜지스터(M5)를 경유하여 소정의 전류가 흐른다.
한편, 제 4트랜지스터(M4)로부터 전류가 흐르는 경우, 전류 미러로 접속된 제 2트랜지스터(M2)에서도 소정의 전류가 흐른다. 여기서, 제 2트랜지스터(M2)는 제 4트랜지스터(M4)보다 높은 W/L로 설정되기 때문에 순간적으로 많은 양의 전류가 제 11노드(N11)로 공급된다.
한편, 상대적으로 작은 W/L을 갖는 제 3트랜지스터(M3)에서는 전류가 미세하고 흐르고, 이에 따라 제 11노드(N11)는 제 1전원(VDD)의 전압으로 상승된다. 제 11노드(N11)가 제 1전원(VDD)으로 설정되는 경우, 제 1트랜지스터(M1)가 턴-오프 상태로 설정된다. 제 1트랜지스터(M1)가 턴-오프 상태로 설정되면 제 1전류원(210)에서 전류가 흐르지 않는다.
즉, 본 발명의 실시예에 의한 제 1슬루 레잇 개선회로(202)는 제 1제어전압(VN1) 및 제 2제어전압(VP1)을 동일하게 설정하여 제 1전류원(210)에서 전류가 흐르지 않도록 제어할 수 있다.
제 1제어전압(VN1)이 제 2제어전압(VP1)보다 높은 전압으로 설정되는 경우 동작과정은 다음과 같다. 여기서, 제 2제어전압(VP1)은 제 5트랜지스터(M5)가 턴-오프되도록 설정될 수 있다.
제 1제어전압(VN1)이 공급되는 경우 제 3트랜지스터(M3)가 턴-온된다. 제 3트랜지스터(M3)가 턴-온되면 제 11노드(N11)가 대략 제 2전원(VSS)의 전압으로 하강된다. 그러면, 제 1전원(VDD)으로부터 제 1트랜지스터(M1), 제 6트랜지스터(M6), 제 3트랜지스터(M3) 및 제 3전류원(220)을 경유하여 소정의 전류가 제 2전원(VSS)으로 공급된다. 그러면, 제 1트랜지스터(M1)와 전류 미러로 접속된 제 1전류원(210)에서도 소정의 전류가 흐른다. 제 1전류원(210)에서 흐르는 전류는 제 1노드(N1)로 공급된다.
즉, 본 발명의 실시예에서는 제 1제어전압(VN1)을 제 2제어전압(VP1)보다 높게 설정함으로써 제 1전류원(210)에서 소정의 전류가 흐르도록 제어할 수 있다. 제 1전류원(210)에서 제 1노드(N1)로 소정의 전류가 공급되면 슬루 레잇 구간을 최소화할 수 있다.
상술한 바와 같이 본 발명의 실시예에 의한 제 1슬루 레잇 개선회로(202)는 제 1제어전압(VN1)을 제 2제어전압(VP1)보다 높게 설정함으로써 제 1전류원(210)에서 전류가 흐르도록 제어할 수 있다. 또한, 본 발명의 실시예에 의한 제 1슬루 레잇 개선회로(202)는 제 1제어전압(VN1) 및 제 2제어전압(VP1)을 동일하게 설정하여 제 1전류원(210)에서 전류가 흐르지 않도록 제어할 수 있다.
즉, 본 발명의 실시예에서는 필요한 경우에만 제 1전류원(210)에서 전류가 흐르도록 제어할 수 있고, 이에 따라 소비전력을 감소함과 동시에 슬루 레잇 구간을 최소화할 수 있다. 다시 말하여, 제 1전류원(210)에서 흐르는 전류량을 증가시키더라도 제 1전류원(210)에서 불필요한 전류가 흐르지 않기 때문에 소비전력을 감소시킴과 동시에 슬루 레잇 구간을 단축할 수 있다.
도 4는 도 2에 도시된 제 1슬루 레잇 개선회로의 다른 실시예를 나타내는 도면이다. 도 4를 설명할 때 도 3과 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 다른 실시예에 의한 제 1슬루 레잇 개선회로(202)는 제 1스위치(SW1) 및 제 2스위치(SW2)를 추가로 구비한다.
제 1스위치(SW1)는 제 1전원(VDD)과 제 12노드(N12) 사이에 접속된다. 이와 같은 제 1스위치(SW1)는 제 1슬루 레잇 개선회로(202)가 정상적으로 구동될 때 턴-오프 상태를 유지한다.
제 2스위치(SW2)는 제 3트랜지스터(M3) 및 제 5트랜지스터(M5)의 공통노드와 제 3전류원(220) 사이에 접속된다. 이와 같은 제 2스위치(SW2)는 제 1슬루 레잇 개선회로(202)가 정상적으로 구동될 때 턴-온 상태를 유지한다.
이와 같은 제 1스위치(SW1) 및 제 2스위치(SW2)는 소비전력을 최소화하기 위하여 사용된다. 일례로, 제 1스위치(SW1)가 턴-온되면 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)의 게이트전극으로 제 1전원(VDD)의 전압이 공급되고, 이에 따라 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)가 턴-오프된다.
그리고, 제 2스위치(SW2)가 턴-오프되면 제 3전류원(220)이 제 3트랜지스터(M3) 및 제 5트랜지스터(M5)와 전기적으로 차단된다. 그러면, 제 3전류원(220)에 의한 전류가 제 3트랜지스터(M3) 및 제 5트랜지스터(M5)로 흐르지 못한다. 이와 같은 제 1스위치(SW1) 및 제 2스위치(SW2)는 사용자의 설계 의도에 대응하여 소비전력이 저감되도록 턴-온 및 턴-오프가 제어될 수 있다.
상술한 제 1스위치(SW1) 및/또는 제 2스위치(SW2)는 P형 트랜지스터 및/또는 N형 트랜지스터로 구현될 수 있다.
도 5는 도 2에 도시된 제 2슬루 레잇 개선회로의 실시예를 나타내는 도면이다.
도 5를 참조하면, 제 2슬루 레잇 개선회로(204)는 제 11트랜지스터(M11) 내지 제 16트랜지스터(M16), 제 4전류원(222)을 구비한다.
제 11트랜지스터(M11)는 제 21노드(N21)와 제 2전원(VSS) 사이에 접속된다. 그리고, 제 11트랜지스터(M11)의 게이트전극은 제 2전류원(212) 및 제 21노드(N21)에 접속된다. 즉, 제 11트랜지스터(M11)는 제 21노드(N21)로부터 제 2전원(VSS)으로 전류가 흐를 수 있도록 다이오드 형태로 접속된다. 이와 같은 제 11트랜지스터(M11)는 제 21노드(N21)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제 2전류원(212)은 제 11트랜지스터(M11)와 전류 미러로 접속된다. 이를 위하여, 제 2전류원(212)은 트랜지스터로 구현될 수 있다. 제 2전류원(212)은 제 11트랜지스터(M11)에서 전류가 흐를 때 제 2노드(N2)로부터 소정의 전류를 싱크하고, 그 외의 경우에는 전류를 싱크하지 않는다.
제 12트랜지스터(M12)는 제 21노드(N21)와 제 2전원(VSS) 사이에 접속된다. 그리고, 제 12트랜지스터(M12)의 게이트전극은 제 14트랜지스터(M14)의 게이트전극에 전기적으로 접속된다.
제 13트랜지스터(M13)는 제 4전류원(222)(일례로, 제 4전류원(222)의 일측)과 제 21노드 사이에 접속된다. 그리고, 제 13트랜지스터(M13)의 게이트전극은 제 3제어전압(VN2)을 공급받는다. 이와 같은 제 13트랜지스터(M13)는 제 3제어전압(VN2)에 대응하여 구동된다.
제 14트랜지스터(M14)는 제 22노드(N22)와 제 2전원(VSS) 사이에 접속된다. 그리고, 제 14트랜지스터(M14)의 게이트전극은 제 12트랜지스터(M12)의 게이트전극 및 제 22노드(N22)에 접속된다. 즉, 제 14트랜지스터(M14)는 제 22노드(N22)로부터 제 2전원(VSS)으로 전류가 흐를 수 있도록 다이오드 형태로 접속된다. 그리고, 제 14트랜지스터(M14)는 제 12트랜지스터(M12)와 전류 미러로 접속된다.
추가적으로, 제 12트랜지스터(M12)와 제 14트랜지스터(M14)는 서로 다른 W/L을 갖도록 설정된다. 일례로, 제 4트랜지스터(M4)의 W/L이 "1"로 설정되는 경우, 제 2트랜지스터(M2)의 W/L은 "N"으로 설정될 수 있다. 즉, 제 12트랜지스터(M12)는 제 14트랜지스터(M14)보다 큰 W/L로 설정될 수 있다. 이를 위하여, 제 12트랜지스터(M2)는 복수의 트랜지스터들이 병렬로 접속되어 구성될 수 있다.
제 15트랜지스터(M15)는 제 4전류원(222)(일례로, 제 4전류원(222)의 일측)과 제 22노드(N22) 사이에 접속된다. 그리고, 제 15트랜지스터(M15)의 게이트전극은 제 4제어전압(VP2)을 공급받는다. 이와 같은 제 15트랜지스터(M15)는 제 4제어전압(VP2)에 대응하여 턴-온 또는 턴-오프된다.
추가적으로, 제 13트랜지스터(M13)와 제 15트랜지스터(M15)는 서로 다른 W/L을 갖도록 설정된다. 일례로, 제 13트랜지스터(M13)의 W/L이 "1"로 설정되는 경우, 제 15트랜지스터(M15)의 W/L은 "N"으로 설정될 수 있다. 즉, 제 15트랜지스터(M15)는 제 13트랜지스터(M13)보다 큰 W/L로 설정될 수 있다. 이를 위하여, 제 15트랜지스터(M15)는 복수의 트랜지스터들이 병렬로 접속되어 구성될 수 있다.
제 16트랜지스터(M16)는 제 21노드(N21)와 제 11트랜지스터(M11) 사이에 접속된다. 그리고, 제 16트랜지스터(M16)의 게이트전극은 제 2바이어스 전압(Vb2)을 공급받는다. 이와 같은 제 16트랜지스터(M16)는 제 2바이어스 전압(Vb2)에 대응하여 턴-온 상태를 유지하고, 이에 따라 제 11트랜지스터(M11)와 제 21노드(N21)는 항상 전기적으로 접속된다.
제 16트랜지스터(M16)가 제 11트랜지스터(M11) 및 제 21노드(N21) 사이에 위치되는 경우 높은 임피던스(High impedence) 및 높은 게인(High gain)을 확보할 수 있고, 이에 따라 동작의 신뢰성을 향상시킬 수 있다.
한편, 상술한 제 11트랜지스터(M11), 제 12트랜지스터(M12), 제 14트랜지스터(M14) 및 제 16트랜지스터(M16)는 N형 트랜지스터(일례로, NMOS)로 구현되고, 제 13트랜지스터(M13) 및 제 15트랜지스터(M15)는 P형 트랜지스터(일례로, PMOS)로 구현된다.
제 4전류원(222)의 일측은 제 13트랜지스터(M13) 및 제 15트랜지스터(M15)의 공통노드에 접속되고, 타측은 제 1전원(VDD)에 접속된다. 이와 같은 제 4전류원(222)은 소정의 전류를 공급하는 전류 소스원으로 사용될 수 있다. 이를 위하여, 제 4전류원(222)은 바이어스 전압에 대응하여 턴-온 상태를 유지하는 트랜지스터로 구현될 수 있다.
제 3제어전압(VN2) 및 제 4제어전압(VP2)이 동일할 경우 동작과정은 다음과 같다.
제 3제어전압(VN2) 및 제 4제어전압(VP2)이 동일할 경우, 제 4전류원(222)으로부터 공급되는 대부분의 전류는 높은 W/L을 가지는 제 15트랜지스터(M15)를 경유하여 흐른다. 즉, 제 3제어전압(VN2) 및 제 4제어전압(VP2)이 동일할 경우 제 4전류원(222)으로부터의 공급되는 대부분의 전류는 제 15트랜지스터(M15) 및 제 14트랜지스터(M14)를 경유하여 제 2전원(VSS)으로 흐른다.
한편, 제 14트랜지스터(M14)로부터 전류가 흐르는 경우, 전류 미러로 접속된 제 12트랜지스터(M12)에서도 소정의 전류가 흐른다. 여기서, 제 12트랜지스터(M12)는 제 14트랜지스터(M14)보다 높은 W/L로 설정되기 때문에 제 21노드(N21)는 대략 제 2전원(VSS)의 전압으로 하강된다.
제 21노드(N21)의 전압이 제 2전원(VSS)으로 하강되면 제 11트랜지스터(M11)가 턴-오프된다. 제 11트랜지스터(M11)가 턴-오프되면 제 2전류원(212)에서 전류가 흐르지 않는다.
즉, 본 발명의 실시예에 의한 제 2슬루 레잇 개선회로(204)는 제 3제어전압(VN2) 및 제 4제어전압(VP2)을 동일하게 설정하여 제 2전류원(212)에서 전류가 흐르지 않도록 제어할 수 있다.
제 4제어전압(VP2)이 제 3제어전압(VN2)보다 높은 전압으로 설정되는 경우 동작과정은 다음과 같다. 여기서, 제 4제어전압(VP2)은 제 15트랜지스터(M15)가 턴-오프되도록 설정될 수 있다.
제 3제어전압(VN2)이 공급되는 경우 제 13트랜지스터(M13)가 턴-온된다. 제 13트랜지스터(M13)가 턴-온되면 제 4전류원(222)으로부터의 전류가 제 13트랜지스터(M13), 제 16트랜지스터(M16) 및 제 11트랜지스터(M11)를 경유하여 제 2전원(VSS)으로 공급된다. 그러면, 제 11트랜지스터(M11)와 전류 미러로 접속된 제 2전류원(212)에서도 소정의 전류가 흐르고, 이에 따라 제 2노드(N2)로부터 제 2전원(VSS)으로 소정의 전류가 싱크된다.
즉, 본 발명의 실시예에서는 제 3제어전압(VN2)을 제 4제어전압(VP2)보다 낮게 설정함으로써 제 2전류원(212)에서 소정의 전류가 흐르도록 제어할 수 있다. 제 2전류원(212)에서 전류가 흐르면 슬루 레잇 구간을 최소화할 수 있다.
상술한 바와 같이 본 발명의 실시예에 의한 제 2슬루 레잇 개선회로(204)는 제 3제어전압(VN2)을 제 4제어전압(VP2)보다 낮게 설정함으로써 제 2전류원(212)에서 전류가 흐르도록 제어할 수 있다. 또한, 본 발명의 실시예에 의한 제 2슬루 레잇 개선회로(204)는 제 3제어전압(VN2) 및 제 4제어전압(VP2)을 동일하게 설정하여 제 2전류원(212)에서 전류가 흐르지 않도록 제어할 수 있다.
즉, 본 발명의 실시예에서는 필요한 경우에만 제 2전류원(212)에서 전류가 흐르도록 제어할 수 있고, 이에 따라 소비전력을 감소함과 동시에 슬루 레잇 구간을 최소화할 수 있다. 다시 말하여, 제 2전류원(212)에서 흐르는 전류량을 증가시키더라도 제 2전류원(212)에서 불필요한 전류가 흐르지 않기 때문에 소비전력을 감소시킴과 동시에 슬루 레잇 구간을 단축할 수 있다.
도 6은 도 2에 도시된 제 2슬루 레잇 개선회로의 다른 실시예를 나타내는 도면이다. 도 6을 설명할 때 도 5와 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 의한 제 2슬루 레잇 개선회로(204)는 제 3스위치(SW3) 및 제 4스위치(SW4)를 추가로 구비한다.
제 3스위치(SW3)는 제 2전원(VSS)과 제 22노드(N22) 사이에 접속된다. 이와 같은 제 3스위치(SW3)는 제 2슬루 레잇 개선회로(204)가 정상적으로 구동될 때 턴-오프 상태를 유지한다.
제 4스위치(SW4)는 제 13트랜지스터(M13) 및 제 15트랜지스터(M15)의 공통노드와 제 4전류원(222) 사이에 접속된다. 이와 같은 제 4스위치(SW4)는 제 2슬루 레잇 개선회로(204)가 정상적으로 구동될 때 턴-온 상태를 유지한다.
이와 같은 제 3스위치(SW3) 및 제 4스위치(SW4)는 소비전력을 최소화하기 위하여 사용된다. 일례로, 제 3스위치(SW3)가 턴-온되면 제 12트랜지스터(M12) 및 제 14트랜지스터(M14)의 게이트전극으로 제 2전원(VSS)의 전압이 공급되고, 이에 따라 제 12트랜지스터(M12) 및 제 14트랜지스터(M14)가 턴-오프된다.
그리고, 제 4스위치(SW4)가 턴-오프되면 제 4전류원(222)이 제 13트랜지스터(M13) 및 제 15트랜지스터(M15)와 전기적으로 차단된다. 그러면, 제 4전류원(222)으로부터의 전류가 제 13트랜지스터(M13) 및 제 15트랜지스터(M15)로 공급되지 못한다. 이와 같은 제 3스위치(SW3) 및 제 4스위치(SW4)는 사용자의 설계 의도에 대응하여 소비전력이 저감되도록 턴-온 및 턴-오프가 제어될 수 있다.
그리고, 상술한 제 3스위치(SW3) 및/또는 제 4스위치(SW4)는 P형 트랜지스터 및/또는 N형 트랜지스터로 구현될 수 있다.
한편, 본 발명의 실시예에서는 슬루 레잇 구간이 아닌 경우(즉, 출력단자(208)의 전압이 일정 상태로 안정화될 때) 제 1슬루 레잇 개선회로(202) 및 제 2슬루 레잇 개선회로(204)를 오프 상태로 설정할 수 있다. 이 경우, 슬루 레잇 개선회로(202, 204)에서 불필요한 소비전력이 소모되는 것을 방지할 수 있고, 오프셋 발생 가능성을 차단할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
전술한 발명에 대한 권리범위는 이하의 특허청구범위에서 정해지는 것으로써, 명세서 본문의 기재에 구속되지 않으며, 청구범위의 균등 범위에 속하는 변형과 변경은 모두 본 발명의 범위에 속할 것이다.
100 : 화소부 110 : 주사 구동부
120 : 데이터 구동부 130 : 타이밍 제어부
140 : 호스트 시스템 200 : 버퍼
202,204 : 슬루 레잇 개선회로 206 : 구동부
208 : 출력단자 210,212,220,222 : 전류원

Claims (19)

  1. 제 1전류원의 전류 흐름을 제어하는 슬루 레잇 개선회로에 있어서,
    제 1전원과 제 11노드 사이에 위치되며, 게이트전극이 상기 제 11노드에 접속되고, 상기 제 1전류원과 전류 미러로 접속되는 제 1트랜지스터와;
    타측이 상기 제 1전원보다 낮은 제 2전원에 접속되는 제 3전류원과;
    상기 제 1전원과 상기 제 11노드 사이에 접속되는 제 2트랜지스터와;
    상기 제 11노드와 상기 제 3전류원의 일측 사이에 접속되며, 게이트전극이 제 1제어전압을 공급받는 제 3트랜지스터와;
    상기 제 1전원과 제 12노드 사이에 접속되며, 게이트전극이 상기 제 2트랜지스터의 게이트전극 및 상기 제 12노드에 접속되는 제 4트랜지스터와;
    상기 제 12노드와 상기 제 3전류원의 일측 사이에 접속되며, 게이트전극이 제 2제어전압을 공급받는 제 5트랜지스터를 구비하는 슬루 레잇 개선회로.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제 1트랜지스터와 상기 제 11노드 사이에 접속되며, 제 1바이어스 전압에 의하여 턴-온 상태로 설정되는 제 6트랜지스터를 더 구비하는 슬루 레잇 개선회로.
  4. 제 1항에 있어서,
    상기 제 1트랜지스터, 제 2트랜지스터, 제 4트랜지스터 및 제 6트랜지스터는 P형 트랜지스터로 설정되고, 제 3트랜지스터 및 제 5트랜지스터는 N형 트랜지스터로 설정되는 슬루 레잇 개선회로.
  5. 제 1항에 있어서,
    상기 제 4트랜지스터의 W/L이 "1"로 설정되는 경우, 상기 제 2트랜지스터의 W/L은 N(N은 1을 초과하는 유리수)으로 설정되는 슬루 레잇 개선회로.
  6. 제 1항에 있어서,
    상기 제 3트랜지스터의 W/L은 "1"로 설정되는 경우, 상기 제 5트랜지스터의 W/L은 N(N은 1을 초과하는 유리수)으로 설정되는 슬루 레잇 개선회로.
  7. 제 1항에 있어서,
    상기 제 1제어전압 및 상기 제 2제어전압이 동일한 경우 상기 제 1전류원에서 전류가 흐르지 않고,
    상기 제 1제어전압이 상기 제 2제어전압보다 높게 설정되는 경우 상기 제 1전류원에서 전류가 흐르는 슬루 레잇 개선회로.
  8. 제 1항에 있어서,
    상기 제 1전원과 상기 제 12노드 사이에 접속되는 제 1스위치와,
    상기 제 3트랜지스터 및 상기 제 5트랜지스터의 공통노드와 상기 제 3전류원의 일측 사이에 위치되는 제 2스위치를 더 구비하는 슬루 레잇 개선회로.
  9. 제 2전류원의 전류 흐름을 제어하는 슬루 레잇 개선회로에 있어서,
    제 21노드와 제 2전원 사이에 위치되며, 게이트전극이 상기 제 21노드에 접속되고, 상기 제 2전류원과 전류 미러로 접속되는 제 11트랜지스터와;
    타측이 상기 제 2전원보다 높은 제 1전원에 접속되는 제 4전류원과;
    상기 제 21노드와 상기 제 2전원 사이에 접속되는 제 12트랜지스터와;
    상기 제 4전류원의 일측과 상기 제 21노드 사이에 접속되며, 게이트전극이 제 3제어전압을 공급받는 제 13트랜지스터와;
    제 22노드와 상기 제 2전원 사이에 접속되며, 게이트전극이 상기 제 12트랜지스터의 게이트전극 및 상기 제 22노드에 접속되는 제 14트랜지스터와;
    상기 제 4전류원의 일측과 상기 제 22노드 사이에 접속되며, 게이트전극이 제 4제어전압을 공급받는 제 15트랜지스터를 구비하는 슬루 레잇 개선회로.
  10. 삭제
  11. 제 9항에 있어서,
    상기 제 11트랜지스터와 상기 제 21노드 사이에 접속되며, 제 2바이어스 전압에 의하여 턴-온 상태로 설정되는 제 16트랜지스터를 더 구비하는 슬루 레잇 개선회로.
  12. 제 9항에 있어서,
    상기 제 11트랜지스터, 제 12트랜지스터, 제 14트랜지스터 및 제 16트랜지스터는 N형 트랜지스터로 설정되고, 제 13트랜지스터 및 제 15트랜지스터는 P형 트랜지스터로 설정되는 슬루 레잇 개선회로.
  13. 제 9항에 있어서,
    상기 제 14트랜지스터의 W/L이 "1"로 설정되는 경우, 상기 제 12트랜지스터의 W/L은 N(N은 1을 초과하는 유리수)으로 설정되는 슬루 레잇 개선회로.
  14. 제 9항에 있어서,
    상기 제 13트랜지스터의 W/L은 "1"로 설정되는 경우, 상기 제 15트랜지스터의 W/L은 N(N은 1을 초과하는 유리수)으로 설정되는 슬루 레잇 개선회로.
  15. 제 9항에 있어서,
    상기 제 3제어전압 및 상기 제 4제어전압이 동일한 경우 상기 제 2전류원에서 전류가 흐르지 않고,
    상기 제 3제어전압이 상기 제 4제어전압보다 낮게 설정되는 경우 상기 제 2전류원에서 전류가 흐르는 슬루 레잇 개선회로.
  16. 제 9항에 있어서,
    상기 제 2전원과 상기 제 22노드 사이에 접속되는 제 3스위치와,
    상기 제 13트랜지스터 및 상기 제 15트랜지스터의 공통노드와 상기 제 2전류원의 일측 사이에 위치되는 제 4스위치를 더 구비하는 슬루 레잇 개선회로.
  17. 제 1노드 및 출력단자 사이에 접속되는 제 1커패시터와;
    제 2노드 및 상기 출력단자 사이에 접속되는 제 2커패시터와;
    제 1전원 및 상기 제 1노드 사이에 접속되며, 상기 제 1노드로 전류를 공급하기 위한 제 1전류원과;
    상기 제 1전원보다 낮은 전압으로 설정되는 제 2전원과 상기 제 2노드 사이에 접속되며, 상기 제 2노드로부터 전류를 싱크하기 위한 제 2전류원과;
    상기 출력단자로 데이터신호를 공급하기 위한 구동부와;
    상기 제 1전류원의 전류 흐름을 제어하기 위한 제 1슬루 레잇 개선회로와;
    상기 제 2전류원의 전류 흐름을 제어하기 위한 제 2슬루 레잇 개선회로를 구비하며;
    상기 출력단자가 일정한 전압을 유지할 때, 상기 제 1슬루 레잇 개선회로는 상기 제 1전류원에서 전류가 흐르지 않도록 제어하고 상기 제 2슬루 레잇 개선회로는 상기 제 2전류원에서 전류가 흐르지 않도록 제어하는 버퍼.
  18. 제 17항에 있어서,
    상기 제 1슬루 레잇 개선회로는 상기 제 1항, 및 상기 제 3항 내지 제 8항 중 어느 한 항에 기재된 슬루 레잇 개선회로인 버퍼.
  19. 제 17항에 있어서,
    상기 제 2슬루 레잇 개선회로는 상기 제 9항, 및 상기 제 11항 내지 제 16항 중 어느 한 항에 기재된 슬루 레잇 개선회로인 버퍼.
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