KR101147354B1

KR101147354B1 - 출력 버퍼용 슬루율 부스트 회로 및 이를 구비한 출력 버퍼

Info

Publication number: KR101147354B1
Application number: KR1020100069425A
Authority: KR
Inventors: 김민성; 장일권; 류지호; 김영철; 윤준열; 이돈우; 김소연; 민경원; 이재훈
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2010-07-19
Filing date: 2010-07-19
Publication date: 2012-05-23
Also published as: CN102339584A; CN102339584B; US20120013378A1; KR20120009565A; US8648637B2

Abstract

본 발명은 출력 버퍼용 슬루 부스트 회로 및 이를 구비한 소오스 드라이버용 출력 버퍼회로를 개시한다.
버퍼 입력 신호를 받아 풀업 동작을 하여 제1레벨의 버퍼 출력 신호를 제공하는 풀업부와 상기 버퍼 입력 신호를 받아 풀 다운 동작을 하여 상기 제1레벨과 반대 위상의 제2레벨의 버퍼 출력 신호를 제공하는 풀 다운부를 구비하는 출력 버퍼에 있어서, 상기 슬루율 부스트 회로는 제1입력 신호와 제2입력 신호를 입력하여 상기 출력 버퍼의 상기 풀업부의 풀업 동작을 부스트시켜 주기 위한 제1부스트 신호를 발생하는 제1비교기; 및 상기 제1입력 신호와 상기 제2입력 신호를 입력하여 상기 출럭 버퍼의 상기 풀 다운부의 풀 다운 동작을 부스트시켜 주기 위한 제2부스트 신호를 발생하는 제2비교기를 포함한다.

Description

출력 버퍼용 슬루율 부스트 회로 및 이를 구비한 출력 버퍼{Slew rate boost circuit for output buffer and output buffer having the same}

본 발명은 소오스 드라이버에 관한 것으로서, 보다 구체적으로는 출력 버퍼용 슬루율 부스트 회로 및 이를 구비한 소오스 드라이버용 출력 버퍼에 관한 것이다.

대표적인 평판 표시 장치인 액정 표시 장치는 해상도가 증가함에 따라 최대 구동 주파수가 증가하게 된다. 이에 따라 액정 표시 장치의 액정 패널을 구동하기 위한 소오스 드라이버는 짧은 시간내에 원하는 타겟 값을 구동해야 한다. 그러나, 액정 패널의 부하가 증가함에 따라 소오스 드라이버의 슬루율이 작아지게 된다. 여기서, 슬루율(slew rate)은 출력신호가 입력신호를 얼마나 빠르게 쫓아가는가를 나타내는 것으로서, 시간 대비 전압의 기울기를 나타낸다. 이러한 슬루율이 작은 경우, 소오스 드라이버는 원하는 타겟 값을 액정 패널로 제공할 수 없게 되어 화질이 저하되게 된다.

높은 부하를 갖는 소오스 드라이버에서, 높은 슬루율을 얻기 위한 방법으로, 출력 버퍼를 구성하는 구동 트랜지스터의 사이즈를 증가시키는 방법이 있다. 그러나, 이러한 방법은 큰 면적을 요구하게 되고, 이에 따라 가격이 상승하게 된다.

본 발명은 출력 버퍼의 슬루율을 개선시킬 수 있는 출력 버퍼용 슬루율 부스트회로 및 이를 구비한 소오스 드라이버용 출력 버퍼를 제공한다.

또한, 본 발명은 슬루율 부스트 기능을 갖는 출력 버퍼를 구비하는 소오스 드라이버를 제공한다.

본 발명의 일 실시예에 따른, 버퍼 입력 신호를 받아 풀업 동작을 하여 제1레벨의 버퍼 출력 신호를 제공하는 풀업부와 상기 버퍼 입력 신호를 받아 풀 다운 동작을 하여 상기 제1레벨과 반대 위상의 제2레벨의 버퍼 출력 신호를 제공하는 풀 다운부를 구비하는 출력 버퍼용 슬루율 부스트 회로는 제1입력 신호와 제2입력 신호를 입력하여 상기 출력 버퍼의 상기 풀업부의 풀업 동작을 부스트시켜 주기 위한 제1부스트 신호를 발생하는 제1비교기; 및 상기 제1입력 신호와 상기 제2입력 신호를 입력하여 상기 출력 버퍼의 상기 풀 다운부의 풀 다운 동작을 부스트시켜 주기 위한 제2부스트 신호를 발생하는 제2비교기를 포함한다.

본 발명의 다른 실시예에 따른 소오스 드라이버용 출력버퍼는 버퍼 입력 신호를 받아 풀업 동작을 하여 제1레벨의 버퍼 출력 신호를 제공하는 풀업부와 상기 버퍼 입력 신호를 받아 풀 다운 동작을 하여 상기 제1레벨과 반대 위상의 제2레벨의 버퍼 출력 신호를 제공하는 풀 다운부를 구비하는 증폭회로부; 및 상기 버퍼 입력 신호를 제1입력 신호로 하고, 상기 버퍼 출력 신호를 제2입력 신호로 입력하여 상기 증폭회로부의 상기 풀업부의 풀업 동작 및 상기 풀다운부의 풀다운 동작을 부스트시켜 주기 위한 제1 및 제2부스트 신호를 발생하는 슬루율 부스트 회로부를 구비한다.

본 발명의 또 다른 실시예에 따른, 입력 신호를 입력하여 출력 신호를 제공하는 출력 버퍼를 구비하는 소오스 드라이버에 있어서, 상기 출력 버퍼는 버퍼 입력 신호를 받아 풀업 동작을 하여 제1레벨의 버퍼 출력 신호를 제공하는 풀업부와 상기 버퍼 입력 신호를 받아 풀 다운 동작을 하여 상기 제1레벨과 반대 위상의 제2레벨의 버퍼 출력 신호를 제공하는 풀 다운부를 구비하는 증폭회로부; 및 상기 버퍼 입력 신호를 제1입력 신호로 하고, 상기 버퍼 출력 신호를 제2입력 신호로 입력하여 상기 증폭회로부의 상기 풀업부의 풀업 동작 및 상기 풀다운부의 풀다운 동작을 부스트시켜 주기 위한 제1 및 제2부스트 신호를 발생하는 슬루율 부스트 회로부를 구비한다.

본 발명의 슬루율 부스트회로 및 이를 구비한 출력 버퍼는 출력단의 구동 트랜지스터의 전류 구동능력을 증가시켜 슬루율을 개선시킬 수 있다. 이에 따라 출력 버퍼의 면적 증가없이 슬루율을 개선할 수 있다. 이에 따라 소오스 드라이버의 구동 주파수를 높여 해상도를 증가시켜 줄 수 있다.

도 1은 본 발명의 실시예에 따른 평판 표시 소자의 블럭도이다.
도 2은 도 1의 소오스 드라이버의 블럭도이다.
도 3은 본 발명의 일 실시예에 따른 출력 버퍼의 블럭도이다.
도 4는 도 3의 출력 버퍼의 상세 회로도이다.
도 5은 도 4의 출력 버퍼의 동작 파형도이다.
도 6은 본 발명의 다른 실시예에 따른 출력 버퍼의 블럭도이다.
도 7은 도 6의 출력 버퍼의 상세 회로도이다.
도 8은 도 7의 출력 버퍼의 동작 파형도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.

도 1은 평판 표시 장치의 개략적인 블럭도를 도시한 것이다. 도 1을 참조하면, 평판 표시 장치는 다수의 게이트 라인(G1-Gn)으로 게이트 구동신호를 제공하는 게이트 드라이버(10), 다수의 라인(D1-Dm)으로 데이타 신호를 제공하는 소오스 드라이버(20) 및 상기 게이트 라인들(G1-Gn)과 상기 데이타 라인들(D1-Dm)의 교차점에 다수의 화소들(31)이 배열되는 평판 표시 패널(30)을 구비한다.

상기 평판 표시 패널(30)에 배열되는 화소들(31)은 상기 게이트 드라이버(10)로부터 상기 게이트 라인들(G1-Gn)에 제공되는 게이트 구동신호에 의해 구동되고, 상기 소오스 드라이버(20)로부터 상기 데이타 라인(D1-Dm)으로 제공되는 데이타에 근거하여 화상을 표시하게 된다. 상기 평판 표시 패널(30)은 액정 표시 패널을 포함할 수 있다.

도면상에는 도시되지 않았으나, 상기 게이트 드라이버(10) 및 상기 소오스 드라이버(20)를 제어하기 위한 콘트롤러를 더 포함할 수있다.

도 2는 도 1의 소오스 드라이버(20)의 블럭도를 도시한 것이다. 도 2를 참조하면, 소오스 드라이버(20)는 쉬프트 레지스터(21), 래치(23), 디지탈 아날로그 변환기(DAC, 25) 및 출력 버퍼(27)를 구비한다.

상기 시프트 레지스터(21)로부터 제공되는 래치 인에이블 신호에 근거하여 각 화소(31)에 대한 R, G, B 데이타가 칼럼 라인별로 샘플링되어 래치(23)에 저장된다. 상기 디지탈 아날로그 변환기(25)는 상기 래치(23)에 저장된 디지털 R,G,B 데이터를 아날로그 R,G,B 데이터로 변환한다. 상기 출력 버퍼(27)는 디지탈 아날로그 변환기(27)에서 변환된 아날로그 R,G,B 데이터 신호를 증폭하여 상기 데이타 라인들(D1-Dm)을 통해 평판 표시 패널(30)의 각 화소들(31)로 제공한다. 따라서, 평판 표시 패널(30)은 원하는 화상을 표시하게 된다.

도 3은 본 발명의 일 실시예에 따른 소오스 드라이버용 출력 버퍼의 블록 구성도이다. 도 3을 참조하면, 상기 출력 버퍼(27)는 증폭 회로부(271)와 슬루율 부스트 회로부(300)를 구비한다. 상기 증폭 회로부(271)는 버퍼 입력 신호(IN)를 받아 제1레벨 또는 제2레벨의 버퍼 출력신호(OUT)를 제공한다. 상기 증폭 회로부(271)는 버퍼 입력 신호(IN)를 증폭하여 상기 버퍼 출력 신호(OUT)를 제공하는 증폭기로서, 단위 이득(unity gain) 증폭기를 포함할 수 있다.

도 3에는 상기 증폭 회로부(271)는 상기 버퍼 출력 신호(OUT)를 제공하는 출력단(2)의 구조에 한정하여 도시하였다. 상기 증폭 회로부(271)는 상기 버퍼 입력 신호(IN)에 근거하여 풀업 동작을 수행하여 제1레벨의 상기 버퍼 출력신호(OUT)를 제공하는 풀업부와 상기 버퍼 입력 신호(IN)에 근거하여 풀 다운 동작을 수행하여 제2레벨의 상기 버퍼 출력 신호(OUT)를 제공하는 풀 다운부를 구비할 수 있다.

상기 풀업부는 게이트에 풀업 신호가 제공되고 전원 전압(VDD)과 출력단사이에 연결되는 풀업 트랜지스터(PU)를 포함할 수 있다. 상기 풀업 트랜지스터(PU)는 PMOS 트랜지스터를 포함할 수 있다. 상기 풀업부는 PMOS 트랜지스터(PM1, PM2)로 구성된 전류 미러을 더 포함할 수 있다. 상기 풀다운부는 게이트에 풀다운 신호가 제공되고 출력단과 접지 전압(VSS)사이에 연결되는 풀다운 트랜지스터(PD)를 포함할 수 있다. 상기 풀다운 트랜지스터(PD)는 NMOS 트랜지스터를 포함할 수 있다. 상기 풀업부는 NMOS 트랜지스터(PN1, PN2)로 구성된 전류 미러를 더 포함할 수 있다. 상기 풀업 트랜지스터(PU)와 상기 풀다운 트랜지스터(PD)의 게이트에는 저항(R)이 더 연결될 수 있다.

상기 슬루율 부스트 회로부(300)는 상기 버퍼 입력 신호(IN)를 제1입력 신호(INP)로 하고 상기 버퍼 출력 신호(OUT)를 제2입력 신호(INN)로 하여, 상기 증폭 회로부(271)로 제1부스트 신호(Ipout) 및 제2부스트 신호(Inout)를 제공한다. 상기 제1부스트 신호(Ipout)는 상기 증폭 회로부(271)의 상기 풀다운부로 제공되어 풀다운 동작을 부스트시켜 주고, 상기 제2부스트 신호(Inout)는 상기 증폭 회로부(271)의 상기 풀업 부로 제공되어 풀업 동작을 부스트시켜 줄 수 있다.

도 3에서, L 은 부하로서, 저항(R)과 캐패시터(C)를 구비할 수 있다.

도 4는 도 3의 상기 슬루율 부스트 회로부(300)의 상세 회로도를 도시한 것이다. 도 4를 참조하면, 상기 슬루율 부스트 회로부(300)는 상기 버퍼 입력 신호(IN)인 제1입력 신호(INP)와 상기 버퍼 출력 신호(OUT)인 제2입력 신호(INN)를 비교하여, 상기 증폭 회로부(271)의 풀다운부로 상기 제1부스트 신호(Ipout)를 발생하는 제1비교기(310) 및 상기 제1입력 신호(INP)와 상기 제2입력 신호(INN)를 비교하여, 상기 증폭 회로부(271)의 풀업부로 상기 제2부스트 신호(Inout)를 제공하는 제2비교기(320)를 제공한다.

상기 제1비교기(310)는 상기 제1 및 제2입력 신호(INP, INN)을 비교하는 제1비교부(311) 및 상기 제1비교부(311)의 출력 신호에 근거하여 상기 제1부스트신호(Ipout)를 발생하는 제1신호 발생부(313)를 구비한다.

상기 제1비교부(311)는 게이트에 제1바이어스 신호(BIASP)가 제공되어 전류 미러를 구성하는 PMOS 트랜지스터(MP1, MP2) 및 게이트에 제공되는 상기 제1 및 제2입력 신호(INP, INN)를 차동 증폭하는 NMOS 트랜지스터(MN1, MN2)로 구성되어, 제1입력신호(INP)가 제공되는 PMOS 트랜지스터(MP1)의 드레인측(NMOS 트랜지스터의 드레인측)으로 출력 신호(N1)를 제공한다.

상기 제1비교부(311)는 게이트에 제2바이어스 신호(BIASN)가 제공되어, 상기 제1비교부(311)의 동작을 인에이블시켜 주는 NMOS 트랜지스터(MN3)을 더 포함할 수 있다. 상기 제2바이어스 신호(BIASN)은 상기 제1바이어스 신호(BIASP)와 반대 위상을 갖는 신호이다.

상기 제1신호 발생부(313)는 상기 게이트에 상기 제1바이어스 전압(BIASP)가 제공되어 전류 미러를 구성하는 PMOS 트랜지스터(MP3)과 상기 제1비교부(311)의 상기 출력 신호(N1)가 게이트에 제공되어 제1부스트 신호(Ipout)를 발생하는 PMOS 트랜지스터(MP4)로 구성될 수 있다.

상기 제1비교기(310)는 상기 제1비교기(310)의 동작을 제어하는 제1제어부(315)를 더 포함할 수 있다. 상기 제1제어부(315)는 상기 제1비교기(310)로부터 상기 제1부스트 신호(Ipont)가 발생되면 상기 제1비교기(310)의 동작을 디스에이블시켜 준다. 상기 제1제어부(315)는 제1인에이블 신호(EN)가 게이트에 인가되는 NMOS 트랜지스터(MN4)를 포함할 수 있다.

상기 제2비교기(320)는 상기 제1 및 제2입력 신호(INP, INN)을 비교하는 제2비교부(321) 및 상기 제2비교부(321)의 출력 신호에 근거하여 상기 제2부스트신호(Inout)를 발생하는 제2신호 발생부(323)를 구비한다.

상기 제2비교부(321)는 게이트에 상기 제2바이어스 전압(BIASN)이 제공되어 전류 미러를 구성하는 NMOS 트랜지스터(MN5, MN6) 및 게이트에 제공되는 상기 제1 및 제2입력 신호(INP, INN)를 차동 증폭하는 PMOS 트랜지스터(MP6, MN5)로 구성되어, 상기 제1입력신호(INP)가 제공되는 PMOS 트랜지스터(MP6)의 드레인(NMOS 트랜지스터(MN6)의 트레인)측으로 출력 신호(N2)를 제공한다. 상기 제2비교부(321)는 게이트에 상기 제1바이어스 신호(BIASP)가 제공되어, 상기 제2비교부(321)의 동작을 인에이블시켜 주는 PMOS 트랜지스터(MP7)을 더 포함할 수 있다.

상기 제2신호 발생부(323)는 상기 게이트에 상기 제2바이어스 전압(BIASN)가 제공되어 전류 미러를 구성하는 NMOS 트랜지스터(MN7)과 상기 제2비교부(321)의 상기 출력 신호가 게이트에 제공되어 상기 제2부스트 신호(Ipout)를 발생하는 NMOS 트랜지스터(MN8)로 구성될 수 있다.

상기 제2비교기(320)는 상기 제2비교기(320)의 동작을 제어하는 제2제어부(325)를 더 포함할 수 있다. 상기 제2제어부(325)는 상기 제2비교기(320)로부터 상기 제2부스트 신호(Ipont)가 발생되면 상기 제2비교기(320)의 동작을 디스에이블시켜 준다. 상기 제2제어부(325)는 제2인에이블 신호(ENB) 게이트에 인가되는 PMOS 트랜지스터(MP8)를 포함할 수 있다. 상기 제2인에이블 신호(ENB)는 상기 제1인에이블 신호(EN)와 반대 위상을 갖는 신호이다.

이하, 도 3 및 도 4의 상기 출력 버퍼(29)의 동작을 도 5의 동작 파형도를 참조하여 설명한다.

먼저, 상기 버퍼 입력 신호(IN)가 제1레벨에서 제2레벨로 천이하는 경우, 예를 들어 로우 레벨에서 하이 레벨로 천이하는 경우, 상기 슬루율 부스트 회로부(300)에는 도 5에 도시된 바와 같이 하이 레벨의 상기 제1입력 신호(INP)와 상기 제1입력 신호(INP)에 비해 상대적으로 로우 레벨의 상기 제2입력 신호(INN)이 제공된다. 이때, 상기 제1인에이블 신호(EN)는 하이 레벨이고, 상기 제2인에이블 신호(EN)는 로우 레벨로 된다. 따라서, 상기 제1 및 제2비교기(310, 320)가 인에이블되어진다.

상기 제1비교기(310)의 상기 제1비교부(311)의 출력 신호(N1)가 로우 레벨로 되어 상기 PMOS 트랜지스터(MP4)의 게이트로 제공된다. 상기 PMOS 트랜지스터(MP4)가 턴온되어 상기 제1신호 발생부(313)는 도 5와 같이 상기 제1부스트 신호(Ipout)를 발생한다. 상기 제1부스트 신호(Ipout)는 상기 증폭 회로부(271)의 풀 다운부로 제공되어 전류 미러(PN1, PN2)의 전류 패스를 형성하게 된다. 따라서, 제1비교부의 제1부스트 신호(Ipout)에 의해 전류패스가 형성되면, 풀 다운 트랜지스터(PD)의 게이트 전압 레벨(Vnout)이 빠르게 하강되고, 상기 증폭 회로부(271)의 출력 회로(OUT)가 도 5와 같이, 상기 버퍼 입력 신호(IN)에 근거하여 빠르게 하이 레벨로 천이된다.

한편, 상기 제2비교기(320)는 상기 제2비교부(321)의 출력 신호(N1)도 로우 레벨로 되어 상기 NMOS 트랜지스터(MN8)의 게이트로 제공된다. 상기 NMOS 트랜지스터(MN8)가 턴오프되어, 상기 제2신호 발생부(323)는 제2부스트 신호(Inout)를 발생하지 않게 된다.

상기 제1인에이블 신호(EN)는 상기 버퍼 입력 신호(IN)가 로우 레벨에서 하이 레벨로 천이될 때, 상기 버퍼 출력 신호(OUT)가 하이 레벨로 천이된 다음에는 로우 레벨로 되고, 제2인에이블 신호(ENB)는 하이 레벨로 된다. 따라서, 상기 제1 및 제2비교부(313, 323)의 동작은 디스에이블되게 된다. 상기 제2인에이블 신호(ENB)는 상기 버퍼 입력 신호(IN)가 로우 레벨에서 하이 레벨로 천이되는 시간(t1)동안 로우 레벨을 유지하는 것이 바람직하다.

본 발명의 실시예에서는, 상기 제1 및 제2비교기(310, 320)가 상기 버퍼 입력 신호(IN)에 근거하여 상기 버퍼 출력 신호(OUT)를 출력한 후에는, 상기 제1 및 제2인에이블 신호(EN, ENB)가 디스에이블되도록 설정한다. 따라서, 상기 출력신호(OUT)가 출력된 후에는, 상기 제1 및 제2비교기(310, 320)의 동작을 디스에이블시켜 주므로써 더이상의 전류 소비는 일어나지 않게 된다. 그러므로, 출력 버퍼(27)에 슬루율 부스트기능을 추가하여도, 일정 시간(도 5의 t1)동안에만 부스트동작을 수행하므로, 슬루율 부스트 기능 추가에 따른 전류 소비는 크게 영향을 미치지 않음을 알 수 있다.

한편, 상기 버퍼 입력 신호(IN)가 제2레벨에서 제1레벨로 천이하는 경우, 예를 들어 하이 레벨에서 로우 레벨로 천이하는 경우, 도 5와 같이 상기 슬루율 부스트 회로부(300)에는 로우 레벨의 상기 제1입력 신호(INP)와 상기 제1입력 신호(INP)에 비해 상대적으로 하이 레벨의 상기 제2입력 신호(INN)가 제공된다. 이때, 상기 제1인에이블 신호(EN)는 하이레벨이고, 상기 제2인에이블 신호(EN)는 로우레벨로 되어, 상기 제1 및 제2비교기(310, 320)는 인에이블되어진다.

상기 제1비교기(310)의 상기 제1비교부(311)의 출력 신호(N1)가 하이 레벨로 되어 상기 PMOS 트랜지스터(MP4)의 게이트로 제공된다. 상기 PMOS 트랜지스터(MP4)가 턴오프되어 상기 제1신호 발생부(313)는 상기 제1부스트 신호(Ipout)를 발생하지 않게 된다.

상기 제2비교기(320)의 상기 제2비교부(321)의 출력 신호(N2)가 하이 레벨로 되어 상기 NMOS 트랜지스터(NM8)의 게이트로 제공된다. 따라서, 상기 NMOS 트랜지스터(NM8)가 턴온되어, 상기 제2신호 발생부(323)는 제2부스트 신호(Inout)를 발생하게 된다.

상기 제2부스트 신호(Inout)는 상기 증폭 회로부(271)의 풀업부로 제공되어, 전류 미러(PM1, PM2)의 전류 패스를 형성하게 된다. 따라서, 풀업부의 전류 미러(PM1, PM2)를 통해 풀업 트랜지스터(PU)의 게이트 전압 레벨(Vpout)이 빠르게 상승시켜 주고, 이에 따라 상기 증폭 회로부(271)의 출력 신호(OUT)가 도 5와 같이 빠르게 로우 레벨로 천이된다.

상기와 마찬가지로, 상기 제1 및 제2비교기(310, 320)가 상기 버퍼 입력 신호(IN)에 근거하여 상기 버퍼 출력 신호(OUT)를 출력한 후에는, 상기 제1 및 제2인에이블 신호(EN, ENB)가 디스에이블되도록 설정되어, 상기 제1 및 제2비교기(310, 320)의 동작을 디스에이블시켜 준다. 상기 제1인에이블 신호(EN)는 상기 버퍼 입력 신호(IN)가 하이 레벨에서 로우 레벨로 천이되는 시간(도 5의 t2)동안 하이 레벨을 유지하는 것이 바람직하다.

도 6은 본 발명의 다른 실시예에 따른 출력 버퍼의 블록 구성도이다. 도 6을 참조하면, 상기 출력 버퍼(27)는 증폭 회로부(271)와 슬루율 부스트 회로부(300)를 구비한다. 상기 증폭 회로부(271)는 버퍼 입력 신호(IN)를 받아 제1레벨 또는 제2레벨의 버퍼 출력신호(OUT)를 제공하는 증폭기로서, 단위 이득(unity gain) 증폭기를 포함할 수 있다.

도 6는 상기 증폭 회로부(271)는 상기 버퍼 출력 신호(OUT)를 제공하는 출력단(2)의 구조에 한정하여 도시하였다. 상기 증폭 회로부(271)는 상기 버퍼 입력 신호(IN)에 근거하여 풀업 동작을 수행하여 제1레벨의 상기 버퍼 출력신호(OUT)를 제공하는 풀업부와 상기 버퍼 입력 신호(IN)에 근거하여 풀 다운 동작을 수행하여 제2레벨의 상기 버퍼 출력 신호(OUT)를 제공하는 풀 다운부를 구비할 수 있다. 본 실시예의 출력 버퍼는 도 3의 출력 버퍼와는 달리 풀업부와 풀다운부가 각각 PMOS 트랜지스터(PU)와 NMOS 트랜지스터(NMOS)만으로 구성될 수 있다.

상기 슬루율 부스트 회로부(300)는 상기 버퍼 입력 신호(IN)를 제1입력 신호(INP)로 하고 상기 버퍼 출력 신호(OUT)를 제2입력 신호(INN)로 하여, 상기 증폭 회로부(271)로 제1부스트 신호(Inout) 및 제2부스트 신호(Ipout)를 제공한다. 상기 제1부스트 신호(Inout)는 상기 증폭 회로부(271)의 상기 풀다운 트랜지스터(PD)의 게이트로 제공되어 풀다운 동작을 부스트시켜 주고, 상기 제2부스트 신호(Ipout)는 상기 증폭 회로부(271)의 상기 풀업 트랜지스터(PU)의 게이트로 제공되어 풀업 동작을 부스트시켜 줄 수 있다.

도 7는 도 6의 상기 슬루율 부스트 회로부(300)의 상세 회로도를 도시한 것이다. 도 7를 참조하면, 상기 슬루율 부스트 회로부(300)는 상기 버퍼 입력 신호(IN)인 제1입력 신호(INP)와 상기 버퍼 출력 신호(OUT)인 제2입력 신호(INN)를 비교하여, 상기 증폭 회로부(271)로 상기 제1부스트 신호(Inout)를 발생하는 제1비교기(310) 및 상기 제1입력 신호(INP)와 상기 제2입력 신호(INN)를 비교하여, 상기 증폭 회로부(271)로 상기 제2부스트 신호(Ipout)를 제공하는 제2비교기(320)를 제공한다.

상기 제1비교기(310) 및 제2비교기(320)의 구성은 도 4의 실시예와 동일하다. 다만, 제1비교기(310)의 제1비교부(311)는 제2입력신호(INN)가 게이트에 제공되는 PMOS 트랜지스터(MP2)의 드레인측(NMOS 트랜지스터(MN2)의 드레인측)으로 출력 신호(N1)를 제공하고, 제2비교기(320)의 제2비교부(321)는 제2입력신호(INN)가 게이트에 제공되는 PMOS 트랜지스터(MP5)의 드레인측(NMOS 트랜지스터(MN5)의 드레인측)으로 출력 신호(N2)를 제공하는 것만이 상이하다.

이에 따라, 상기 제1비교기(310)에서 출력되는 제1부스트신호(Inout)는 상기 증폭 회로부(271)의 풀업 트렌지스터(PU)의 게이트로 직접 제공되고, 상기 제2비교기(320)에서 출력되는 제2부스트신호(Ipout)는 상기 증폭 회로부(271)의 풀다운 트랜지스터(PD)의 게이트로 직접 제공되어진다.

도 6 및 도 7의 상기 출력 버퍼(29)의 동작을 도 8의 동작 파형도를 참조하여 설명한다.

상기 제1비교기(310)의 상기 제1비교부(311)의 출력 노드(N1)가 하이 레벨로 되어 상기 PMOS 트랜지스터(MP4)의 게이트로 제공된다. 상기 PMOS 트랜지스터(MP4)가 턴오프되어 상기 제1신호 발생부(313)는 상기 제1부스트 신호(Inout)는 발생되지 않는다. 상기 제2비교기(320)의 상기 제2비교부(321)의 출력 노드(N1)도 하이 레벨로 되어 상기 NMOS 트랜지스터(MN8)의 게이트로 제공된다. 상기 NMOS 트랜지스터(MN8)가 턴온되어, 상기 제2신호 발생부(323)는 도 5와 같이 상기 제2부스트 신호(Ipout)를 발생한다.

상기 제2부스트 신호(Ipout)는 상기 증폭 회로부(271)의 풀업 트랜지스터(PU)의 게이트로 제공되어진다. 따라서, 풀업 트랜지스터(PU)의 게이트에 제공되는 풀업 신호가 빠르게 상승하여 상기 버퍼 출력 회로(OUT)가 상기 버퍼 입력 신호(IN)에 근거하여 빠르게 하이 레벨로 천이된다.

본 발명의 실시예에서는, 상기 제1 및 제2비교기(310, 320)가 상기 버퍼 입력 신호(IN)에 근거하여 상기 버퍼 출력 신호(OUT)를 출력한 후에는, 상기 제1 및 제2인에이블 신호(EN, ENB)가 디스에이블되도록 설정한다. 따라서, 상기 출력신호(OUT)가 출력된 후에는 상기 제1 및 제2비교기(310, 320)의 동작을 디스에이블시켜 주므로써 더이상의 전류 소비는 일어나지 않게 된다. 그러므로, 출력 버퍼(27)에 슬루율 부스트기능을 추가하여도, 슬루율 부스트 기능 추가에 따른 전류 소비는 크게 영향을 미치지 않음을 알 수 있다.

상기 제1비교기(310)의 상기 제1비교부(311)의 출력 노드(N1)가 로우 레벨로 되어 상기 PMOS 트랜지스터(MP4)의 게이트로 제공된다. 상기 PMOS 트랜지스터(MP4)가 턴온되어 상기 제1신호 발생부(313)는 도 5와 같이 상기 제1부스트 신호(Inout)를 발생하게 된다. 상기 제2비교기(320)의 상기 제2비교부(321)의 출력 노드(N2)도 로우 레벨로 되어 상기 NMOS 트랜지스터(MN8)의 게이트로 제공된다. 상기 NMOS 트랜지스터(MN8)가 턴오프되어, 상기 제2신호 발생부(323)는 상기 제2부스트 신호(Ipout)를 발생하지 않게 된다.

상기 제1부스트 신호(Inout)는 상기 증폭 회로부(271)의 풀 다운 트랜지스터(PD)의 게이트로 제공되어 진다. 따라서, 풀다운 트랜지스터(PD)의 게이트에 제공되는 풀 다운 신호가 빠르게 상승하여 상기 버퍼 출력 신호(OUT)가 빠르게 로우레벨로 천이된다.

상기와 마찬가지로, 상기 제1 및 제2비교기(310, 320)가 상기 버퍼 입력 신호(IN)에 근거하여 상기 버퍼 출력 신호(OUT)를 출력한 후에는, 상기 제1 및 제2인에이블 신호(EN, ENB)가 디스에이블되도록 설정되어, 상기 제1 및 제2비교기(310, 320)의 동작을 디스에이블시켜 준다. 상기 제1인에이블 신호(EN)는 상기 버퍼 입력 신호(IN)가 하이 레벨에서 로우 레벨로 천이되는 시간(t2)동안 하이 레벨을 유지하는 것이 바람직하다.

본 실시예에서는, 증폭 회로부(271)의 풀업부 및 풀다운부가 각각 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되었으나, 도 4의 실시예와와 같이, 상기 풀업부를 풀 다운 트랜지스터(PU)와 전류 미러(PM1, PM2)로 구성하고, 상기 풀다운부를 풀 다운 트랜지스터(PD)와 전류미러(PN1, PN2)로 구성할 수도 있다. 이 경우에는, 상기 제1비교기(310)에서 출력되는 제1부스트 신호(Ipout)를 도 4의 실시예에서 풀 다운부의 전류 미러에 제공하는 것과는 달리, 풀 업 트랜지스터(PD)의 게이트로 직접 제공하고, 상기 제2비교기(320)에서 출력되는 제2부스트 신호(Inout)를 도 4의 실시예에서 풀업부의 전류 미러에 제공하는 것과는 달리, 풀 업 트랜지스터(PD)의 게이트로 직접 제공할 수 있다.

본 발명의 실시예에서는, 상기 제1 및 제1비교기의 상기 제1 및 제2신호 발생부가 일정한 제1 및 제2 바이어스 신호(BIASP, BIASN)이 제공되는 상기 PMOS 및 NMOS 트랜지스터(MP3, MN7)를 구비하므로, 일정 레벨의 제1 및 제2부스트 신호들(Inout, Ipout)를 발생하고, 이에 따라 안정된 슬루율 부스트 동작을 수행할 수 있다.

이상에서 설명한 바와 같이, MOS 트랜지스터의 드레인 전류는 하기의 식 (1)으로 표현된다.

I_D = K?W/L?(V_gs-V_th)² ..... (1)

상기 (1) 으로부터, 종래의 출력 버퍼에서 본 발명과 동일한 슬루율을 얻기 위해서는, 출력단을 구성하는 MOS 트랜지스터의 길이(L)에 대한 폭(W)의 비(W/L)가 (W/L)²으로 증가되어야 한다. 즉, 본 발명에서는 MOS 트랜지스터의 게이트-소오스간의 전압(V_gs)을 1V 이상 증가시키면, (W/L)² 만큼의 면적을 절약할 수 있음을 할 수 있다.

상술한 본 발명의 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

10: 게이트 드라이버 20: 소오스 드라이버
30: 표시 패널 21: 시프트 레지스터
23: 래치 25: 디지탈 아날로그 변환부
27: 출력 버퍼
271: 증폭 회로부 300: 슬루율 부스트회로
310, 320: 비교기 311, 321: 비교부
313, 323: 신호 발생부 MP1-MP8: PMOS 트랜지스터
MN1-MN8: NMOS 트랜지스터

Claims

버퍼 입력 신호를 받아 풀업 동작을 하여 제1레벨의 버퍼 출력 신호를 제공하는 풀업부와 상기 버퍼 입력 신호를 받아 풀 다운 동작을 하여 상기 제1레벨과 반대 위상의 제2레벨의 버퍼 출력 신호를 제공하는 풀 다운부를 구비하는 출력 버퍼용 슬루율 부스트 회로에 있어서,
제1입력 신호와 제2입력 신호를 입력받아 상기 제1입력 신호 및 상기 제2입력 신호를 이용해 상기 출력 버퍼의 상기 풀업부의 풀업 동작을 부스트시켜 주기 위한 제1부스트 신호를 발생하는 제1비교기; 및
상기 제1입력 신호와 상기 제2입력 신호를 입력받아 상기 제1입력 신호 및 상기 제2입력 신호를 이용해 상기 출력 버퍼의 상기 풀 다운부의 풀 다운 동작을 부스트시켜 주기 위한 제2부스트 신호를 발생하는 제2비교기를 포함하는 출력 버퍼용 슬루율 부스트회로.
제1항에 있어서, 상기 제1입력 신호로서 상기 출력 버퍼를 위한 상기 버퍼 입력 신호를 이용하고, 상기 제2입력 신호로서 상기 버퍼 출력 신호를 이용하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제2항에 있어서, 상기 제1비교기는 상기 버퍼 입력 신호가 하이 레벨에서 로우 레벨로 천이될 때 상기 제1부스트 신호를 발생하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제3항에 있어서, 상기 제1비교기는 상기 제1부스트 신호를 발생한 후 디스에이블되도록 구성되는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제3항에 있어서, 상기 제1비교기는
상기 제1 및 제2입력 신호를 입력하여 비교하는 제1비교부; 및
상기 제1비교부의 출력 신호에 따라서 상기 제1부스트 신호를 발생하는 제1신호 발생부를 포함하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제5항에 있어서, 상기 풀업부는 PMOS 트랜지스터와 1쌍의 PMOS 트랜지스터로 구성된 전류 미러로 포함되고, 상기 풀다운부는 NMOS 트랜지스터와 1쌍의 NMOS 트랜지스터로 구성된 전류미러를 포함하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제6항에 있어서, 상기 제1비교부는 제1입력 신호와 제2입력 신호가 각각 게이트에 제공되는 차동증폭용 트랜지스터쌍을 포함하여, 상기 제1비교부의 상기 출력 신호는 상기 차동증폭용 트랜지스터쌍중 상기 제1입력신호가 제공되는 트랜지스터의 드레인측에서 제공하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제7항에 있어서, 상기 제1신호 발생부는
제1바이어스 신호에 근거하여 전류 미러동작을 하는 제1PMOS 트랜지스터; 및
상기 제1PMOS 트랜지스터에 연결되어, 상기 제1비교부의 상기 출력 신호에 근거하여 상기 제1부스트 신호를 발생하는 제2PMOS 트랜지스터를 구비하되,
상기 제1신호 발생부는 상기 제1부스트 신호를 상기 풀 다운부의 상기 전류미러로 제공하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제6항에 있어서, 상기 제1비교부는 제1입력 신호와 제2입력 신호가 각각 게이트에 제공되는 차동증폭용 트랜지스터쌍을 포함하여, 상기 제1비교부의 상기 출력 신호는 상기 차동증폭용 트랜지스터쌍중 상기 제2입력신호가 제공되는 트랜지스터의 드레인측에서 제공하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제9항에 있어서, 상기 제1신호 발생부는
제1바이어스 신호에 근거하여 전류 미러동작을 하는 제1PMOS 트랜지스터; 및
상기 제1PMOS 트랜지스터에 연결되어, 상기 제1비교부의 상기 출력 신호에 근거하여 상기 제1부스트 신호를 발생하는 제2PMOS 트랜지스터를 구비하되,
상기 제1신호 발생부는 상기 제1부스트 신호를 상기 풀 다운부의 상기 풀업 트랜지스터로 제공하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제5항에 있어서, 상기 풀업부와 상기 풀다운부는 각각 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제11항에 있어서, 상기 제1비교부는 제1입력 신호와 제2입력 신호가 각각 게이트에 제공되는 차동증폭용 NMOS 트랜지스터쌍을 포함하여, 상기 제1비교부의 상기 출력 신호는 상기 차동증폭용 NMOS 트랜지스터쌍중 상기 제2입력신호가 제공되는 트랜지스터의 드레인측에서 제공하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제10항에 있어서, 상기 제1신호 발생부는
제1바이어스 신호에 근거하여 전류 미러동작을 하는 제1PMOS 트랜지스터; 및
상기 제1PMOS 트랜지스터에 연결되어, 상기 제1비교부의 상기 출력 신호에 근거하여 상기 제1부스트 신호를 발생하는 제2PMOS 트랜지스터를 구비하되,
상기 제1신호 발생부는 상기 제1부스트 신호를 상기 풀 다운부의 상기 풀다운 트랜지스터로 제공하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제5항에 있어서, 상기 제1비교기는 상기 제1비교기가 상기 제1부스트 신호를 발생한 후에 상기 제1비교부의 동작을 디스에이블시켜 주기 위한 제1제어부를 더 포함하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제14항에 있어서, 상기 제1제어부는 상기 제1비교부에 연결되어, 제1인에이블신호에 근거하여 상기 제1비교부의 동작을 디스에이블시켜 주는 제1NMOS 트랜지스터를 포함하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제2항에 있어서, 상기 제2비교기는 상기 버퍼 입력 신호가 로우 레벨에서 하이 레벨로 천이될 때 상기 제2부스트 신호를 발생하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제16항에 있어서, 상기 제2비교기는 상기 제2부스트 신호를 발생한 후 디스에이블되도록 구성되는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제16항에 있어서, 상기 제2비교기는
상기 제1 및 제2입력 신호를 입력하여 비교하는 제2비교부; 및
상기 제2비교부의 출력 신호에 따라서 상기 제2부스트 신호를 발생하는 제2신호 발생부를 포함하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제18항에 있어서, 상기 풀업부는 PMOS 트랜지스터와 1쌍의 PMOS 트랜지스터로 구성된 전류 미러로 포함되고, 상기 풀다운부는 NMOS 트랜지스터와 1쌍의 NMOS 트랜지스터로 구성된 전류미러를 포함하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제19항에 있어서, 상기 제2비교부는 제1입력 신호와 제2입력 신호가 각각 게이트에 제공되는 차동증폭용 PMOS 트랜지스터쌍을 포함하여, 상기 제2비교부의 상기 출력 신호는 상기 차동증폭용 PMOS 트랜지스터쌍중 상기 제1입력신호가 제공되는 트랜지스터의 드레인측에서 제공하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제20항에 있어서, 상기 제2신호 발생부는
상기 제1바이어스 신호와 반대 위상을 갖는 제2바이어스 신호에 근거하여 전류 미러동작을 하는 제2NMOS 트랜지스터; 및
상기 제2NMOS 트랜지스터에 연결되어, 상기 제2비교부의 상기 출력 신호에 근거하여 상기 제2부스트 신호를 발생하는 제3NMOS 트랜지스터를 구비하되,
상기 제2신호 발생부는 상기 제2부스트 신호를 상기 풀업부의 상기 전류미러로 제공하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제19항에 있어서, 상기 제2비교부는 제1입력 신호와 제2입력 신호가 각각 게이트에 제공되는 차동증폭용 PMOS 트랜지스터쌍을 포함하여, 상기 제2비교부의 상기 출력 신호는 상기 차동증폭용 PMOS 트랜지스터쌍중 상기 제2입력신호가 제공되는 트랜지스터의 드레인측에서 제공하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제22항에 있어서, 상기 제2신호 발생부는
상기 제1바이어스 신호와 반대 위상을 갖는 제2바이어스 신호에 근거하여 전류 미러동작을 하는 제2NMOS 트랜지스터; 및
상기 제2NMOS 트랜지스터에 연결되어, 상기 제2비교부의 상기 출력 신호에 근거하여 상기 제2부스트 신호를 발생하는 제3NMOS 트랜지스터를 구비하되,
상기 제2신호 발생부는 상기 제2부스트 신호를 상기 풀업부의 상기 풀업 트랜지스터로 제공하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제18항에 있어서, 상기 풀업부와 상기 풀다운부는 각각 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제24항에 있어서, 상기 제1비교부는 제1입력 신호와 제2입력 신호가 각각 게이트에 제공되는 차동증폭용 PMOS 트랜지스터쌍을 포함하여, 상기 제2비교부의 상기 출력 신호는 상기 차동증폭용 PMOS 트랜지스터쌍중 상기 제2입력신호가 제공되는 트랜지스터의 드레인측에서 제공하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제25항에 있어서, 상기 제2신호 발생부는
상기 제1바이어스 신호와 반대 위상을 갖는 제2바이어스 신호에 근거하여 전류 미러동작을 하는 제2NMOS 트랜지스터; 및
상기 제2NMOS 트랜지스터에 연결되어, 상기 제2비교부의 상기 출력 신호에 근거하여 상기 제2부스트 신호를 발생하는 제3NMOS 트랜지스터를 구비하되,
상기 제2신호 발생부는 상기 제2부스트 신호를 상기 풀업부의 상기 풀업 트랜지스터로 제공하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제18항에 있어서, 상기 제2비교기는 상기 제2비교기가 상기 제2부스트 신호를 발생한 후에 상기 제2비교부의 동작을 디스에이블시켜 주기 위한 제2제어부를 더 포함하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
제27항에 있어서, 상기 제2제어부는 상기 제2비교부에 연결되어, 상기 제1인에이블 신호와 반대 위상을 갖는 제2인에이블신호에 근거하여 상기 제1비교부의 동작을 디스에이블시켜 주는 제3PMOS 트랜지스터를 포함하는 것을 특징으로 하는 출력 버퍼용 슬루율 부스트회로.
버퍼 입력 신호를 받아 풀업 동작을 하여 제1레벨의 버퍼 출력 신호를 제공하는 풀업부와 상기 버퍼 입력 신호를 받아 풀 다운 동작을 하여 상기 제1레벨과 반대 위상의 제2레벨의 버퍼 출력 신호를 제공하는 풀 다운부를 구비하는 증폭회로부; 및
상기 버퍼 입력 신호를 제1입력 신호로 하고, 상기 버퍼 출력 신호를 제2입력 신호로 입력받아 상기 제1입력 신호 및 상기 제2입력 신호를 이용해 상기 증폭 회로부의 상기 풀업부의 풀업 동작 및 상기 풀다운부의 풀다운 동작을 부스트시켜 주기 위한 제1 및 제2부스트 신호를 발생하는 슬루율 부스트 회로부를 구비하는 소오스 드라이버용 출력 버퍼.
제29항에 있어서, 상기 슬루율 부스트 회로부는
상기 제1 및 제2입력 신호를 입력하여 상기 제1부스트 신호를 발생하는 제1비교기; 및
상기 제1 및 상기 제2입력 신호를 입력하여 상기 제2부스트 신호를 발생하는 제2비교기를 포함하는 것을 특징으로 하는 소오스 드라이버용 출력 버퍼.
제30항에 있어서, 상기 제1 및 제2비교기는 각각
상기 제1 및 제2입력 신호를 입력하여 비교하는 비교부; 및
상기 비교부의 출력 신호에 따라서 상기 제1 및 제2부스트 신호를 발생하는 신호 발생부를 포함하는 것을 특징으로 하는 소오스 드라이버용 출력 버퍼.
제31항에 있어서, 상기 각 비교기는 상기 비교기가 상기 제1 및 제2부스트 신호를 발생한 후에 제1 및제2인에이블 신호에 근거하여 상기 비교부의 동작을 디스에이블시켜 주기 위한 제어부를 더 포함하는 것을 특징으로 하는 소오스 드라이버용 출력 버퍼.
입력 신호를 입력하여 출력 신호를 제공하는 출력 버퍼를 구비하는 소오스 드라이버에 있어서,
상기 출력 버퍼는 버퍼 입력 신호를 받아 풀업 동작을 하여 제1레벨의 버퍼 출력 신호를 제공하는 풀업부와 상기 버퍼 입력 신호를 받아 풀 다운 동작을 하여 상기 제1레벨과 반대 위상의 제2레벨의 버퍼 출력 신호를 제공하는 풀 다운부를 구비하는 증폭회로부; 및
상기 버퍼 입력 신호를 제1입력 신호로 하고, 상기 버퍼 출력 신호를 제2입력 신호로 입력받아 상기 제1입력 신호 및 상기 제2입력 신호를 이용해 상기 증폭회로부의 상기 풀업부의 풀업 동작 및 상기 풀다운부의 풀다운 동작을 부스트시켜 주기 위한 제1 및 제2부스트 신호를 발생하는 슬루율 부스트 회로부를 구비하는 소오스 드라이버.