JP5275278B2

JP5275278B2 - 差動増幅器、及びソースドライバ

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Publication number: JP5275278B2
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Inventors: 博史藤原
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Description

本発明は、差動増幅器、及びソースドライバに関し、特に詳しくは液晶表示装置を駆動するソースドライバに搭載される差動増幅器、及びそれを搭載したソースドライバに関する。

液晶表示装置を駆動するソースドライバには、差動増幅器がソースアンプとして搭載されている。ソースドライバでは、まず外部から印加されるγ（ガンマ）電圧を抵抗で分圧して液晶階調の基準電圧を生成し、Ｄ／Ａコンバータによって基準電圧を選択する。選択後の基準電圧は、インピーダンスを下げるため、また基準電圧を微調整するために、電圧フォロアのソースアンプに入力される。ソースアンプの出力は液晶パネルのソース端子へ接続され、このソースアンプからの出力によりパネル画素容量を駆動する。

近年、テレビやパソコン用ディスプレーに使用される液晶表示装置の大画面化・高精細化が進んでいる。それに伴いソースドライバには、より大きな負荷を、より高速に、より省電力で、駆動する能力が必要となってきている。特に、カラー液晶の高精細化に関しては多階調化が進み、ＲＧＢ各６ビットの２６万色から８ビット１６７０万色，１０ビット１０億色に移行している。

このビット数増加により、ソースドライバに入力される階調電圧は、６ビットで６４階調、８ビットで２５６階調、１０ビットで１０２４階調と増加する事になる。階調電圧の増加は、ソースドライバに入力される電圧の刻みを小さくする。そのため、ソースアンプにおいては出力電圧精度の向上が要求され、入出力オフセットや出力偏差、振幅差偏差などの特性規格がより厳しくなってきている。

ソースアンプとして用いられる典型的な回路を図４に示す。図４は、従来の差動増幅器２００の構成を示す回路図である。図４に示す差動増幅器２００は、いわゆるＲａｉｌ−ｔｏ−Ｒａｉｌアンプであり、教科書や著名な文献等に、参考回路として記載されているものである。図４において、差動増幅器２００は、大きく分けて入力段２１０、中間段２２０、及び最終段２３０に分けられる。

図４に示す差動増幅器２００を簡略化して記載したものを図５に示す。図５は、従来の差動増幅器３００の構成を示す回路図である。図５に示すように、差動増幅器３００は、入力段１１０、中間段１２０、最終段１３０と大きく３つに分けられている。入力段１１０は、Ｒａｉｌ−ｔｏ−Ｒａｉｌを実現する為、互いに逆導電型の差動対を備えている。具体的には、ソースが共通接続され、定電流源Ｉ１１に接続されたＮｃｈＭＯＳトランジスタ（ＮｃｈＴｒ）ＭＮ１１，ＭＮ１２よりなるＮｃｈ差動対１１１と、ソースが共通接続され、定電流源Ｉ１５に接続されたＰｃｈＭＯＳトランジスタ（ＰｃｈＴｒ）ＭＰ１１，ＭＰ１２よりなるＰｃｈ差動対１１５とを備える。

ここで、差動増幅器３００の入力電圧範囲について説明する。ソースアンプの＋電源（高電源）はＶＤＤ、−電源（低電源）はＶＳＳとする。入力端子ＩＮ３１から入力される入力電圧Ｖ_ｉｎ３１が−電源ＶＳＳ寄りの低い時には、Ｐｃｈ差動対１１５のＰｃｈＭＯＳトランジスタＭＰ１１，ＭＰ１２が動作し、＋電源ＶＤＤ寄りの高い時には、Ｎｃｈ差動対１１１のＮｃｈＭＯＳトランジスタＭＮ１１，ＭＮ１２が動作する。また、入力電圧Ｖ_ｉｎ３１がそれらの中間電圧では、Ｐｃｈ差動対１１５のＰｃｈＭＯＳトランジスタＭＰ１１，ＭＰ１２と、Ｎｃｈ差動対１１１のＮｃｈＭＯＳトランジスタＭＮ１１，ＭＮ１２とが共に動作する。したがって、この差動増幅器３００を用いたソースアンプは、ほぼ全電源電圧の入力範囲で動作する入力段１１０を得ることができる。

ソースアンプにはガンマ電圧を抵抗分割した電圧が入力されるが、その電圧は、一般的に極性信号ＰＯＬがｐｏｓｉ，ｎｅｇａともそれぞれ６４階調（６ｂｉｔ）〜２５６階調（８ｂｉｔ）が主流になっている。ｂｉｔ数が増えると階調間の輝度差が認識しにくくなるので、なめらかな高画質を実現する事ができる。ところが、ｂｉｔ数が増加すると、前述の抵抗分割で生成した電圧を選択するＤ／Ａコンバータの回路が大きくなる。

これを回避するため、ｂｉｔ数の多い製品では、ソースアンプに内挿機能を持たせている。内挿機能を持つソースアンプに用いられる差動増幅器を図６に示す。図６は、従来の差動増幅器４００の構成を示す回路図である。図６において、差動増幅器４００は、図５で示した差動増幅器３００に、ソースが共通接続され、定電流源Ｉ１２に接続されたＮｃｈＭＯＳトランジスタＭＮ１３，ＭＮ１４よりなるＮｃｈ差動対１１２と、ソースが共通接続され、定電流源Ｉ１４に接続されたＮｃｈＭＯＳトランジスタＭＰ１３，ＭＰ１４よりなるＰｃｈ差動対１１６とが新たに追加されている。

Ｎｃｈ差動対１１２のＮｃｈＭＯＳトランジスタＭＮ１３，ＭＮ１４は、Ｎｃｈ差動対１１１のＮｃｈＭＯＳトランジスタＭＮ１１，ＭＮ１２に対して、ドレイン共通で並列に接続されている。同様に、Ｐｃｈ差動対１１６のＰｃｈＭＯＳトランジスタＭＰ１３，ＭＰ１４は、Ｐｃｈ差動対１１５のＰｃｈＭＯＳトランジスタＭＰ１１，ＭＰ１２に対してドレイン共通で並列に接続されている。また、ＮｃｈＭＯＳトランジスタＭＮ１４、及びＰｃｈＭＯＳトランジスタＭＰ１４の入力になる入力端子ＩＮ２も新たに追加されている。なお、ＮｃｈＭＯＳトランジスタＭＮ１２、及びＰｃｈＭＯＳトランジスタＭＰ１２の入力は、入力端子ＩＮ１とする。

この差動増幅器４００は、入力端子ＩＮ１に入力される入力電圧Ｖ_ｉｎ１と入力端子ＩＮ２に入力される入力電圧Ｖ_ｉｎ２の間を、１：１に内分する電圧を内挿する内挿機能を持つ。内挿機能を用いることにより、（Ｖ_ｉｎ１＋Ｖ_ｉｎ２）／２となる出力電圧Ｖ_ｏｕｔを出力することができる。

例えば、出力設定電圧をＶ１とする場合、入力端子ＩＮ１にはＶ１＋α（Ｖ）、入力端子ＩＮ２にはＶ１−α（Ｖ）の電圧を入力する。これにより、出力端子ＯＵＴに、入力端子ＩＮ１、ＩＮ２の中間電圧、すなわちＶ１が出力される。また、出力設定電圧をＶ１＋α（Ｖ）とする場合、入力端子ＩＮ１，ＩＮ２両方に、Ｖ１＋α（Ｖ）の電圧を入力する。これにより、出力端子ＯＵＴに、入力端子ＩＮ１、ＩＮ２の中間電圧、すなわちＶ１＋α（Ｖ）が出力される。一方、出力設定電圧をＶ１−α（Ｖ）とする場合、入力端子ＩＮ１，ＩＮ２両方に、Ｖ１−α（Ｖ）の電圧を入力する。これにより、出力端子ＯＵＴに、入力端子ＩＮ１、ＩＮ２の中間電圧、すなわちＶ１−α（Ｖ）が出力される。

このように、差動増幅器４００では、内挿機能を用いることにより、入力電圧がＶ１＋α（Ｖ）とＶ１−α（Ｖ）の２通りあれば、Ｖ１＋α（Ｖ）、Ｖ１（Ｖ）、及びＶ１−α（Ｖ）の３通りの出力電圧Ｖ_ｏｕｔを出力することができる。すなわち、出力階調数に対して入力する階調電源線数を少なくすることができる。従って、差動増幅器４００にＶ１（Ｖ）を入力する必要がなくなる為、その分、Ｄ／Ａコンバータの回路規模を縮小することが可能になる。

ところが、この差動増幅器４００では、出力設定電圧（すなわち、入力電圧）が−電源ＶＳＳ，＋電源ＶＤＤ付近の電圧になると、入出力間オフセットが悪化するという欠点がある。これについて、図７を用いて説明する。図７は、従来の差動増幅器４００の動作波形を示すグラフである。図７において、上側には差動増幅器４００の入出力間オフセット電圧Ｖ_ｏｓを示し、下側にはＮｃｈ差動対１１１，１１２及びＰｃｈ差動対１１５，１１６のそれぞれの状態を示す。また、横軸は出力設定電圧を示す。なお、入力電圧はＶ_ｉｎ１＞Ｖ_ｉｎ２とし、入出力間オフセット電圧Ｖ_ｏｓはＶ_ｏｕｔ−（Ｖ_ｉｎ１＋Ｖ_ｉｎ２）／２とする。

Ｎｃｈ入力段が動作可能な入力電圧は、Ｎｃｈ差動対１１１，１１２の動作しきい値である、ＶＴ（ＭＮ１１〜１４）＋ＶＤＳ（Ｉ１１，Ｉ１２）以上となる。一方、Ｐｃｈ入力段が動作可能な入力電圧は、Ｐｃｈ差動対１１５，１１６の動作しきい値である、ＶＴ（ＭＰ１１〜１４）＋ＶＤＳ（Ｉ１５，Ｉ１６）以上となる。なお、本明細書では、Ｐｃｈ差動対１１５，１１６の動作しきい値については、入力電圧の絶対値ではなく、＋電源ＶＤＤからの電圧差という観点で説明することとする。すなわち、Ｐｃｈ差動対１１５，１１６において、「動作しきい値以上」とは、入力電圧と＋電源ＶＤＤの電位差が大きく、「動作しきい値以下」とは、入力電圧と＋電源ＶＤＤの電位差が小さい事を意味する。

従って、図７において、Ｎｃｈ差動対１１１，１１２の動作しきい値以上、かつＰｃｈ差動対１１５，１１６の動作しきい値以上である電圧範囲（４）では、Ｎｃｈ入力段、Ｐｃｈ入力段ともに動作する。

一方、Ｎｃｈ差動対１１２の動作しきい値よりも低くなる電圧範囲（３）では、Ｎｃｈ差動対１１２がしきい値以下で動作し、Ｎｃｈ差動対１１１及びＰｃｈ入力段が動作する。また、Ｎｃｈ差動対１１１の動作しきい値よりも低くなる電圧範囲（２）では、Ｎｃｈ差動対１１２のみが完全なオフ状態で、Ｎｃｈ差動対１１１がしきい値以下で動作し、Ｐｃｈ入力段は動作する。Ｎｃｈ入力段が完全なオフ状態となる電圧範囲（１）では、Ｐｃｈ入力段のみが動作する。

同様に、Ｐｃｈ差動対１１５の動作しきい値よりも低くなる電圧範囲（５）では、Ｐｃｈ差動対１１５がしきい値以下で動作し、Ｐｃｈ差動対１１６及びＮｃｈ入力段が動作する。また、Ｐｃｈ差動対１１６の動作しきい値よりも低くなる電圧範囲（６）では、Ｐｃｈ差動対１１５のみが完全なオフ状態で、Ｐｃｈ差動対１１６がしきい値以下で動作し、Ｎｃｈ入力段は動作する。Ｐｃｈ入力段が完全なオフ状態となる電圧範囲（７）では、Ｎｃｈ入力段のみが動作する。

この差動増幅器４００では、図７から明らかなように、電圧範囲（２）、（３）、（５）、（７）において、入出力間オフセットが悪化することが分かる。このように、差動増幅器４００では、入力段１１０を構成する差動対の動作しきい値電圧未満の電圧が、入力端子ＩＮ１，ＩＮ２のどちらかに入力された状態で内挿機能を用いると、入出力間オフセットが悪化する。このことは、入出力間オフセットが悪化する電圧範囲に対応した階調では、高精度な内挿が出来ないということを意味する。

差動増幅器４００において、入出力間オフセットが悪化するメカニズムを、出力設定電圧をＶ１とし、この出力設定電圧Ｖ１が−電源ＶＳＳ付近である時を例にとって説明する。

入力端子ＩＮ１に入力電圧Ｖ_ｉｎ１としてＶ１＋α（Ｖ）、入力端子ＩＮ２に入力電圧Ｖ_ｉｎ２としてＶ１−α（Ｖ）を入力する。この場合、出力端子ＯＵＴには入力端子ＩＮ１、ＩＮ２の中間電圧、すなわちＶ１が出力電圧Ｖ_ｏｕｔとして出力されるのが理想である。

ここで、Ｎｃｈ入力段の動作しきい値がＶ１であるとする。Ｎｃｈ差動対１１１のＭＮ１１，１２は、入力端子ＩＮ１に入力される入力電圧Ｖ_ｉｎ１が動作しきい値以上であるため動作する。ところが、Ｎｃｈ差動対１１２のＭＮ４３，４４は入力端子ＩＮ２に入力される入力電圧Ｖ_ｉｎ２が動作しきい値未満であるため、動作しきい値以下での動作状態になる。

この状態を言い換えると、Ｐｃｈ入力段は、理想通りＶ１に収束するよう負帰還動作するが、Ｎｃｈ入力段はＮｃｈ差動対１１１しか動作していない為、出力がＶ１＋α（Ｖ）に収束するよう負帰還動作する。したがって、Ｐｃｈ入力段とＮｃｈ入力段との間で収束電圧の違いが生じ、結果として出力電圧Ｖ_ｏｕｔが＋α（Ｖ）と同じ＋方向のオフセットを持つ事になる。

このように、−電源電圧付近の電圧を出力する場合、入力電圧Ｖ_ｉｎ１，Ｖ_ｉｎ２が低くなるにつれて２つのＮｃｈ差動対１１１，１１２が順次動作しなくなり、その過程において一方が非飽和領域、他方が飽和領域での動作となる場合がある。同様に、＋電源電圧付近の電圧を出力する場合、入力電圧Ｖ_ｉｎ１，Ｖ_ｉｎ２が高くなるにつれて２つのＰｃｈ差動対１１５，１１６が順次動作しなくなり、その過程において一方が非飽和領域、他方が飽和領域での動作となる場合がある。そして、一方が非飽和領域、他方が飽和領域での動作となったときに、Ｐｃｈ入力段とＮｃｈ入力段との間で収束電圧の違いが生じ、入出力間オフセットが悪化してしまう。

この欠点を改善するための技術が特許文献１に開示されている。図８は、特許文献１に開示された従来の差動増幅器５００の構成を示す回路図である。図８において、差動増幅器５００は、図６で示した差動増幅器４００に、出力電圧Ｖ_ｏｕｔと判別信号のレベルを比較する判断部５１０と、入力段１１０を制御する入力段制御部５２０とが新たに追加されている。この差動増幅器５００は、−電源ＶＳＳ，＋電源ＶＤＤ付近の電圧を出力する際、その時の出力電圧Ｖ_ｏｕｔと判別信号により、オフセットが悪化する前にＮｃｈ入力段またはＰｃｈ入力段をオフさせる構成になっている。

特開２００６−５０２９６号公報

図９は、従来の差動増幅器５００の動作波形を示すグラフである。図９において、上側には差動増幅器５００の入出力間オフセット電圧Ｖ_ｏｓを示し、下側にはＮｃｈ差動対１１１，１１２及びＰｃｈ差動対１１５，１１６のそれぞれの状態を示す。また、横軸は出力設定電圧を示す。なお、入力電圧はＶ_ｉｎ１＞Ｖ_ｉｎ２とし、入出力間オフセット電圧Ｖ_ｏｓはＶ_ｏｕｔ−（Ｖ_ｉｎ１＋Ｖ_ｉｎ２）／２とする。

図９に示すように、入力電圧が−電源ＶＳＳ付近の電圧の時、Ｎｃｈ入力段は入力段制御部５２０によって完全にオフ状態とされており、Ｐｃｈ入力段のみが動作している（電圧範囲（１））。その為、Ｐｃｈ入力段がもつオフセットが出力端子ＯＵＴからの出力電圧Ｖ_ｏｕｔに現れる。また、入力電圧が中間電圧の時、Ｎｃｈ入力段，Ｐｃｈ入力段ともにオンしている（電圧範囲（４））。その為、Ｎｃｈ，Ｐｃｈ入力段がもつオフセットが出力電圧Ｖ_ｏｕｔに現れる。一方、入力電圧が＋電源ＶＤＤ付近の電圧の時、Ｐｃｈ入力段は入力段制御部５２０によって完全にオフ状態とされており、Ｎｃｈ入力段のみが動作している（電圧範囲（７））。その為、Ｎｃｈ入力段がもつオフセットが出力電圧Ｖ_ｏｕｔに現れる。

このように、差動増幅器５００では、入力段制御部５２０の動作によって、上記３つの状態が作られる。結果として、入出力間オフセットの急激な変化が生じ、入出力間のリニアリティが悪化することになる。

本発明の第１の態様にかかる差動増幅器は、入力対の一方が第１入力端子をなす第１差動対と、前記第１差動対と並列に接続され、入力対の一方が第２入力端子をなす、前記第１差動対と同じ導電型の第２差動対と、前記第１入力端子に入力される第１入力電圧が前記第１差動対の動作しきい値以上、かつ前記第２入力端子に入力される第２入力電圧が前記第２差動対の動作しきい値未満のときに、動作している前記第１差動対の能力を低減する第１能力低減回路と、を備えるものである。これにより、出力設定電圧が電源電圧付近のときに、第１入力電圧又は第２入力電圧に収束するような負帰還動作を抑えることができる。

本発明の第２の態様にかかる差動増幅器は、入力対の一方が第１入力端子をなす第１差動対と、前記第１差動対と並列に接続され、入力対の一方が第２入力端子をなす、前記第１差動対と同じ導電型の第２差動対と、前記第１及び第２差動対のそれぞれの定電流源と、前記第１及び第２差動対の前記定電流源に共通に電力を供給する電源との間に直列にソース・ドレインを接続し、ゲートを前記第１入力端子または前記第２入力端子に接続した、前記第１差動対と同じ導電型のトランジスタと、を備えるものである。これにより、出力設定電圧が電源電圧付近のときに、第１入力電圧又は第２入力電圧に収束するような負帰還動作を抑えることができる。

本発明によれば、入出力間オフセットの電源電圧付近におけるリニアリティを改善することが可能な差動増幅器、及びソースドライバを提供することができる。

本実施の形態に係る差動増幅器１００の構成を示す回路図である。本実施の形態に係る差動増幅器１００の動作波形を示すグラフである。本実施の形態に係る差動増幅器１００の入出力間オフセット電圧を従来の差動増幅器４００，５００と比較して示すシミュレーション波形である。従来の差動増幅器２００の構成を示す回路図である。従来の差動増幅器３００の構成を示す回路図である。従来の差動増幅器４００の構成を示す回路図である。従来の差動増幅器４００の動作波形を示すグラフである。従来の差動増幅器５００の構成を示す回路図である。従来の差動増幅器５００の動作波形を示すグラフである。

以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。

始めに、図１を用いて、本実施の形態に係る差動増幅器の構成について説明する。図１は、本実施の形態に係る差動増幅器１００の構成を示す回路図である。本実施の形態に係る差動増幅器１００は、液晶表示装置などの表示装置を駆動する、表示装置用のソースドライバに搭載されるものである。

図１において、本実施の形態の差動増幅器１００は、図６で示した従来の差動増幅器４００に対して、定電流源Ｉ１１，Ｉ１２と−電源ＶＳＳとの間に接続されたＮｃｈＭＯＳトランジスタＭＮ１５、及び＋電源ＶＤＤと定電流源Ｉ１５，Ｉ１６との間に接続されたＰｃｈＭＯＳトランジスタＭＰ１５が新たに追加されている。以下に、この差動増幅器１００についてさらに説明しておく。

図１に示すように、差動増幅器１００は、入力段１１０、中間段１２０、最終段１３０と大きく３つに分けられている。入力段１１０は、少なくとも２つのＮｃｈ差動対１１１，１１２と、少なくとも２つのＰｃｈ差動対１１５，１１６とを備える。

Ｎｃｈ差動対１１１は、ソースが共通接続された一対のＮｃｈＭＯＳトランジスタＭＮ１１，ＭＮ１２より構成されている。ＮｃｈＭＯＳトランジスタＭＮ１１，ＭＮ１２の共通接続されたソースは、定電流源Ｉ１１に接続されている。同様に、Ｎｃｈ差動対１１２は、ソースが共通接続された一対のＮｃｈＭＯＳトランジスタＭＮ１３，ＭＮ１４より構成されている。ＮｃｈＭＯＳトランジスタＭＮ１３，ＭＮ１４の共通接続されたソースは、定電流源Ｉ１２に接続されている。

ＮｃｈＭＯＳトランジスタＭＮ１１、ＭＮ１３のドレインは共通接続され、中間段１２０に接続されている。また、ＮｃｈＭＯＳトランジスタＭＮ１２、ＭＮ１４のドレインは共通接続され、中間段１２０に接続されている。すなわち、Ｎｃｈ差動対１１１のＮｃｈＭＯＳトランジスタＭＮ１１，ＭＮ１２は、Ｎｃｈ差動対１１２のＮｃｈＭＯＳトランジスタＭＮ１３，ＭＮ１４に対して、ドレイン共通で並列に接続されている。

一方、Ｐｃｈ差動対１１５は、ソースが共通接続された一対のＰｃｈＭＯＳトランジスタＭＰ１１，ＭＰ１２より構成されている。ＰｃｈＭＯＳトランジスタＭＰ１１，ＭＰ１２の共通接続されたソースは、定電流源Ｉ１５に接続されている。同様に、Ｐｃｈ差動対１１６は、ソースが共通接続された一対のＰｃｈＭＯＳトランジスタＭＰ１３，ＭＰ１４より構成されている。ＰｃｈＭＯＳトランジスタＭＰ１３，ＭＰ１４の共通接続されたソースは、定電流源Ｉ１４に接続されている。

ＰｃｈＭＯＳトランジスタＭＰ１１、ＭＰ１３のドレインは共通接続され、中間段１２０に接続されている。また、ＰｃｈＭＯＳトランジスタＭＰ１２、ＭＰ１４のドレインは共通接続され、中間段１２０に接続されている。すなわち、Ｐｃｈ差動対１１５のＰｃｈＭＯＳトランジスタＭＰ１１，ＭＰ１２は、Ｎｃｈ差動対１１６のＮｃｈＭＯＳトランジスタＭＰ１３，ＭＰ１４に対して、ドレイン共通で並列に接続されている。

ＮｃｈＭＯＳトランジスタＭＮ１２のゲートとＰｃｈＭＯＳトランジスタＭＰ１２のゲートは、共通接続され、入力端子ＩＮ１に接続されている。ＮｃｈＭＯＳトランジスタＭＮ１４のゲートとＰｃｈＭＯＳトランジスタＭＰ１４のゲートは、共通接続され、入力端子ＩＮ２に接続されている。ＮｃｈＭＯＳトランジスタＭＮ１１，１３及びＰｃｈＭＯＳトランジスタＭＰ１１，１３は、ゲートが出力端子ＯＵＴに接続される。従って、Ｎｃｈ差動対１１１及びＰｃｈ差動対１１５は、入力対の一方が入力端子ＩＮ１をなす。また、Ｎｃｈ差動対１１２及びＰｃｈ差動対１１６は、入力対の一方が入力端子ＩＮ２をなす。

また、入力段１１０は、ＮｃｈＭＯＳトランジスタＭＮ１５と、ＰｃｈＭＯＳトランジスタＭＰ１５とをさらに備える。ＮｃｈＭＯＳトランジスタＭＮ１５は、定電流源Ｉ１１，Ｉ１２と−電源ＶＳＳとの間に接続されている。ＮｃｈＭＯＳトランジスタＭＮ１５は、ソースが−電源ＶＳＳに接続され、ドレインが定電流源Ｉ１１，Ｉ１２に接続されている。ＮｃｈＭＯＳトランジスタＭＮ１５は、ソース・ドレインが、Ｎｃｈ差動対１１１，１１２のそれぞれの定電流源Ｉ１１，Ｉ１２と、この定電流源Ｉ１１，Ｉ１２に共通に電力を供給する−電源ＶＳＳとの間に直列に接続する。一方、ＰｃｈＭＯＳトランジスタＭＰ１５は、定電流源Ｉ１５，Ｉ１６と＋電源ＶＤＤとの間に接続されている。ＰｃｈＭＯＳトランジスタＭＰ１５は、ソースが＋電源ＶＤＤに接続され、ドレインが定電流源Ｉ１５，Ｉ１６に接続されている。ＰｃｈＭＯＳトランジスタＭＰ１５は、ソース・ドレインが、Ｐｃｈ差動対１１５，１１６のそれぞれの定電流源Ｉ１５，Ｉ１６と、この定電流源Ｉ１５，Ｉ１６に共通に電力を供給する＋電源ＶＤＤとの間に直列に接続する。

この差動増幅器１００は、入力端子ＩＮ１に入力される入力電圧Ｖ_ｉｎ１と入力端子ＩＮ２に入力される入力電圧Ｖ_ｉｎ２の間を、１：１に内分する電圧を内挿する内挿機能を持つ。内挿機能を用いることにより、（Ｖ_ｉｎ１＋Ｖ_ｉｎ２）／２となる出力電圧Ｖ_ｏｕｔを出力することができる。

ここで、内挿機能を用いた時の入力端子ＩＮ１，ＩＮ２にそれぞれ入力される入力電圧Ｖ_ｉｎ１，Ｖ_ｉｎ２がＶ_ｉｎ１＞Ｖ_ｉｎ２であるとする。この場合、ＮｃｈＭＯＳトランジスタＭＮ１５のゲートは入力端子ＩＮ２に接続され、ＰｃｈＭＯＳトランジスタＭＰ１５のゲートは入力端子ＩＮ１に接続される。これらＮｃｈＭＯＳトランジスタＭＮ１５及びＰｃｈＭＯＳトランジスタＭＰ１５は、Ｗ／Ｌの比を小さくしたもので、アナログスイッチとして用いられる。

本実施の形態では、ＮｃｈＭＯＳトランジスタＭＮ１５は、Ｎｃｈ入力段（ＮｃｈＭＯＳトランジスタＭＮ１１〜ＭＮ１４）の動作しきい値以下の電圧がゲートに入力されるとオフし始めるようあらかじめ設定されている。ここでは、入力端子ＩＮ２からの入力電圧Ｖ_ｉｎ２がＮｃｈ差動対１１２の動作しきい値以下となると、ＮｃｈＭＯＳトランジスタＭＮ１５はオフし始める。

詳細については後述するが、このＮｃｈＭＯＳトランジスタＭＮ１５によって、出力設定電圧がＮｃｈ差動対１１１の動作しきい値以上、Ｎｃｈ差動対１１２の動作しきい値未満のとき、動作している側のＮｃｈ差動対１１１の能力を抑えることができる。すなわち、ＮｃｈＭＯＳトランジスタＭＮ１５は、入力端子ＩＮ１に入力される入力電圧Ｖ_ｉｎ１がＮｃｈ差動対１１１の動作しきい値以上、かつ入力端子ＩＮ２に入力される入力電圧Ｖ_ｉｎ２がＮｃｈ差動対１１２の動作しきい値未満のときに、動作しているＮｃｈ差動対１１１の能力を低減する能力低減回路として機能する。

また、ＰｃｈＭＯＳトランジスタＭＰ１５は、Ｐｃｈ入力段（ＰｃｈＭＯＳトランジスタＭＰ１１〜ＭＰ１４）の動作しきい値以下の電圧がゲートに入力されるとオフし始めるようあらかじめ設定されている。ここでは、入力端子ＩＮ１からの入力電圧Ｖ_ｉｎ１がＰｃｈ入力段の動作しきい値以下となると、ＰｃｈＭＯＳトランジスタＭＰ１５はオフし始める。

詳細については後述するが、このＰｃｈＭＯＳトランジスタＭＰ１５によって、出力設定電圧がＰｃｈ差動対１１６の動作しきい値以上、Ｐｃｈ差動対１１５の動作しきい値未満のとき、動作している側のＰｃｈ差動対１１６の能力を抑えることができる。すなわち、ＰｃｈＭＯＳトランジスタＭＰ１５は、入力端子ＩＮ２に入力される入力電圧Ｖ_ｉｎ２がＰｃｈ差動対１１６の動作しきい値以上、かつ入力端子ＩＮ１に入力される入力電圧Ｖ_ｉｎ１がＰｃｈ差動対１１５の動作しきい値未満のときに、動作しているＰｃｈ差動対１１６の能力を低減する能力低減回路として機能する。

次に、上記のように構成された差動増幅器１００の動作について、図２を用いて説明する。図２は、本実施の形態に係る差動増幅器１００の動作波形を示すグラフである。図２において、上側には差動増幅器１００の入出力間オフセット電圧Ｖ_ｏｓを示し、下側にはＮｃｈ差動対１１１，１１２、Ｐｃｈ差動対１１５，１１６、ＮｃｈＭＯＳトランジスタＭＮ１５、及びＰｃｈＭＯＳトランジスタＭＰ１５のそれぞれの状態を示す。また、横軸は出力設定電圧を示す。なお、出力設定電圧をＶ１（Ｖ）としたとき入力端子ＩＮ１に入力される入力電圧Ｖ_ｉｎ１をＶ１＋α（Ｖ）、入力端子ＩＮ２に入力される入力される入力電圧Ｖ_ｉｎ２をＶ１−α（Ｖ）とする。すなわち、Ｖ_ｉｎ１＞Ｖ_ｉｎ２であるとする。入出力間オフセット電圧Ｖ_ｏｓはＶ_ｏｕｔ−（Ｖ_ｉｎ１＋Ｖ_ｉｎ２）／２とする。

図６において、入力端子ＩＮ２に入力される入力電圧Ｖ_ｉｎ２が−電源ＶＳＳと略同じ電圧となる電圧範囲（１）では、Ｎｃｈ差動対１１１，１１２、及びＮｃｈＭＯＳトランジスタＭＮ１５がともに完全にオフ状態で、Ｐｃｈ入力段のみが動作する。従って、Ｐｃｈ入力段だけで差動増幅器１００が動作している為、出力端子ＯＵＴからの出力電圧Ｖ_ｏｕｔにはＰｃｈ入力段のオフセットが現れる。

電圧範囲（２）の入力電圧Ｖ_ｉｎ２の時、ＮｃｈＭＯＳトランジスタＭＮ１５とＮｃｈ差動対１１１とが共に動作しきい値以下で動作している状態となる。そして、Ｎｃｈ差動対１１２のみが完全なオフ状態で、Ｐｃｈ入力段が動作する。ＮｃｈＭＯＳトランジスタＭＮ１５が高抵抗状態でオンしている為、定電流源Ｉ１１の電流が抑えられ、Ｎｃｈ差動対１１１の能力（Ｇｍ）が抑えられている。これにより、Ｎｃｈ差動対１１１の動作波形が、図７で示した従来の差動増幅器４００のときよりも、低い状態となる。従って、Ｐｃｈ入力段と、能力の抑えられたＮｃｈ差動対１１１が持つ入出力オフセットが出力電圧Ｖ_ｏｕｔに現れる。

出力設定電圧が電圧範囲（３）の時、ＮｃｈＭＯＳトランジスタＭＮ１５とＮｃｈ差動対１１１，１１２とが共に動作しきい値以下で動作している状態となる。そして、Ｐｃｈ入力段が動作している。ＮｃｈＭＯＳトランジスタＭＮ１５が高抵抗状態でオンしている為、定電流源Ｉ１１，Ｉ１２の電流が抑えられ、Ｎｃｈ差動対１１１，１１２のそれぞれの能力（Ｇｍ）が抑えられている。これにより、Ｎｃｈ差動対１１１の動作波形は、図７で示した従来の差動増幅器４００のときよりも低く、Ｈに到達しない状態となる。すなわち、あたかも非飽和領域であるかのような動作波形となる。従って、Ｐｃｈ入力段と、能力の抑えられたＮｃｈ差動対１１１，１１２が持つ入出力オフセットが出力電圧Ｖ_ｏｕｔに現れる。

出力設定電圧が電圧範囲（４）の時、ＮｃｈＭＯＳトランジスタＭＮ１５及びＮｃｈ差動対１１１，１１２は全て動作しきい値以上で動作している状態となる。そして、Ｐｃｈ入力段も動作しきい値以上で動作している。ＮｃｈＭＯＳトランジスタＭＮ１５が完全にオンしているため、定電流源Ｉ１１，Ｉ１２の電流は抑えられず、Ｎｃｈ差動対１１１，１１２のそれぞれの能力（Ｇｍ）も抑えられていない。この時、Ｐｃｈ入力段とＮｃｈ入力段が持つ入出力オフセットが出力電圧Ｖ_ｏｕｔに現れる。

電圧出力設定電圧が電圧範囲（５）の時、ＰｃｈＭＯＳトランジスタＭＰ１５とＰｃｈ差動対１１５，１１６とが共に動作しきい値以下で動作している状態となる。そして、Ｎｃｈ入力段が動作している。ＰｃｈＭＯＳトランジスタＭＰ１５が高抵抗状態でオンしている為、定電流源Ｉ１５，Ｉ１６の電流が抑えられ、Ｐｃｈ差動対１１５，１１６のそれぞれの能力（Ｇｍ）が抑えられている。これにより、Ｐｃｈ差動対１１６の動作波形は、図７で示した従来の差動増幅器４００のときよりも低く、Ｈに到達しない状態となる。すなわち、あたかも非飽和領域であるかのような動作波形となる。従って、Ｎｃｈ入力段と、能力の抑えられたＰｃｈ差動対１１５，１１６が持つ入出力オフセットが出力電圧Ｖ_ｏｕｔに現れる。

電圧範囲（６）の入力電圧Ｖ_ｉｎ１の時、ＰｃｈＭＯＳトランジスタＭＰ１５とＰｃｈ差動対１１６とが共に動作しきい値以下で動作している状態となる。そして、Ｐｃｈ差動対１１５のみが完全なオフ状態で、Ｎｃｈ入力段が動作する。ＰｃｈＭＯＳトランジスタＭＰ１５が高抵抗状態でオンしている為、定電流源Ｉ１４の電流が抑えられ、Ｐｃｈ差動対１１６の能力（Ｇｍ）が抑えられている。これにより、Ｐｃｈ差動対１１６の動作波形が、図７で示した従来の差動増幅器４００のときよりも、低い状態となる。従って、Ｎｃｈ入力段と、能力の抑えられたＰｃｈ差動対１１６が持つ入出力オフセットが出力電圧Ｖ_ｏｕｔに現れる。

入力電圧Ｖ_ｉｎ１が＋電源ＶＤＤと略同じ電圧となる電圧範囲（７）では、Ｐｃｈ差動対１１５，１１６、及びＰｃｈＭＯＳトランジスタＭＰ１５がともに完全にオフ状態で、Ｎｃｈ入力段のみが動作する。従って、Ｎｃｈ入力段だけで差動増幅器１００が動作している為、出力電圧Ｖ_ｏｕｔにはＮｃｈ入力段のオフセットが現れる。

このように、本実施の形態の差動増幅器１００では、従来の差動増幅器４００で内挿による入出力間オフセットが悪化する電圧領域（２）、（３）、（５）、（６）において、ＮｃｈＭＯＳトランジスタＭＮ１５及びＰｃｈＭＯＳトランジスタＭＰ１５が定電流源Ｉ１１，Ｉ１２，Ｉ１５，Ｉ１６の電流を抑えることにより、入力段１１０の各差動対の能力（Ｇｍ）を抑えている。そのため、出力設定電圧が−電源ＶＳＳ付近の時はＶ１＋α（Ｖ）に収束するような負帰還動作が抑えられ、また出力設定電圧が＋電源ＶＤＤ付近の時はＶ１−α（Ｖ）に収束するような負帰還動作が抑えられる。その結果、入出力間のリニアリティを保つ事ができる。

図３は、本実施の形態に係る差動増幅器１００の入出力間オフセット電圧を従来の差動増幅器４００，５００と比較して示すシミュレーション波形である。図３において、横軸は出力設定電圧（すなわち、入力電圧）、縦軸は入出力間オフセット電圧である。

図３において、従来の差動増幅器４００において入出力間オフセットが悪化する、−電源ＶＳＳ付近及び＋電源ＶＤＤ付近の出力設定電圧の時に、従来の差動増幅器５００においては急激な入出力オフセットの変化が見られる。一方、本実施の形態の差動増幅器１００では、従来の差動増幅器４００において入出力間オフセットが悪化する、−電源ＶＳＳ付近及び＋電源ＶＤＤ付近の出力設定電圧の時に、リニアリティが得られ良好な結果が得られていることが図３から分かる。

これは、上述したように、本実施の形態の差動増幅器１００では、内挿機能の為に並列接続された同じ導電型の２つの差動対のうち、一方に入力される入力電圧が動作しきい値以上、他方に入力される入力電圧が動作しきい値未満となる出力設定電圧の時、動作している側の差動対の能力を、従来の差動増幅器５００のように完全にオフさせるのではなく、低減させる構成としているからである。

以上のように、本実施の形態では、内挿機能の為に並列接続された同じ導電型の２つの差動対のうち、一方に入力される入力電圧が動作しきい値以上、他方に入力される入力電圧が動作しきい値未満となる出力設定電圧の時、動作している側の差動対の能力を低減させる能力低減回路を有している。そして、この能力低減回路が、動作している側の差動対を構成する一対のＭＯＳトランジスタのソースに共通接続された定電流源の電流を抑える。これにより、出力設定電圧が電源電圧付近のときに、差動対に入力される入力電圧のどちらかに収束するような負帰還動作を抑えることができる。従って、入出力間オフセットの電源電圧付近におけるリニアリティを改善することが可能となる。またそれに伴って、出力偏差、振幅差偏差を改善することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、説明の便宜上、入力段１１０に同じ導電型の差動対が２つ設けられているとして例示的に説明をしたが、差動対の数は２つに限定されるものではない。すなわち、入力段１１０に設けられる同じ導電型の差動対の数は２つ以上の複数でもよく、同じ導電型の差動対が少なくとも２つ並列に接続された差動増幅器に本発明は適用可能である。また、上記実施の形態では、動作している側の差動対の能力を低減させる能力低減回路として、定電流源と電源との間にアナログスイッチとして機能するＭＯＳトランジスタを設けたが、動作している側の差動対の能力を低減可能な他の構成でもよい。

１００差動増幅器、１１０入力段、
１１１，１１２Ｎｃｈ差動対、１１５，１１６Ｐｃｈ差動対、
１２０中間段、１３０最終段、２００差動増幅器、
２１０入力段、２２０中間段、２３０最終段、
３００差動増幅器、４００差動増幅器、
５００差動増幅器、５１０判断部、５２０入力段制御部、
Ｉ１１，Ｉ１２，Ｉ１５，Ｉ１６定電流源、
ＩＮ１，ＩＮ２、ＩＮ３１入力端子、
ＭＮ１１，ＭＮ１２，ＭＮ１３，ＭＮ１４ＮｃｈＭＯＳトランジスタ、
ＭＰ１１，ＭＰ１２，ＭＰ１３，ＭＰ１４ＰｃｈＭＯＳトランジスタ、
ＯＵＴ出力端子

Claims

入力対の一方が第１入力端子をなす第１差動対と、
前記第１差動対と並列に接続され、入力対の一方が第２入力端子をなす、前記第１差動対と同じ導電型の第２差動対と、
前記第１差動対を構成する一対のＭＯＳトランジスタのソースに共通接続された第１定電流源と、
前記第２差動対を構成する一対のＭＯＳトランジスタのソースに共通接続された第２定電流源と、
前記第１入力端子に入力される第１入力電圧が前記第１差動対の動作しきい値以上、かつ前記第２入力端子に入力される第２入力電圧が前記第２差動対の動作しきい値未満のときに、前記第１定電流源の電流を抑えて、動作している前記第１差動対の能力を低減する第１能力低減回路と、を備え、
前記第１能力低減回路は、前記第１定電流源及び前記第２定電流源と、第１電源との間に接続された、前記第１差動対及び前記第２差動対と同じ導電型の第１ＭＯＳトランジスタを有し、
前記第１ＭＯＳトランジスタは、前記第２入力電圧が前記第２差動対の動作しきい値以下となるとオフし始める
差動増幅器。
入力対の一方が第１入力端子をなす第１差動対と、
前記第１差動対と並列に接続され、入力対の一方が第２入力端子をなす、前記第１差動対と同じ導電型の第２差動対と、
前記第１入力端子に入力される第１入力電圧が前記第１差動対の動作しきい値以上、かつ前記第２入力端子に入力される第２入力電圧が前記第２差動対の動作しきい値未満のときに、動作している前記第１差動対の能力を低減する第１能力低減回路と、
入力対の一方が前記第１入力端子と接続され、前記第１差動対及び前記第２差動対と異なる導電型の第３差動対と、
前記第３差動対と並列に接続され、入力対の一方が前記第２入力端子と接続された、前記第３差動対と同じ導電型の第４差動対と、
前記第３差動対を構成する一対のＭＯＳトランジスタのソースに共通接続された第３定電流源と、
前記第４差動対を構成する一対のＭＯＳトランジスタのソースに共通接続された第４定電流源と、
前記第２入力電圧が前記第４差動対の動作しきい値以上、かつ前記第１入力電圧が前記第３差動対の動作しきい値未満のときに、前記第４定電流源の電流を抑えて、動作している前記第４差動対の能力を低減する第２能力低減回路と、
を備え、
前記第２能力低減回路は、前記第３定電流源及び前記第４定電流源と、第２電源との間に接続された、前記第３差動対及び前記第４差動対と同じ導電型の第２ＭＯＳトランジスタを有し、
前記第２ＭＯＳトランジスタは、前記第１入力電圧が前記第３差動対の動作しきい値以下となるとオフし始める
差動増幅器。
入力対の一方が第１入力端子をなす第１差動対と、
前記第１差動対と並列に接続され、入力対の一方が第２入力端子をなす、前記第１差動対と同じ導電型の第２差動対と、
前記第１及び第２差動対のそれぞれの定電流源と、前記第１及び第２差動対の前記定電流源に共通に電力を供給する電源との間に直列にソース・ドレインを接続し、ゲートを前記第１入力端子または前記第２入力端子に接続した、前記第１差動対と同じ導電型のトランジスタと、を備える差動増幅器。
請求項１乃至３のいずれか１項に記載の差動増幅器を搭載した表示装置用のソースドライバ。