JP4826073B2 - 差動増幅器、及びそれを用いた表示装置のデータドライバ - Google Patents

Description

本発明は、差動増幅器に関し、特に、液晶表示装置のデータドライバ等に適用して好適な差動増幅器及びそれを用いた表示装置に関する。

近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置は高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図２０を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図２０には、液晶表示部内の１画素に接続される主要な構成が、等価回路によって模式的に示されている。

一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６６を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。

スイッチング機能を持つＴＦＴ９６３を走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像信号に対応した階調電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６６との間の電位差により液晶の透過率が変化し、該電位差を液晶容量９６５で一定期間保持し、画像を表示するものである。

半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。

なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。

１画面分のデータの書き換えは、１フレーム期間（１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧が供給される。

なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調電圧で駆動することが必要とされる。このため、データドライバ９８０のバッファ部は、高精度電圧出力可能な差動増幅器が用いられている。

また、近時、液晶表示装置において、高画質化（多色化）が進み、少なくとも２６万色（ＲＧＢ各６ビット映像データ）、さらには１６８０万色（ＲＧＢ各８ビット映像データ）以上の需要が高まっている。

このため、多ビット映像データに対応した階調電圧を出力するデータドライバは、極めて高精度な電圧出力が要求されるばかりか、映像データを処理する回路部の素子数が増加し、データドライバＬＳＩのチップ面積が増加しコスト高を招く要因となってきている。この問題について、以下に詳しく説明する。

図２１は、図２０のデータドライバ９８０の構成を示した図であり、データドライバ９８０の要部をブロックにて示したものである。図２１を参照すると、データドライバ９８０は、ラッチアドレスセレクタ９８１と、ラッチ９８２と、階調電圧発生回路９８３と、複数のデコーダ９８４と、複数のバッファ回路９８５と、を備えている。

ラッチアドレスセレクタ９８１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ９８２は、ラッチアドレスセレクタ９８１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、一斉に、各デコーダ９８４に対して、ラッチしたデータを出力する。階調電圧発生回路９８３は、映像データに対応した階調数の階調電圧を生成する。デコーダ９８４は、入力されたデータに対応した階調電圧を１つ選択して出力する。バッファ回路９８５は、デコーダ９８４から出力された階調電圧を入力し、電流増幅して出力電圧Ｖｏｕｔとして出力する。

例えば６ビット映像データが入力される場合、階調数は６４であり、階調電圧発生回路９８３は、６４レベルの階調電圧を生成する。デコーダ９８４は、６４レベルの階調電圧から１個の階調電圧を選択する回路を備える。

一方、８ビット映像データが入力される場合、階調数は２５６となり、階調電圧発生回路９８３は、２５６レベルの階調電圧を生成し、デコーダ９８４は、２５６レベルの階調電圧から１個の階調電圧を選択する回路を備える。

このように多ビット化すると、階調電圧発生回路９８３やデコーダ９８４の回路規模が増大する。例えば６ビットから８ビットに増加した場合、回路規模は４倍以上となる。したがって、多ビット化により、データドライバＬＳＩのチップ面積が増加してコスト高となる。

これに対して、多ビット化してもデータドライバＬＳＩチップ面積の増加を抑えるための技術の一例が、特許文献１（米国特許明細書第６２４６３５１号）に提案されている。図２２は、前記特許文献１に記載された構成を示す図である。図２２を参照すると、共通のカレントミラー３１０１に、複数の同極性の差動対３１１０〜３１４０が接続され、それらの差動対を、個別の電流源で駆動する差動増幅器である。

各差動対３１１０、３１２０、３１３０、３１４０のＮチャネルＭＯＳトランジスタ３１１１〜３１４１のゲート（非反転入力）には、スイッチ３１５０により、Vin1、Vin2のいずれかの電圧が入力され、トランジスタ３１１２〜３１４２のゲート（反転入力）には、出力電圧Voutが帰還接続される。この差動増幅器によれば、非反転入力に入力されるVin1、Vin2の入力数比により、電圧Vin1、Vin2を、任意の比に内分する電圧を出力することができる。

図２２の差動増幅器を、図２１のバッファ回路として用いることで、出力したい階調電源数に対して、入力する階調電源数を大幅に少なくすることが可能になる。

例えば、図２２に示す構成の差動増幅器が、図示のように、４つの差動対をもっているとすると、Vin1とVin2の間を、１：３、１：１、３：１に内分する電圧、及び、Vin2の計４つの電圧が出力できる（４分割出力）。すなわち、出力階調数に対して入力する階調電源線数を少なくすることができる。従って、図２１のデコーダ９８４及び階調電圧発生回路９８３の面積を小さくすることができ、チップ面積を削減することができる。

近時、液晶表示装置は、多ビット化に加えて、高解像度化も非常に著しく、XGA(1024画素×768ライン)、SXGA(1280画素×1024ライン)、UXGA(1600画素×1200ライン)と、膨大な数の画素を駆動しなければならない。そして、高解像度化に伴い、液晶表示装置の消費電力は増大する。

このため、省電力化・低電圧化も非常に大きな課題となっている。

データドライバＬＳＩの消費電力を抑えるための技術の一例が、特許文献２（特開平６−３２６５２９号公報）に提案されている。図２３は、特許文献２に記載された構成を示す図である。図２３を参照すると、この回路は、ソースが共通接続され定電流源に接続されたN-chトランジスタＮＭ１、ＮＭ２よりなる第１の差動対３２１０、及び、ソースが共通接続され定電流源に接続されたP-chトランジスタＰＭ１、ＰＭ２よりなる第２の差動対３２２０を備えている。第１の差動対３２１０の出力対は、第１の負荷回路（カレントミラー回路ＰＭ３、ＰＭ４）を介して高位側電源Ｖｄｄに接続され、第２の差動対３２２０の出力対は、第２の負荷回路（カレントミラー回路ＮＭ３、ＮＭ４）を介して低位側電源ＶＳＳに接続され、第１の負荷回路の出力端（カスコードカレントミラーの出力端をなすＰＭＯＳトランジスタＰＭ５のドレイン）は、ソースが電源Ｖｄｄに接続され、ドレインが出力端子に接続されたＰＭＯＳトランジスタＰＭ１０のゲートに接続され、第２の負荷回路の出力端（カスコードカレントミラーの出力端をなすＮＭＯＳトランジスタＮＭ５のドレイン）は、ソースが電源Ｖｓｓに接続され、ドレインが出力端子に接続されたＮＭＯＳトランジスタＮＭ１０のゲートに接続されている。出力端子Ｖｏｕｔは、差動対の反転入力に帰還接続され、発振防止用の容量が接続されている。なお、３２３１、３２３２は、例えばフローティング電流源よりなる。かかる構成の差動増幅器は、供給される電圧範囲の全範囲にわたって、出力が可能な差動増幅器であり、このような差動増幅器３２００は、「Rail to Railアンプ」と呼ばれる(あるいは、「Rail to Rail Op Amp」とも呼ばれる)。

かかるRail to Railアンプをバッファ回路として用いた場合、該アンプを動作させるために必要な電源電圧範囲は、駆動対象の液晶素子の電圧範囲と同じであることから、低電圧化を図ることができ、省電力化を実現することができる。

米国特許明細書第６２４６３５１号 特開平６−３２６５２９号公報

以下では、図２４に示したように、２つの技術を組み合わせ、複数の同極性差動対を備えたRail to Railアンプ３３００について考える。以下は、もっぱら、本願発明者等の解析結果に基づく。

図２４に示した例では、便宜上、入力差動対を２つとした。このアンプに入力する２つの電圧Vin1、Vin2の電圧差を0.2V（但しVin1＞Vin2）に保ったまま変化させ、供給電圧の全範囲にわたって出力精度を調べると、図２５に示すように低電源電圧Ｖｓｓ側、及び高電源電圧Ｖｄｄ側で大きな誤差が発生することがわかる。

このことは、誤差が発生する電圧範囲に対応した階調では、高精度な内分電圧出力ができないということを意味しており、高精度な電圧出力を要求されるデータドライバにあっては致命的な課題である。

この原因について考察すると、図２４に示す構成において、低電源電圧付近の電圧を出力する場合、入力電圧Vin1、Vin2が低くなるにつれて、２つのN-ch差動対３３２０、３３１０が順次動作しなくなり、その過程において、一方が非飽和領域、他方が飽和領域での動作となる場合があるためである。

また、高電源電圧付近の電圧を出力する場合、入力電圧Vin1、Vin2が高くなるにつれて２つのP-ch差動対３３３０、３３４０が順次動作しなくなり、その過程において、一方が非飽和領域、他方が飽和領域での動作となる場合があるためである。

この現象は、Vin1＜Vin2でも、同様に発生するが、その場合、２つの差動対の動作停止の順番は、前記とは逆になる。

また、Vin1とVin2の電圧差が大きくなるに従い、前記誤差の絶対値は大きくなる。

したがって、本発明の主たる目的は、供給電圧の全範囲にわたって高精度な出力が可能な、複数の同極性差動対をもつRail to Railアンプ、該Rail to Railアンプを備えたドライバ、さらに表示装置を提供することにある。

本願で開示される発明は、前記課題を解決するために、概略以下の通りの構成とされる。

本発明の１つの側面に係る差動増幅器は、入力対の一方が入力端をなす第１導電型の差動対および第２導電型の差動対を備え、出力端子から供給電源電圧の全範囲にわたる出力が可能な差動増幅器であって、少なくとも１つの被判別信号を受け、前記第１導電型の差動対と前記第２導電型の差動対の動作を停止させるか否か判別する判別部と、前記判別部の判別結果に応じて、前記第１導電型の差動対と前記第２導電型の差動対の活性化と非活性化を制御する差動対制御部と、を備えている。

本発明において、前記判別部は、前記被判別信号のレベルが、予め定められた所定の値よりも高いか低いかを判別する比較回路を備え、前記第１導電型の差動対又は前記第２導電型の差動対の動作を停止させるか否か判別する。本発明において、前記判別部には、前記被判別信号として、前記差動増幅器の出力信号を入力し、前記差動増幅器の出力信号電圧が、予め定められた所定の電圧よりも高いか低いかを判別する比較回路を備え、前記第１導電型の差動対又は前記第２導電型の差動対の動作を停止させるか否か判別する構成としてもよい。

本発明において、前記第１導電型の差動対は、出力対が第１の負荷回路を介して高位側電源に接続され、前記第２導電型の差動対は、出力対が第２の負荷回路を介して低位側電源に接続され、前記判別部は、前記被判別信号として、前記差動増幅器の出力信号を入力し、前記差動増幅器の出力信号電圧が、低位側電源電圧から、前記低位側電源電圧よりも高い第１の電圧の範囲にあるとき、前記第１導電型の差動対の動作を停止させ、前記差動増幅器の出力信号電圧が、高位側電源電圧から、前記高位側電源電圧よりも低く第１の電圧よりも第２の電圧の範囲にあるとき、前記第２導電型の差動対の動作を停止させ、前記差動増幅器の出力信号電圧が前記第１と第２の電圧の間にあるとき、前記第１及び第２導電型の差動対を動作させるように制御してもよい。

本発明の別のアスペクトに係る差動増幅器において、前記判別部は、出力信号の極性を示す極性信号を前記被判別信号として入力し、前記極性信号が正極性を示すとき、前記第１、第２導電型の差動対の一方の動作を停止させ、前記極性信号が負極性を示すとき、前記第１、第２導電型の差動対の他方の動作を停止させる構成としてもよい。

本発明に係る差動増幅器において、前記判別部は、前記第１、第２の被判別信号を入力し、前記第２の被判別信号は出力信号の極性を示す極性信号よりなり、入力される前記第１の被判別信号のレベルが、予め定められた所定の値よりも高いか低いかを判別する第１の判定部と、前記第２の被判別信号が正極性を示すとき、前記第２導電型の差動対の動作を停止させ、前記第２の被判別信号が負極性を示すとき、前記第１導電型の差動対の動作を停止させる第２の判別部と、を備え、前記第１及び第２の判別部での判別結果に基づき、前記差動対制御部への判別結果が出力される構成としてもよい。

本発明の別のアスペクトに係る差動増幅器において、前記判別部の判別結果を、予め定められた所定の時間だけ遅らせて、前記差動対制御部に供給する制御を行う遅延部を備えた構成としてもよい。

本発明の別のアスペクトに係る差動増幅器において、入力対の一方が入力端をなす第１導電型の差動対および第２導電型の差動対を備え、出力端子から高位側電源電圧と低位側電源電圧の全範囲にわたる出力が可能な差動増幅器であって、前記出力端子からの出力信号電圧について、少なくとも、高位側と低位側の電源電圧近辺の誤差が発生する可能性のある電圧区間において、誤差の原因となる極性側の前記第１導電型の差動対と前記第２導電型の差動対の一方を非活性状態とする制御を行う制御回路を備えている。

かかる本発明によれば、少なくとも誤差が発生する電圧領域において、誤差の原因となる極性側の差動対の動作を停止させることで、前記出力誤差を抑制する。

本発明の別のアスペクトに係る差動増幅器において、前記第１導電型の差動対及び前記第２導電型の差動対の非反転入力端に、第１及び第２の入力信号電圧を切替自在に入力するスイッチ回路を備え、前記第１導電型の差動対及び前記第２導電型の差動対の反転入力端には前記出力端子が帰還接続されてなる構成としてもよい。

本発明に係る差動増幅器において、前記第１導電型の差動対と前記第２導電型の差動対のうち非活性状態とされる差動対は、差動対を駆動する電流源が非活性状態とされる構成としてもよい。あるいは、前記第１導電型の差動対と前記第２導電型の差動対のうち非活性状態とされる差動対は、前記差動対の出力の差動増幅器への出力端子の伝播が抑止される構成としてもよい。

本発明の別のアスペクトに係る表示装置用のデータドライバは、複数の電圧レベルを生成する階調電圧発生回路と、複数の出力端を備え、入力データに基づいて前記複数の電圧レベルの中から選択された複数の電圧を前記出力端より出力するデコーダと、前記デコーダの複数の出力端に入力端がそれぞれ接続され、前記入力データに対応した電圧を出力端子より出力するバッファ回路と、を備え、前記バッファ回路は、前記差動増幅器よりなる。

本発明によれば、供給電圧の全範囲にわたって高精度な出力が可能な、複数の同極性差動対をもつRail to Railアンプを提供することができる。

また、アンプに選択的に入力する２つの入力電圧を出力するデコーダは、入力電圧（階調電源）数を大幅に削減できるとともに、トランジスタ数も大幅に削減でき、省面積化を実現できる。

さらに本発明によれば、複数の同極性の差動対をもつRail to Railアンプ及びデコーダを用いることにより、省面積で、低コストのデータドライバLSIを可能にしている。

さらにまた、データドライバを含む表示装置の低コスト化や狭額縁化も可能としている。

本発明を実施するための最良の形態について説明する。

＜第１の実施形態＞
図１は、本発明の第１の実施形態の構成を示す図である。図１を参照すると、本実施形態に係る差動増幅器は、複数の同極性差動対をもつRail to Railアンプ１０１を備え、出力電圧などをはじめとするＭ個（ただし、Ｍは所定の正整数）の被判別信号により、差動対を停止するか否かを判別する判別部１０２と、判別部１０２による判別結果を受けて、差動対の動作させるか停止させるかを制御する差動対制御部１０３とを備えている。なお、本実施形態のRail to Railアンプ１０１は、図２４に示したアンプ３３００をはじめ、複数の同極性差動対をもつRail to Railアンプの任意の構成に適用することができる。なお、スイッチ１０４は、図２２を参照して説明したスイッチ３１５０と同一の機能をなすものであり、差動対の非反転入力には、スイッチ１０４により、Vin1、Vin2のいずれかの電圧が入力され、その反転入力には、出力電圧Voutが帰還接続されており、非反転入力に入力されるVin1、Vin2の入力数比により、電圧Vin1、Vin2を、任意の比に内分した電圧を出力することができる。

本実施形態において、判別部１０２は、被判別信号により、Rail to Railアンプ１０１が誤差を発生する状態にあるか否かを判断し、例えば、
・N-ch差動対を停止、
・P-ch差動対を停止、
・両チャネル差動対とも非停止（動作状態）、
の３つのうちのいずれかの判別結果を出力する。

判別結果を表す信号としては、例えば２ビットのデジタル信号で表１のように設定される。

あるいは、
・N-ch差動対を停止、
・P-ch差動対を停止、
の２つの判別結果を出力すればよい場合には、１ビットのデジタル信号で表２のように設定される。

差動対制御部１０３は、判別部１０２での判別結果に基づいて、N-ch差動対、P-ch差動対のON/OFFを制御する機能をもつ。

差動対のオン・オフ制御としては、例えば図２に示すように、差動対２０１、２０２を駆動する電流源２１１、２１２、及び２２１、２２２の活性／非活性を制御する構成としてもよい。すなわち、判別部１０２の判別結果が、「P-ch差動対を停止」の場合、P-ch差動対２０２を駆動する電流源２２１及び２２２を非活性とし、N-ch差動対２０１を駆動する電流源２１１及び２１２を活性状態とする。

判別部１０２の判別結果が、「N-ch差動対を停止」の場合、N-ch差動対２０１を駆動する電流源２１１及び２１２を非活性とし、P-ch差動対２０２を駆動する電流源２２１及び２２２を活性状態とする。

判別部１０２の判別結果が、「N-ch, P-ch差動対とも非停止」の場合、差動対２０１、２０２を駆動する電流源２１１、２１２、２２１、２２２を全て活性状態とする。

また、差動対を制御する構成としては、差動対の出力と、増幅段との間にスイッチを設け、差動対をOFFにするときは、差動対の出力が、増幅段に伝達されないよう、スイッチをOFFにする構成としてもよい。

本実施形態によれば、誤差が発生する電圧領域では、誤差の原因となる差動対が停止するため、出力電圧の全範囲にわたって高精度な出力が可能となる。

＜第２の実施形態＞
図３は、本発明の第２の実施形態の構成を示す図である。本発明の第２の実施形態を、図３を用いて説明する。本発明の第２の実施の形態は、前記第１の実施の形態において、判別部を、電圧判別部３０２で構成したものである。

本実施形態の動作を説明する。以下では、
出力電圧をVout、
低電源側誤差発生電圧を、Vss〜VSN、
高電源側誤差発生電圧を、VSP〜Vdd
とする。

まず、電圧判別部３０２には、出力電圧Voutに応じて、単調増加または単調減少的に変化する電圧を、参照電圧Vrefとして入力する。参照電圧Vrefは、出力電圧Voutに応じて変化する電圧であればよく、例えばアンプの入力電圧Vin1、Vin2やアンプ差動対のソース電圧（図２の共通ソース・ノード２１３、２１４及び２２３、２２４の電圧）、または、出力電圧Voutそのものであってもよい。

さて、VoutとVrefの関係が、Vref=F(Vout)と表されるとき、
Vref1N=Min{F(Vss), F(VSN)},
Vref2N=Max{F(Vss), F(VSN)}，
Vref1P=Min{F(VSP), F(Vdd)},
Vref2P=Max{F(VSP), F(Vdd)}，
と定義する
（Min{ }、Max{ }は、それぞれ{ }内の最小値、最大値を表す）。

すると、参照電圧Vrefが、
Vref1N≦Vref≦Vref2Nの範囲にあれば、Voutは低電源側誤差発生電圧にあり、
Vref1P≦Vref≦Vref2Pの範囲にあれば、Voutは高電源側誤差発生電圧にある、
ことが判別できる。

この範囲にある場合は、誤差の原因となる差動対を停止すればよいから、電圧判別部３０２は、
Vref1N≦Vref≦Vref2Nであれば、「N-ch差動対停止」、
Vref1P≦Vref≦Vref2Pであれば、「P-ch差動対停止」、
の判別結果を出力し、
それ以外であれば、「N,P-ch両差動対非停止」
の判別結果を出力する。

差動対制御部１０３の動作は、前記第１の実施形態と同じであるため、その説明は省略する。

本実施形態において、Voutを、高電源側誤差発生電圧〜低電源側誤差発生電圧に振った場合の、差動対ON/OFFのタイミングは、図４に示すようなものとなる。この例では、参照電圧Vrefは、Voutをそのまま用いている。

まず、第１出力期間では、Voutが低電源側誤差発生電圧(Vss≦Vout≦VSN)を抜けるまでは、N-ch差動対が停止しているが、その後、誤差非発生電圧に達し、P-ch、N-ch両差動対での駆動となる。

Voutが高電源側誤差発生電圧(VSP≦Vout≦Vdd)に達すると、今度は、P-ch差動対が停止し、N-ch差動対のみの駆動となる。

次に、第２出力期間では、Voutが高電源側誤差発生電圧を抜けるまでは、P-ch差動対が停止しているが、その後、誤差非発生電圧に達し、P-ch、N-ch両差動対での駆動となる。

Voutが低電源側誤差発生電圧に達すると、今度はN-ch差動対が停止し、P-ch差動対のみの駆動となる。

従って、本実施形態によれば、
・出力電圧が高電源側誤差発生電圧にある場合には、高電源側誤差の原因であるP-ch差動対が停止し、
・出力電圧が低電源側誤差発生電圧にある場合は、低電源側誤差の原因であるN-ch差動対が停止する。

このため、出力電圧の全範囲にわたって高精度な出力が可能となる。

なお、電圧判別部３０２は、コンパレータ（電圧比較器）などの公知技術を利用することにより構成することができる。

電圧判別部の具体例として、図５に示すように、コンパレータ５１０Ａ、５１０Ｂを２つ用いた回路を考える。この例でも、Vref=Voutとする。

２つのコンパレータ５１０Ａ、５１０Ｂそれぞれの非反転入力にVoutを、反転入力に、VSN、VSPを接続すると、
・(VresN, VresP)=(Low, Low)の場合、
Vout≦VSNであり、
・(VresN, VresP)=(High, High)の場合は、
VSP≦Voutである
と判別できる。

＜第３の実施形態＞
次に本発明の第３の実施形態について、図６を用いて説明する。図６を参照すると、本発明の第３の実施の形態は、前記第１の実施の形態において、判別部を極性判別部６０２で構成したものである。

本実施形態を説明するために、まず、液晶表示装置における極性信号について、簡単に説明する。液晶表示装置では、液晶素子に印加する電圧の正負を一定期間ごとに反転する駆動方法が、一般的に用いられている。

そして、図７に示すように、共通電圧Vcom（ＴＦＴ基板の対向電極の電圧）に対して、正電圧をかける期間を、「正極性期間」とよび、負電圧をかける期間を、「負極性期間」とよぶ。

液晶表示装置のデータドライバでは、図７に示すような、極性の正負反転に同期した信号（極性信号）が入力され、この信号により液晶駆動電圧の正負を制御する。

本実施形態では、極性判別部６０２は、極性信号を被判別信号として、
・正極性時には、高電源側誤差を抑えるため、「P-ch差動対停止」の判別結果を出力し、
・負極性時には、低電源側誤差を抑えるため「N-ch差動対停止」の判別結果を出力する。差動対制御部１０３の動作は、前記第１の実施形態と同様であるので、その説明は省略する。

本発明の実施の形態によれば、かかる動作により、Rail to Railアンプ１０１は、正極性時にはN-ch差動対のみ、負極性時には、P-ch差動対のみの駆動となる。

本実施形態において、出力電圧Voutを、高電源側誤差発生電圧〜低電源側誤差発生電圧に振った場合の、差動対のON/OFFのタイミングは、図８に示すようなものとなる。

図８では、第１出力期間を正極性、第２出力期間を負極性であるものとしている。前述したように、第１出力期間（正極性）では、出力電圧Voutによらず、常に、P-ch差動対は停止しているため、N-ch差動対のみでの駆動となる。

第２出力期間（負極性）では、出力電圧Voutによらず、常にN-ch差動対は停止しているため、N-ch差動対のみでの駆動となる。

従って、本実施形態によれば、正極性時には、高電源側誤差の原因であるP-ch差動対が停止し、負極性時には、低電源側誤差の原因であるN-ch差動対が停止する。このため、出力電圧の全範囲にわたって高精度な出力が可能となる。

＜第４の実施形態＞
次に、本発明の第４の実施形態について、図９を参照して説明する。図９を参照すると、本実施形態は、判別部１０２は、電圧判別部３０２及び極性判別部６０２を備えている。本実施形態では、電圧と、極性信号の２つの信号を用いて、差動対を制御する。

電圧判別部３０２に入力される被判別電圧は、前記第２実施形態で説明したように、出力電圧Voutに応じて変化する電圧であれば、任意であってよい。ここでは、便宜上出力電圧Voutを、被判別電圧にとることにする。

また、極性判別部６０２に入力される極性信号は、前記第３実施形態で説明したものと同じである。

本実施形態の電圧判別部３０２は、前記第２実施形態と同様に、
・出力電圧Voutが高電源側誤差発生電圧にある場合、「P-ch差動対停止」の判別結果、
・出力電圧Voutが低電源側誤差発生電圧にある場合、「N-ch差動対停止」の判別結果、 ・それ以外の場合は、「N,P-ch両差動対非停止」の判別結果
を出力する。

極性判別部６０２は、前記第３実施形態と同様に、
・極性信号が正極性の場合、「P-ch差動対停止」の判別結果、
・極性信号が負極性の場合は、「N-ch差動対停止」の判別結果、
を出力する。

判別部１０２は、これら電圧判別部３０２、及び極性判別部６０２の両判別結果に基づいて、最終的な判別結果を出力する。

例えば、
・電圧判別部３０２及び極性判別部６０２の判別結果が等しい場合は、その判別結果を、
・それ以外の場合（電圧判別部３０２及び極性判別部６０２の判別結果が等しくない場合）は、N-ch, P-ch差動対ともに停止させないという結果を出力する。
最終的な判別は上記方法でなくてもよく、例えば、
・電圧判別部３０２と極性判別部６０２の判別結果がともに「P-ch差動対停止」である場合はその判別結果を、
・極性判別部３０２の判別結果が「N-ch差動対停止」である場合は電圧判別部の判別結果を問わず「N-ch差動対停止」の判別結果を、
・それ以外の場合は、N-ch, P-ch差動対ともに停止させないという結果を出力するようにしてもよい。

差動対制御部１０３の動作は、前記第１の実施形態と同じく、判別結果に基づいて、差動対を制御する。

かかる構成により、本実施形態では、
・出力電圧Voutが高電源側誤差発生電圧範囲にあり、且つ、極性が正極性であるとき、P-ch差動対が停止し、
・出力電圧Voutが低電源側誤差発生電圧範囲にあり、且つ、極性が負極性であるとき、N-ch差動対が停止する。

本実施形態において、Voutを高電源側誤差発生電圧〜低電源側誤差発生電圧に振った場合の、差動対ON/OFFのタイミングは、図１０に示すようなものとなる。図８と同様に、第１出力期間を正極性、第２出力期間を負極性としている。

立ち上がり時の、低電源側誤差発生電圧を抜けるまでの期間、及び、立ち下がり時の高電源側誤差発生電圧を抜けるまでの期間が、両チャネル差動対での駆動となることがわかる。

従って、本実施形態によれば、出力電圧の全範囲にわたって、高精度な出力が可能となるだけでなく、立上り／立下り時の誤差発生電圧を抜けるまでの期間が、両チャネル差動対での駆動となる。

このため、第２、第３の実施形態に比べて、スルーレートを改善することができる。

＜第５の実施形態＞
次に、本発明の第５の実施形態について、図１１を用いて説明する。図１１を参照すると、本発明の第５の実施形態は、前記第２の実施形態で説明した構成において、電圧判別部３０２の出力と、差動対制御部１０３との間に、遅延部１１０を備えている。電圧判別部３０２は、前記第２の実施形態で説明したものと同一の構成とされる。なお、電圧判別部３０２に入力される参照電圧は、図１１に示すように、出力電圧そのものでなくてもよく、出力電圧Voutに応じて変化する電圧であれば、任意である。

遅延部１１０は、電圧判別部３０２の出力信号と遅延信号を入力とし、遅延信号により、１出力期間のうち、
・最初のTsまでは、強制的に、差動対非停止信号を出力し、
・Ts後１出力期間の最後までは、電圧判別部３０２の結果をスルーさせる、
機能をもつ。

そのため、電圧判別部３０２での判別結果が、「差動対停止」であっても、時刻Tsまでは、差動対は停止しない。

このため、時刻Tsまでは、立上り及び立下り時において、両チャネル差動対での駆動となる。

本実施形態において、出力電圧Voutを、高電源側誤差発生電圧〜低電源側誤差発生電圧に振った場合の、差動対ON/OFFのタイミングは、図１２に示すようになる。

本実施形態によれば、出力電圧の全範囲にわたって、高精度な出力が可能となるだけでなく、出力が目的の電圧付近に達するまで、両チャネル差動対で駆動できることから、前記第２乃至第４の実施形態に比べて、スルーレートを改善することができる。

＜第６の実施形態＞
次に、本発明の第６の実施形態について、図１３を用いて説明する。図１３を参照すると、本発明の第６の実施形態は、前記第３の実施形態で説明した極性判別方式に、遅延部１１０を加えて構成されている。

極性判別部６０２は、前記第３の実施形態で説明したものと同一構成とされる。遅延部１１０は、前記第５の実施形態で説明したものと同一構成とされる。

極性判別部６０２における判別結果が、「差動対停止」であっても、一定時間Ts後までは差動対は停止しない。これにより、立上り及び立下り時において両チャネル差動対での駆動となる。

本実施形態において、Voutを高電源側誤差発生電圧〜低電源側誤差発生電圧に振った場合の、差動対ON/OFFのタイミングは、図１４に示すようなものとなる。

立上り時及び立下り時に両チャネル差動対で駆動できるため、実施形態３に述べた方式と比べて、大幅にスルーレートを改善することができる。

本実施形態によれば、出力電圧の全範囲にわたって、高精度な出力が可能となるだけでなく、出力が目的の電圧付近に達するまで、両チャネル差動対で駆動できるので、第２〜第４の実施形態に比べて、スルーレートを改善することができる。

＜第７の実施形態＞
次に、本発明の第７の実施形態について説明する。前記第１乃至第６の実施形態で説明した差動増幅器は、図１５に示すように、表示装置のデータドライバのバッファ部９８８に用いることができる。

本発明によれば、バッファ部９８８は、入力電圧Vin1、Vin2の選択条件により、３種類以上の電圧が出力可能であるため、出力階調数に比べて、入力階調数を削減することができる。従って、階調電圧発生回路９８６の出力電源線数、及びデコーダ９８７の入力電源線数は、それぞれ、図２１に示したデータドライバにおける階調発生回路９８３、デコーダ９８４のそれと比べて、縮減することができる。このため、データドライバのチップ面積を小さくすることが可能になる。

例えば図２１の階調発生回路９８３の階調電圧V0, V1, V2, …, V(m-1)は、図１５の階調発生回路９８６のように、V0, V2, V4, …, V2k（２分割出力、kは正整数）や、V0, V4, V8, 〜V4l（４分割出力、lは正整数）などのように設定でき、入力電源線数を少なくできるとともに供給電源電圧の全範囲にわたって高精度出力が可能となる。以下、実施例について説明する。

本発明の実施例を、図１６を用いて説明する。図１６において、１５００は、２つの同極性差動対をもつRail to Railアンプであり、N-ch及びP-ch差動対１５１０、１５２０の一方の非反転入力１５１１、１５２１にVin1が接続され、反転入力１５１２、１５２２にVoutが帰還接続され、差動対１５３０、１５４０の他方の非反転入力１５３１、１５４１にVin2が接続され、反転入力１５３２、１５４２に、Voutが帰還接続されている。なお、図１６において、N-ch差動対１５１０、１５３０、及びP-ch差動対１５２０、１５４０の負荷回路及び出力増幅段（ＰＭ１０、ＮＭ１０）の構成は、図２４に示した構成と同様とされる。

このRail to Railアンプは、
・Vin1=Vin2であれば、
Vout=Vin1=Vin2となり、
・Vin1≠Vin2であれば、
内分電圧Vout=(Vin1+Vin2)/2
を出力することができる。

電圧判別部３０２には、出力電圧Voutが参照電圧として入力される。

このRail to Railアンプ単体では、図２５に示した出力精度であるものとすると、出力電圧が、
・Vss≦Vout≦3.0[V]の範囲にある場合は、N-ch差動対を止め、
・12.0[V]≦Vout≦Vddの範囲にある場合は、P-ch差動対を止める、
ようにすれば、全電圧範囲にわたって、誤差は発生しないと考えられる。

本実施例では、
Vref=Voutの関係が成り立つので、電圧判別部３０２は、
・Vss≦Vref≦3.0[V]であれば、N-ch差動対を止め、
・12.0[V]≦Vref≦Vddであれば、P-ch差動対を止める、
ような判別結果を出力すればよい。

電圧判別部３０２は、図５に示したようにコンパレータを用いて構成される。

判別結果を表す信号のフォーマットは、前記第１の実施形態で説明した表１に従うものとすると、出力電圧Voutと、差動対ON/OFFの関係は、図１７に示すようなものとなる。

また、出力電圧Voutを高電源側誤差発生電圧〜低電源側誤差発生電圧に振った場合の、差動対ON/OFFのタイミングは、図１８に示すようなものとなる。

図１８を参照すると、まず、第１出力期間(正極性)では、
・出力電圧Voutが低電源側誤差発生電圧範囲を抜けるまでは、N-ch差動対が停止している。
・その後、出力電圧Voutが誤差非発生電圧範囲(VSN〜VSP)に達すると、P-ch差動対とN-ch差動対が動作する。
・出力電圧Voutが高電源側誤差発生電圧範囲に達すると、今度は、P-ch差動対が停止し、N-ch差動対のみが動作する。

次に、第２出力期間では、
・出力電圧Voutが高電源側誤差発生電圧範囲を抜けるまでは、P-ch差動対が停止している。
・その後、出力電圧が誤差非発生電圧範囲(VSN〜VSP)に達すると、P-ch差動対とN-ch差動対が動作する。
・出力電圧Voutが低電源側誤差発生電圧範囲に達すると、今度は、N-ch差動対が停止し、P-ch差動対のみが動作する。

このアンプに入力する２つの電圧Vin1、Vin2の電圧差を、0.2V（但しVin1＞Vin2）に保ったまま変化させ、供給電圧の全範囲にわたって、出力精度を調べると、図１９に示すようなものとなる。これより、供給電圧の全範囲にわたって高精度な出力が可能であることが確認できる。

以上、本発明の様々な実施形態について詳細に説明した。なお、本発明の説明において示したRail to Railアンプは、かかる形態に制限されるものでない。例えば図２４の２つの差動対３３１０、３３２０が共通の電流源で駆動される構成でもよいし、反転入力、非反転入力の接続関係が他の形態でもよい。すなわち、２つの同極性差動対をもつRail to Railアンプであるならば、任意のアンプに対して、適用可能である。本発明は、上記実施形態の構成に限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施形態の差動増幅器の構成を示す図である。 本発明の第１の実施形態における差動対の制御方法の一例を示す図である。 本発明の第２の実施形態の差動増幅器の構成を示す図である。 本発明の第２の実施形態における、差動対ON/OFFのタイミングを示す図である。 電圧判別部の具体例としてコンパレータを用いた構成を示す図である。 本発明の第３の実施形態の差動増幅器の構成を示す図である。 液晶表示装置における、液晶駆動電圧及び極性について説明する図である。 本発明の第３の実施形態における、差動対ON/OFFのタイミングを示す図である。 本発明の第４の実施形態の差動増幅器の構成を示す図である。 本発明の第４の実施形態における、差動対ON/OFFのタイミングを示す図である。 本発明の第５の実施形態の差動増幅器の構成を示す図である。 本発明の第５の実施形態における、差動対ON/OFFのタイミングを示す図である。 本発明の第６の実施形態の差動増幅器の構成を示す図である。 本発明の第６の実施形態における、差動対ON/OFFのタイミングを示す図である。 本発明の第７の実施形態における、データドライバの構成を示す図である。 本発明の一実施例の構成を示す図である。 本発明の一実施例における、出力電圧と差動対のON/OFFタイミングを示す表である。 本発明の一実施例における、差動対ON/OFFのタイミングを示す図である。 本発明の一実施例における、出力精度を示すグラフである。 アクティブマトリクス型液晶表示装置の構成を示す図である。 図２０のデータドライバの構成を示す図である。 第１の従来技術の構成を示す図である。 第２の従来技術の構成を示す図である。 第１の従来技術と第２の従来技術を組み合わせた構成を示す図である。 図２４の構成における、出力精度を示すグラフである。

符号の説明

１０１ 複数の同極性差動対をもつRail to Railアンプ
１０２ 判別部
１０３ 差動対制御部
１０４ スイッチ
１１０ 遅延部
２０１ N-ch差動対
２０２ P-ch差動対
２１１、２１２、２２１、２２２ 電流源
２１３、２１４、２２３、２２４ 共通ソース
３０２ 電圧判別部
５１０ コンパレータ
６０２ 極性判別部
９６０ 表示部
９６１ 走査線
９６２ データ線
９６３ 薄膜トランジスタ
９６４ 画素電極
９６５ 液晶容量
９６６ 対向基板電極
９７０ ゲートドライバ
９８０ データドライバ
９８１ ラッチアドレスセレクタ
９８２ ラッチ
９８３、９８６ 階調電圧発生回路
９８４、９８７ デコーダ
９８５、９８８ バッファ回路
１５００ ２つの同極性差動対をもつRail to Railアンプ
１５１０、１５３０ N-ch差動対
１５２０、１５４０ P-ch差動対
１５１１、１５１２、１５３１、１５３２ N-chトランジスタ
１５２１、１５２２、１５４１、１５４２ P-chトランジスタ
３１０１ カレントミラー
３１１０、３１２０、３１３０、３１４０ 差動対
３１１１、３１１２、３１２１、３１２２、３１３１、３１３２、３１４１、３１４２ N-chトランジスタ
３１５０ スイッチ
３２００ Rail to Railアンプ
３２１０ N-ch差動対
３２２０ P-ch差動対
３３００ 複数の同極性差動対をもつRail to Railアンプ
３３１０、３３２０ N-ch差動対
３３３０、３３４０ P-ch差動対

Claims (12)

1. 入力対の一方が入力端をなす、複数の第１導電型の差動対及び前記複数の第２導電型の差動対を備え、出力端子から供給電源電圧の全範囲にわたる出力が可能な差動増幅器であって、
   少なくとも１つの被判別信号を受け、前記複数の第１導電型の差動対と前記複数の第２導電型の差動対の動作を停止させるか否か判別する判別部と、
   前記判別部の判別結果に応じて、前記複数の第１導電型の差動対と前記複数の第２導電型の差動対の活性化と非活性化を制御する差動対制御部と、
   前記判別部の判別結果を、予め定められた所定の時間だけ遅らせて、前記差動対制御部に供給する制御を行う遅延部と、
   を備え、
   前記判別部は、前記被判別信号として、前記差動増幅器の出力信号を入力し、
   前記差動増幅器の出力信号電圧が、予め定められた所定の電圧よりも高いか低いかを判別する比較回路を備え、
   前記複数の第１導電型の差動対又は前記複数の第２導電型の差動対の動作を停止させるか否か判別する、
   ことを特徴とする差動増幅器。
2. 前記複数の第１導電型の差動対は、出力対が第１の負荷回路を介して高位側電源に接続され、
   前記複数の第２導電型の差動対は、出力対が第２の負荷回路を介して低位側電源に接続され、
   前記判別部は、前記被判別信号として、前記差動増幅器の出力信号を入力し、
   前記差動増幅器の出力信号電圧が、低位側電源電圧から、前記低位側電源電圧よりも高い、予め定められた第１の電圧値の範囲にあるとき、前記複数の第１導電型の差動対の動作を停止させ、
   前記差動増幅器の出力信号電圧が、高位側電源電圧から、前記高位側電源電圧よりも低く、且つ前記第１の電圧よりも高い、予め定められた第２の電圧値の範囲にあるとき、前記複数の第２導電型の差動対の動作を停止させ、
   前記差動増幅器の出力信号電圧が、前記第１の電圧値と前記第２の電圧値の間にあるとき、前記複数の第１導電型の差動対及び前記複数の第２導電型の差動対をともに動作させる、という判別結果を出力する、
   ことを特徴とする、請求項１に記載の差動増幅器。
3. 前記複数の第１導電型の差動対は、出力対が第１の負荷回路を介して高位側電源に接続され、
   前記複数の第２導電型の差動対は、出力対が第２の負荷回路を介して低位側電源に接続され、
   前記判別部は、前記差動増幅器の出力信号電圧、又は出力信号電圧に基づき生成される参照電圧が、予め定められた第１の電圧値と、前記第１の電圧値よりも高い予め定められた第２の電圧値の範囲にあるとき、前記複数の第１導電型の差動対の動作を停止させ、
   前記参照電圧が、前記第２の電圧値よりも高い予め定められた第３の電圧値と、前記第３の電圧値よりも高い予め定められた第４の電圧値の範囲にあるとき、前記複数の第２導電型の差動対の動作を停止させ、
   前記差動増幅器の出力信号電圧が前記第２の電圧値と前記第３の電圧値の間にあるとき、前記複数の第１導電型の差動対及び前記複数の第２導電型の差動対をともに動作させる、という判別結果を出力する、
   ことを特徴とする、請求項１に記載の差動増幅器。
4. 前記判別部は、前記第１及び第２の被判別信号を入力し、
   前記第２の被判別信号は出力信号の極性を示す極性信号よりなり、
   入力される前記第１の被判別信号のレベルが、予め定められた所定の値よりも高いか低いかを判別する第１の判定部と、
   前記第２の被判別信号が正極性を示すとき、前記複数の第２導電型の差動対の動作を停止させ、前記第２の被判別信号が負極性を示すとき、前記複数の第１導電型の差動対の動作を停止させる判別を行う第２の判別部と、を備え、
   前記第１の判別部の判別結果及び前記第２の判別部の判別結果に基づき、前記差動対制御部への判別結果が出力される、
   ことを特徴とする請求項１に記載の差動増幅器。
5. 前記遅延部は、前記判別部からの判別結果が、前記複数の第１導電型の差動対又は前記複数の第２導電型の差動対の動作の停止である場合に、該動作の停止の判別結果を遅延させて、前記差動対制御部に供給する制御を行う、
   ことを特徴とする請求項１に記載の差動増幅器。
6. 前記複数の第１導電型の差動対及び前記複数の第２導電型の差動対の非反転入力端に、第１及び第２の入力信号電圧を切替自在に入力するスイッチ回路を備え、
   前記複数の第１導電型の差動対及び前記複数の第２導電型の差動対の反転入力端には前記出力端子が帰還接続されてなる、
   ことを特徴とする請求項１乃至５のいずれか一に記載の差動増幅器。
7. 前記複数の第１導電型の差動対と前記複数の第２導電型の差動対のうち非活性状態とされる差動対は、前記差動対を駆動する電流源が非活性状態とされる、
   ことを特徴とする請求項１に記載の差動増幅器。
8. 前記複数の第１導電型の差動対と前記複数の第２導電型の差動対のうち非活性状態とされる差動対は、前記差動対の出力の差動増幅器への出力端子の伝播が抑止される、
   ことを特徴とする請求項１に記載の差動増幅器。
9. 前記第１及び第２の負荷回路が、第１及び第２のカレントミラー回路よりなり、
   前記第１及び第２のカレントミラー回路の出力端と前記複数の第１導電型の差動対及び前記複数の第２導電型の差動対の出力の接続ノードを制御端子に入力し、前記出力端子をそれぞれ充電、放電駆動する第１、第２の出力トランジスタを備えている、
   ことを特徴とする請求項２又は３に記載の差動増幅器。
10. 前記第１及び第２の負荷回路を構成するカレントミラー回路が、複数段縦積みされたトランジスタ対を備えた第１及び第２のフォールデッドカレントミラー回路を構成しており、
    前記第１及び第２のフォールデッドカレントミラー回路の出力端と前記複数の第１導電型の差動対及び前記複数の第２導電型の差動対の出力の接続ノードを制御端子に入力し、前記出力端子をそれぞれ充電、放電駆動する第１、第２の出力トランジスタを備えている、
    ことを特徴とする請求項２又は３に記載の差動増幅器。
11. 複数の電圧レベルを生成する階調電圧発生回路と、
    複数の出力端を備え、
    入力データに基づいて前記複数の電圧レベルの中から選択された複数の電圧を前記出力端より出力するデコーダと、
    前記デコーダの複数の出力端に入力端がそれぞれ接続され、前記入力データに対応した電圧を出力端子より出力するバッファ回路と、
    を備え、前記バッファ回路は、請求項１乃至請求項１０のいずれか一に記載の前記差動増幅器よりなる、
    ことを特徴とする、表示装置用のデータドライバ。
12. 一の方向に互いに平行に延在された複数本のデータ線と、
    前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
    前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
    を備え、
    前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
    前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
    前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
    を備え、
    前記データドライバは、請求項１１に記載の前記表示装置用のデータドライバよりなることを特徴とする表示装置。

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