JP3204132B2 - 駆動回路 - Google Patents
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- JP3204132B2 JP3204132B2 JP31972096A JP31972096A JP3204132B2 JP 3204132 B2 JP3204132 B2 JP 3204132B2 JP 31972096 A JP31972096 A JP 31972096A JP 31972096 A JP31972096 A JP 31972096A JP 3204132 B2 JP3204132 B2 JP 3204132B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＳＤＮユーザ
・網インタフェースに用いられるＳ／Ｔ点ドライバ等と
して有用な駆動回路であって、負荷につながる二つの出
力端子を有し、これらの出力端子を介して前記負荷に所
定のタイミングで極性が切り替わる一定電圧を与える駆
動回路に関する。
・網インタフェースに用いられるＳ／Ｔ点ドライバ等と
して有用な駆動回路であって、負荷につながる二つの出
力端子を有し、これらの出力端子を介して前記負荷に所
定のタイミングで極性が切り替わる一定電圧を与える駆
動回路に関する。
【０００２】
【従来の技術】従来、ＩＳＤＮのＳ／Ｔ点ドライバとし
て、図３に示すものが知られている。４個のｎチャネル
ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）Ｎ
１〜Ｎ４を用いて、定電流源Ｉ１により駆動されるブリ
ッジ回路１が構成され、このブリッジ回路の二つのブリ
ッジ出力ノードＡ，Ｂが負荷Ｚにつながる二つのライン
出力端子ＯＵＴ１，ＯＵＴ２に接続される。ブリッジ回
路１のＮＭＯＳトランジスタＮ１〜Ｎ４は、選択回路４
によって、あるタイミングでＮ１とＮ４が同時にオン
し、別のタイミングではＮ２とＮ３が同時にオンすると
いう制御が行われ、これにより極性が切換えられた信号
電圧が負荷Ｚに供給される。定電流源Ｉ１は、負荷駆動
に必要な電流以上の電流が流れるように構成されてい
る。
て、図３に示すものが知られている。４個のｎチャネル
ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）Ｎ
１〜Ｎ４を用いて、定電流源Ｉ１により駆動されるブリ
ッジ回路１が構成され、このブリッジ回路の二つのブリ
ッジ出力ノードＡ，Ｂが負荷Ｚにつながる二つのライン
出力端子ＯＵＴ１，ＯＵＴ２に接続される。ブリッジ回
路１のＮＭＯＳトランジスタＮ１〜Ｎ４は、選択回路４
によって、あるタイミングでＮ１とＮ４が同時にオン
し、別のタイミングではＮ２とＮ３が同時にオンすると
いう制御が行われ、これにより極性が切換えられた信号
電圧が負荷Ｚに供給される。定電流源Ｉ１は、負荷駆動
に必要な電流以上の電流が流れるように構成されてい
る。
【０００３】出力端子ＯＵＴ１，ＯＵＴ２から負荷Ｚに
供給される出力電圧を常に一定の基準電圧ＶREF に保つ
ために、出力電圧に応じて定電流源Ｉ１の余分な電流を
バイパスさせるバイパス回路３としてＮＭＯＳトランジ
スタＮ７が設けられ、このＮＭＯＳトランジスタＮ７の
導通度を帰還制御するための差動増幅回路２が設けられ
ている。差動増幅回路２は、ＮＭＯＳトランジスタＮ
５，Ｎ６によるカレントミラー能動負荷と、ｐチャネル
ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）Ｐ
１，Ｐ２による差動トランジスタ対を有する。差動トラ
ンジスタ対の一方の入力端子には基準電圧ＶREF が与え
られ、他方の入力端子には、ブリッジ回路１の二つのブ
リッジ出力ノードＡ，Ｂのうち電圧制御すべきＨレベル
側の出力電圧が与えられる。これら出力ノードＡ，Ｂの
出力電圧のいずれかを選択して差動増幅回路２に与える
ため、トランスファゲートとしてのＮＭＯＳトランジス
タＮ８，Ｎ９が設けられている。
供給される出力電圧を常に一定の基準電圧ＶREF に保つ
ために、出力電圧に応じて定電流源Ｉ１の余分な電流を
バイパスさせるバイパス回路３としてＮＭＯＳトランジ
スタＮ７が設けられ、このＮＭＯＳトランジスタＮ７の
導通度を帰還制御するための差動増幅回路２が設けられ
ている。差動増幅回路２は、ＮＭＯＳトランジスタＮ
５，Ｎ６によるカレントミラー能動負荷と、ｐチャネル
ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）Ｐ
１，Ｐ２による差動トランジスタ対を有する。差動トラ
ンジスタ対の一方の入力端子には基準電圧ＶREF が与え
られ、他方の入力端子には、ブリッジ回路１の二つのブ
リッジ出力ノードＡ，Ｂのうち電圧制御すべきＨレベル
側の出力電圧が与えられる。これら出力ノードＡ，Ｂの
出力電圧のいずれかを選択して差動増幅回路２に与える
ため、トランスファゲートとしてのＮＭＯＳトランジス
タＮ８，Ｎ９が設けられている。
【０００４】いま、ブリッジ回路１のＮＭＯＳトランジ
スタＮ２，Ｎ３がオン、ＮＭＯＳトランジスタＮ１，Ｎ
４がオフとなった場合を考える。このとき、出力端子Ｏ
ＵＴ２は接地され、出力端子ＯＵＴ１に出力電圧が得ら
れる。このとき同時に、トランスファゲートのＮＭＯＳ
トランジスタＮ８がオンして、出力端子ＯＵＴ１の電圧
は差動増幅回路２に帰還され、出力電圧が基準電圧ＶRE
F に等しくなるまで、ＮＭＯＳトランジスタＮ７が定電
流源Ｉ１の負荷駆動に必要な電流以上の電流をバイパス
する。ＮＭＯＳトランジスタＮ１，Ｎ４がオンの時は、
ＮＭＯＳトランジスタＮ９を介して出力電圧が差動増幅
回路２に帰還され、同様の出力電圧制御がなされる。
スタＮ２，Ｎ３がオン、ＮＭＯＳトランジスタＮ１，Ｎ
４がオフとなった場合を考える。このとき、出力端子Ｏ
ＵＴ２は接地され、出力端子ＯＵＴ１に出力電圧が得ら
れる。このとき同時に、トランスファゲートのＮＭＯＳ
トランジスタＮ８がオンして、出力端子ＯＵＴ１の電圧
は差動増幅回路２に帰還され、出力電圧が基準電圧ＶRE
F に等しくなるまで、ＮＭＯＳトランジスタＮ７が定電
流源Ｉ１の負荷駆動に必要な電流以上の電流をバイパス
する。ＮＭＯＳトランジスタＮ１，Ｎ４がオンの時は、
ＮＭＯＳトランジスタＮ９を介して出力電圧が差動増幅
回路２に帰還され、同様の出力電圧制御がなされる。
【０００５】
【発明が解決しようとする課題】最近、この様なライン
ドライバを、５Ｖ電源，３Ｖ電源いずれでも用いられる
ＬＳＩに組込みたいという要求が、一般のＬＳＩの低電
源化という要求とともに強くなっている。しかし、図３
の構成では、低電源化したときにトランスファゲートと
してのＮＭＯＳトランジスタＮ８，Ｎ９が所望の電圧転
送動作をできなくなる、という問題がある。
ドライバを、５Ｖ電源，３Ｖ電源いずれでも用いられる
ＬＳＩに組込みたいという要求が、一般のＬＳＩの低電
源化という要求とともに強くなっている。しかし、図３
の構成では、低電源化したときにトランスファゲートと
してのＮＭＯＳトランジスタＮ８，Ｎ９が所望の電圧転
送動作をできなくなる、という問題がある。
【０００６】この問題を具体的に説明する。ＮＭＯＳト
ランジスタＮ８，Ｎ９は、ソース，ドレインが中間電位
をとるトランスファゲートとして用いられている。いま
の場合、ＮＭＯＳトランジスタＮ８，Ｎ９のＰＭＯＳト
ランジスタＰ２側をソースと考える。電源電圧をＶDD、
ＮＭＯＳトランジスタＮ８，Ｎ９のしきい値をＶTHとす
ると、これらのＮＭＯＳトランジスタＮ８，Ｎ９のゲー
トを電源電圧ＶDDで駆動したとき、ソース電位は、ＶDD
−ＶTHまで上昇できる。例えば、ＶDD＝５Ｖ，ＶTH＝２
Ｖ，ＶREF ＝２Ｖとしたとき、ソースは３Ｖまで上昇で
きるから、出力端子ＯＵＴ１，ＯＵＴ２を基準電圧ＶRE
F に保つ動作をするには問題はない。しかし、ＶDD＝３
Ｖとした場合には、出力端子ＯＵＴ１またはＯＵＴ２が
２Ｖ以上であっても、ソースがＶDD−ＶTH＝１Ｖまで上
昇するとＮＭＯＳトランジスタＮ８，Ｎ９はオフになっ
てしまう。言い換えれば、ＮＭＯＳトランジスタＮ８，
Ｎ９は出力の帰還制御に必要な電圧を差動増幅回路２に
転送できなくなる。
ランジスタＮ８，Ｎ９は、ソース，ドレインが中間電位
をとるトランスファゲートとして用いられている。いま
の場合、ＮＭＯＳトランジスタＮ８，Ｎ９のＰＭＯＳト
ランジスタＰ２側をソースと考える。電源電圧をＶDD、
ＮＭＯＳトランジスタＮ８，Ｎ９のしきい値をＶTHとす
ると、これらのＮＭＯＳトランジスタＮ８，Ｎ９のゲー
トを電源電圧ＶDDで駆動したとき、ソース電位は、ＶDD
−ＶTHまで上昇できる。例えば、ＶDD＝５Ｖ，ＶTH＝２
Ｖ，ＶREF ＝２Ｖとしたとき、ソースは３Ｖまで上昇で
きるから、出力端子ＯＵＴ１，ＯＵＴ２を基準電圧ＶRE
F に保つ動作をするには問題はない。しかし、ＶDD＝３
Ｖとした場合には、出力端子ＯＵＴ１またはＯＵＴ２が
２Ｖ以上であっても、ソースがＶDD−ＶTH＝１Ｖまで上
昇するとＮＭＯＳトランジスタＮ８，Ｎ９はオフになっ
てしまう。言い換えれば、ＮＭＯＳトランジスタＮ８，
Ｎ９は出力の帰還制御に必要な電圧を差動増幅回路２に
転送できなくなる。
【０００７】この発明は、上記事情を考慮してなされた
もので、トランスファゲートを用いることなく、従って
低電圧電源を用いた場合にも電圧帰還制御が確実に行わ
れるようにした駆動回路を提供することを目的としてい
る。
もので、トランスファゲートを用いることなく、従って
低電圧電源を用いた場合にも電圧帰還制御が確実に行わ
れるようにした駆動回路を提供することを目的としてい
る。
【０００８】
【課題を解決するための手段】この発明は、負荷につな
がる二つの出力端子を有し、これらの出力端子を介して
前記負荷に所定のタイミングで極性が切り替わる一定電
圧を与える駆動回路であって、４個の電流切換えスイッ
チ素子がブリッジ接続されて前記二つの出力端子につな
がる二つのブリッジ出力ノードを備えた、定電流源によ
り駆動されるブリッジ回路と、このブリッジ回路の４個
の電流切換えスイッチ素子を選択的に駆動する選択回路
と、差動入力端子の一方に基準電圧が与えられ他方に前
記ブリッジ回路の二つのブリッジ出力ノードの一方が接
続された第１の差動増幅回路と、差動入力端子の一方に
前記基準電圧が与えられ他方に前記ブリッジ回路の二つ
のブリッジ出力ノードの他方が接続されると共に前記第
１の差動増幅器の出力端子と共通の出力端子を持つ第２
の差動増幅回路と、これら第１および第２の差動増幅回
路を前記ブリッジ回路の電流切換えスイッチ素子選択に
応じて選択的に電源に切換え接続するスイッチ回路と、
前記第１および第２の差動増幅回路の出力により導通度
が制御されて前記定電流源の出力電流を前記ブリッジ回
路の出力が前記基準電圧になるまでバイパスさせるバイ
パス回路とを備えたことを特徴としている。
がる二つの出力端子を有し、これらの出力端子を介して
前記負荷に所定のタイミングで極性が切り替わる一定電
圧を与える駆動回路であって、４個の電流切換えスイッ
チ素子がブリッジ接続されて前記二つの出力端子につな
がる二つのブリッジ出力ノードを備えた、定電流源によ
り駆動されるブリッジ回路と、このブリッジ回路の４個
の電流切換えスイッチ素子を選択的に駆動する選択回路
と、差動入力端子の一方に基準電圧が与えられ他方に前
記ブリッジ回路の二つのブリッジ出力ノードの一方が接
続された第１の差動増幅回路と、差動入力端子の一方に
前記基準電圧が与えられ他方に前記ブリッジ回路の二つ
のブリッジ出力ノードの他方が接続されると共に前記第
１の差動増幅器の出力端子と共通の出力端子を持つ第２
の差動増幅回路と、これら第１および第２の差動増幅回
路を前記ブリッジ回路の電流切換えスイッチ素子選択に
応じて選択的に電源に切換え接続するスイッチ回路と、
前記第１および第２の差動増幅回路の出力により導通度
が制御されて前記定電流源の出力電流を前記ブリッジ回
路の出力が前記基準電圧になるまでバイパスさせるバイ
パス回路とを備えたことを特徴としている。
【０００９】この発明において好ましくは、前記ブリッ
ジ回路は前記電流切換えスイッチ素子としてｎチャネル
ＭＯＳトランジスタを用いて構成され、前記第１および
第２の差動増幅回路は、ｎチャネルＭＯＳトランジスタ
によるカレントミラー能動負荷を共有して、それぞれｐ
チャネルＭＯＳトランジスタによる差動トランジスタ対
を有し、かつ前記スイッチ回路は前記各差動トランジス
タ対の共通ソースと電源との間に設けられたｐチャネル
ＭＯＳトランジスタにより構成されていることを特徴と
する。
ジ回路は前記電流切換えスイッチ素子としてｎチャネル
ＭＯＳトランジスタを用いて構成され、前記第１および
第２の差動増幅回路は、ｎチャネルＭＯＳトランジスタ
によるカレントミラー能動負荷を共有して、それぞれｐ
チャネルＭＯＳトランジスタによる差動トランジスタ対
を有し、かつ前記スイッチ回路は前記各差動トランジス
タ対の共通ソースと電源との間に設けられたｐチャネル
ＭＯＳトランジスタにより構成されていることを特徴と
する。
【００１０】この発明においては、出力電圧の選択的な
帰還制御のために従来のようなトランスファゲートを用
いず、ブリッジ回路の二つの出力ノードが直接帰還接続
される第１，第２の二つの差動増幅回路が用いられる。
これら二つの差動増幅回路は、スイッチ回路により、ブ
リッジ回路の出力に応じて一方が電源に接続された活性
状態、他方が電源から切り離された不活性状態とされ
る。そして活性化された差動増幅回路により、ブリッジ
回路の定電流源の余分な電流のバイパス制御がなされ、
従来と同様のブリッジ回路の出力電圧の帰還制御がなさ
れる。従ってこの発明によれば、電源電圧に拘らず、ブ
リッジ回路の出力電圧は何等減衰を受けることなく差動
増幅回路に転送されるから、電源が低電圧化された場合
にも出力電圧を一定に保つ帰還制御が可能となる。
帰還制御のために従来のようなトランスファゲートを用
いず、ブリッジ回路の二つの出力ノードが直接帰還接続
される第１，第２の二つの差動増幅回路が用いられる。
これら二つの差動増幅回路は、スイッチ回路により、ブ
リッジ回路の出力に応じて一方が電源に接続された活性
状態、他方が電源から切り離された不活性状態とされ
る。そして活性化された差動増幅回路により、ブリッジ
回路の定電流源の余分な電流のバイパス制御がなされ、
従来と同様のブリッジ回路の出力電圧の帰還制御がなさ
れる。従ってこの発明によれば、電源電圧に拘らず、ブ
リッジ回路の出力電圧は何等減衰を受けることなく差動
増幅回路に転送されるから、電源が低電圧化された場合
にも出力電圧を一定に保つ帰還制御が可能となる。
【００１１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
るラインドライバの構成である。図３の従来例と対応す
る部分には、図３と同一符号を付して詳細な説明は省略
する。この実施例では、図３におけるＮＭＯＳトランジ
スタＮ８，Ｎ９によるトランスファゲートを用いず、ブ
リッジ回路１の二つの出力ノードＡ，Ｂがそれぞれ帰還
接続される第１，第２の差動増幅回路２ａ，２ｂが設け
られている。
の実施例を説明する。図１は、この発明の一実施例に係
るラインドライバの構成である。図３の従来例と対応す
る部分には、図３と同一符号を付して詳細な説明は省略
する。この実施例では、図３におけるＮＭＯＳトランジ
スタＮ８，Ｎ９によるトランスファゲートを用いず、ブ
リッジ回路１の二つの出力ノードＡ，Ｂがそれぞれ帰還
接続される第１，第２の差動増幅回路２ａ，２ｂが設け
られている。
【００１２】第１，第２の差動増幅回路２ａ，２ｂは、
ＮＭＯＳトランジスタＮ５，Ｎ６によるカレントミラー
能動負荷を共用して、それぞれＰＭＯＳトランジスタＰ
21，Ｐ22の差動トランジスタ対と、ＰＭＯＳトランジス
タＰ11，Ｐ12の差動トランジスタ対を持つＣＭＯＳ増幅
回路である。ＰＭＯＳトランジスタＰ21，Ｐ11のドレイ
ンは共通にＮＭＯＳトランジスタＮ５のドレインに接続
され、これらのゲートには共通に基準電位ＶREF が与え
られる。また、ＰＭＯＳトランジスタＰ22，Ｐ12のドレ
インは共通にＮＭＯＳトランジスタＮ６のドレインに接
続され、各ゲートにはそれぞれブリッジ回路１の出力ノ
ードＡ，Ｂからの配線が接続される。
ＮＭＯＳトランジスタＮ５，Ｎ６によるカレントミラー
能動負荷を共用して、それぞれＰＭＯＳトランジスタＰ
21，Ｐ22の差動トランジスタ対と、ＰＭＯＳトランジス
タＰ11，Ｐ12の差動トランジスタ対を持つＣＭＯＳ増幅
回路である。ＰＭＯＳトランジスタＰ21，Ｐ11のドレイ
ンは共通にＮＭＯＳトランジスタＮ５のドレインに接続
され、これらのゲートには共通に基準電位ＶREF が与え
られる。また、ＰＭＯＳトランジスタＰ22，Ｐ12のドレ
インは共通にＮＭＯＳトランジスタＮ６のドレインに接
続され、各ゲートにはそれぞれブリッジ回路１の出力ノ
ードＡ，Ｂからの配線が接続される。
【００１３】一方の差動トランジスタ対のＰＭＯＳトラ
ンジスタＰ21，Ｐ22の共通ソースは、ＰＭＯＳトランジ
スタＰ31を介して電源ＶDD側の電流源Ｉ２に接続され、
他方の差動トランジスタ対のＰＭＯＳトランジスタＰ1
1，Ｐ12の共通ソースは、ＰＭＯＳトランジスタＰ32を
介して同じ電流源Ｉ２に接続されている。これらのＰＭ
ＯＳトランジスタＰ31，Ｐ32は、第１，第２の差動増幅
回路２ａ，２ｂを選択的に活性化するためのスイッチ回
路５を構成しており、選択回路４の出力により制御され
る。即ち、ブリッジ回路１のＮＭＯＳトランジスタＮ
２，Ｎ３を駆動する選択回路４の出力ｂ，ｄが同時に
“Ｈ”の時に“Ｌ”出力を出すＮＡＮＤゲートＧ１によ
り、ＰＭＯＳトランジスタＰ31のゲートが駆動され、ブ
リッジ回路１のＮＭＯＳトランジスタＮ１，Ｎ４を駆動
する選択回路４の出力ａ，ｃが同時に“Ｈ”の時に
“Ｌ”出力を出すＮＡＮＤゲートＧ２により、ＰＭＯＳ
トランジスタＰ32のゲートが駆動される。
ンジスタＰ21，Ｐ22の共通ソースは、ＰＭＯＳトランジ
スタＰ31を介して電源ＶDD側の電流源Ｉ２に接続され、
他方の差動トランジスタ対のＰＭＯＳトランジスタＰ1
1，Ｐ12の共通ソースは、ＰＭＯＳトランジスタＰ32を
介して同じ電流源Ｉ２に接続されている。これらのＰＭ
ＯＳトランジスタＰ31，Ｐ32は、第１，第２の差動増幅
回路２ａ，２ｂを選択的に活性化するためのスイッチ回
路５を構成しており、選択回路４の出力により制御され
る。即ち、ブリッジ回路１のＮＭＯＳトランジスタＮ
２，Ｎ３を駆動する選択回路４の出力ｂ，ｄが同時に
“Ｈ”の時に“Ｌ”出力を出すＮＡＮＤゲートＧ１によ
り、ＰＭＯＳトランジスタＰ31のゲートが駆動され、ブ
リッジ回路１のＮＭＯＳトランジスタＮ１，Ｎ４を駆動
する選択回路４の出力ａ，ｃが同時に“Ｈ”の時に
“Ｌ”出力を出すＮＡＮＤゲートＧ２により、ＰＭＯＳ
トランジスタＰ32のゲートが駆動される。
【００１４】ＰＭＯＳトランジスタＰ21，Ｐ11およびＮ
ＭＯＳトランジスタＮ５の共通接続されたドレインが、
第１，第２の差動増幅回路２ａ，２ｂの共通の出力端子
となっている。即ち第１，第２の差動増幅回路２ａ，２
ｂは、共通の能動負荷と電流源を持ち、出力端子を共有
した併設構造であって、その出力端子電圧により、バイ
パス回路３としてのＮＭＯＳトランジスタＮ７の導通度
が制御されるようになっている。
ＭＯＳトランジスタＮ５の共通接続されたドレインが、
第１，第２の差動増幅回路２ａ，２ｂの共通の出力端子
となっている。即ち第１，第２の差動増幅回路２ａ，２
ｂは、共通の能動負荷と電流源を持ち、出力端子を共有
した併設構造であって、その出力端子電圧により、バイ
パス回路３としてのＮＭＯＳトランジスタＮ７の導通度
が制御されるようになっている。
【００１５】この様に構成されたラインドライバの動作
を説明する。ブリッジ回路１のＮＭＯＳトランジスタＮ
２，Ｎ３が同時にオン駆動されると、前述のように出力
ノードＡにつながるライン出力端子ＯＵＴ１に出力電圧
が得られる。このとき、ＮＡＮＤゲートＧ１の出力が
“Ｌ”、従ってスイッチ回路５はＰＭＯＳトランジスタ
Ｐ31がオン、Ｐ32がオフであり、第１の差動増幅回路２
ａが活性になる。そしてブリッジ回路１の出力ノードＡ
の電圧がこの第１の差動増幅回路２ａに入って、その出
力によりＮＭＯＳトランジスタＮ７の導通度が制御さ
れ、出力電圧が基準電圧ＶREF になるように帰還制御さ
れる。ブリッジ回路１のＮＭＯＳトランジスタＮ１，Ｎ
４がオン駆動される時は、ＮＡＮＤゲートＧ２の出力が
“Ｌ”となって、第２の差動増幅回路２ｂが活性化さ
れ、同様に出力ノードＢに得られる出力電圧の帰還制御
がなされる。
を説明する。ブリッジ回路１のＮＭＯＳトランジスタＮ
２，Ｎ３が同時にオン駆動されると、前述のように出力
ノードＡにつながるライン出力端子ＯＵＴ１に出力電圧
が得られる。このとき、ＮＡＮＤゲートＧ１の出力が
“Ｌ”、従ってスイッチ回路５はＰＭＯＳトランジスタ
Ｐ31がオン、Ｐ32がオフであり、第１の差動増幅回路２
ａが活性になる。そしてブリッジ回路１の出力ノードＡ
の電圧がこの第１の差動増幅回路２ａに入って、その出
力によりＮＭＯＳトランジスタＮ７の導通度が制御さ
れ、出力電圧が基準電圧ＶREF になるように帰還制御さ
れる。ブリッジ回路１のＮＭＯＳトランジスタＮ１，Ｎ
４がオン駆動される時は、ＮＡＮＤゲートＧ２の出力が
“Ｌ”となって、第２の差動増幅回路２ｂが活性化さ
れ、同様に出力ノードＢに得られる出力電圧の帰還制御
がなされる。
【００１６】この実施例の場合、ブリッジ回路１の出力
ノードＡ，Ｂはそれぞれ、トランスファゲートを介する
ことなく直接第１，第２の差動増幅回路２ａ，２ｂの入
力端子に入るから、電源を低電圧化しても、出力電圧の
帰還制御は妨げられない。しかも第１，第２の差動増幅
回路２ａ，２ｂはＣＭＯＳ差動増幅回路であるから、基
本的に、“Ｈ”レベル側出力電圧がＰＭＯＳトランジス
タのしきい値により制限されず、“Ｌ”側出力電圧もＮ
ＭＯＳトランジスタのしきい値により制限されず、電源
電圧範囲で振幅できる。従って例えば、ＶREF ＝２Ｖと
して、ＶDD＝５Ｖ，３Ｖいずれの場合も、出力電圧を２
Ｖに保つ帰還制御が問題なくできることになる。
ノードＡ，Ｂはそれぞれ、トランスファゲートを介する
ことなく直接第１，第２の差動増幅回路２ａ，２ｂの入
力端子に入るから、電源を低電圧化しても、出力電圧の
帰還制御は妨げられない。しかも第１，第２の差動増幅
回路２ａ，２ｂはＣＭＯＳ差動増幅回路であるから、基
本的に、“Ｈ”レベル側出力電圧がＰＭＯＳトランジス
タのしきい値により制限されず、“Ｌ”側出力電圧もＮ
ＭＯＳトランジスタのしきい値により制限されず、電源
電圧範囲で振幅できる。従って例えば、ＶREF ＝２Ｖと
して、ＶDD＝５Ｖ，３Ｖいずれの場合も、出力電圧を２
Ｖに保つ帰還制御が問題なくできることになる。
【００１７】図３は、この発明の他の実施例である。先
の実施例と対応する部分には先の実施例と同一符号を付
して詳細説明は省くが、この実施例では、二つの差動増
幅回路２ａ，２ｂについて、それぞれＮＭＯＳトランジ
スタＮ51，Ｎ61による能動負荷、ＮＭＯＳトランジスタ
Ｎ52，Ｎ62による能動負荷を設けている。この実施例に
よっても、先の実施例と同様の動作が可能である。
の実施例と対応する部分には先の実施例と同一符号を付
して詳細説明は省くが、この実施例では、二つの差動増
幅回路２ａ，２ｂについて、それぞれＮＭＯＳトランジ
スタＮ51，Ｎ61による能動負荷、ＮＭＯＳトランジスタ
Ｎ52，Ｎ62による能動負荷を設けている。この実施例に
よっても、先の実施例と同様の動作が可能である。
【００１８】
【発明の効果】以上述べたようにこの発明によれば、出
力電圧の帰還制御にトランスファゲートを用いることな
く、スイッチ回路により選択的に活性，不活性とされる
二つの差動増幅回路を併設することにより、低電圧電源
を用いた場合にも電圧帰還制御が確実に行われるように
した、Ｓ／Ｔ点ドライバ等に有用な駆動回路を提供する
ことができる。
力電圧の帰還制御にトランスファゲートを用いることな
く、スイッチ回路により選択的に活性，不活性とされる
二つの差動増幅回路を併設することにより、低電圧電源
を用いた場合にも電圧帰還制御が確実に行われるように
した、Ｓ／Ｔ点ドライバ等に有用な駆動回路を提供する
ことができる。
【図１】 この発明の一実施例に係るラインドライバの
構成を示す。
構成を示す。
【図２】 この発明の他の実施例に係るラインドライバ
の構成を示す。
の構成を示す。
【図３】 従来のラインドライバの構成を示す。
１…ブリッジ回路、２ａ，２ｂ…第１，第２の差動増幅
回路、３…バイパス回路、４…選択回路、５…スイッチ
回路、ＯＵＴ１，ＯＵＴ２…ライン出力端子。
回路、３…バイパス回路、４…選択回路、５…スイッチ
回路、ＯＵＴ１，ＯＵＴ２…ライン出力端子。
Claims (2)
- 【請求項１】 負荷につながる二つの出力端子を有し、
これらの出力端子を介して前記負荷に所定のタイミング
で極性が切り替わる一定電圧を与える駆動回路であっ
て、 ４個の電流切換えスイッチ素子がブリッジ接続されて前
記二つの出力端子につながる二つのブリッジ出力ノード
を備えた、定電流源により駆動されるブリッジ回路と、 このブリッジ回路の４個の電流切換えスイッチ素子を選
択的に駆動する選択回路と、 差動入力端子の一方に基準電圧が与えられ他方に前記ブ
リッジ回路の二つのブリッジ出力ノードの一方が接続さ
れた第１の差動増幅回路と、 差動入力端子の一方に前記基準電圧が与えられ他方に前
記ブリッジ回路の二つのブリッジ出力ノードの他方が接
続されると共に前記第１の差動増幅器の出力端子と共通
の出力端子を持つ第２の差動増幅回路と、 これら第１および第２の差動増幅回路を前記ブリッジ回
路の電流切換えスイッチ素子選択に応じて選択的に電源
に切換え接続するスイッチ回路と、 前記第１および第２の差動増幅回路の出力により導通度
が制御されて前記定電流源の出力電流を前記ブリッジ回
路の出力が前記基準電圧になるまでバイパスさせるバイ
パス回路とを備えたことを特徴とする駆動回路。 - 【請求項２】 前記ブリッジ回路は前記電流切換えスイ
ッチ素子としてｎチャネルＭＯＳトランジスタを用いて
構成され、 前記第１および第２の差動増幅回路は、ｎチャネルＭＯ
Ｓトランジスタによるカレントミラー能動負荷を共有し
て、それぞれｐチャネルＭＯＳトランジスタによる差動
トランジスタ対を有し、かつ前記スイッチ回路は前記各
差動トランジスタ対の共通ソースと電源との間に設けら
れたｐチャネルＭＯＳトランジスタにより構成されてい
ることを特徴とする請求項１記載の駆動回路。
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