JPH10255480A - センスアンプ - Google Patents
センスアンプInfo
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- JPH10255480A JPH10255480A JP9060445A JP6044597A JPH10255480A JP H10255480 A JPH10255480 A JP H10255480A JP 9060445 A JP9060445 A JP 9060445A JP 6044597 A JP6044597 A JP 6044597A JP H10255480 A JPH10255480 A JP H10255480A
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 センスアンプの動作速度を改善する。
【解決手段】 センスアンプイネーブル信号ENが“Ｈ”
の時、ＮＭＯＳ19,20 がオン状態になり、センスアンプ
が動作する。データ信号Sda が“Ｈ”かつデータ信号Sd
b が“Ｌ”になった時、ノードNAは“Ｈ”になり、ノー
ドNBが“Ｌ”になる。NMOS12,16 の各ソースはそれぞれ
独立してデータ信号Sda,Sdb の各電流と各レベルとに応
じて電位が変動する。このため、ノードNDのレベルはグ
ランドレベルになり、ノードNBのレベルがより低いレベ
ルになる。これに伴ない、ノードNAのレベルもより高い
レベルになる。ノードNAのレベルはＰＭＯＳ13とＮＭＯ
Ｓ14とで構成されたインバータを介して出力端子OUTaか
ら出力される。同様に、ノードNBのレベルはＰＭＯＳ17
とＮＭＯＳ18とで構成されたインバータを介して出力端
子OUTbから出力される。
の時、ＮＭＯＳ19,20 がオン状態になり、センスアンプ
が動作する。データ信号Sda が“Ｈ”かつデータ信号Sd
b が“Ｌ”になった時、ノードNAは“Ｈ”になり、ノー
ドNBが“Ｌ”になる。NMOS12,16 の各ソースはそれぞれ
独立してデータ信号Sda,Sdb の各電流と各レベルとに応
じて電位が変動する。このため、ノードNDのレベルはグ
ランドレベルになり、ノードNBのレベルがより低いレベ
ルになる。これに伴ない、ノードNAのレベルもより高い
レベルになる。ノードNAのレベルはＰＭＯＳ13とＮＭＯ
Ｓ14とで構成されたインバータを介して出力端子OUTaか
ら出力される。同様に、ノードNBのレベルはＰＭＯＳ17
とＮＭＯＳ18とで構成されたインバータを介して出力端
子OUTbから出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばスタティッ
ク型ランダム・アクセス・メモリ（以下、ＳＲＡＭとい
う）等に用いられる電流駆動型のセンスアンプに関する
ものである。
ク型ランダム・アクセス・メモリ（以下、ＳＲＡＭとい
う）等に用いられる電流駆動型のセンスアンプに関する
ものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；発明協会公開技報公技番号94-1339 号 図２は、前記文献に記載された従来のセンスアンプの一
例を示す回路図である。 このセンスアンプは、ソース
がデータ線Daに接続されたＰチャネル型MOSFET（以下、
PMOSという）１を有している。PMOS１のドレインはノー
ドNAを介してＮチャネル型MOSFET（以下、NMOSという）
２のドレイン及びゲートに接続されている。NMOS２のソ
ースは、ノードNCに接続されている。更に、ノードNA
は、PMOS３のゲート及びNMOS４のゲートに接続されてい
る。PMOS３のソースはデータ線Dbに接続され、該PMOS３
のドレインＤが出力端子OUTaに接続されると共に、NMOS
４のドレインに接続されている。データ線Da,Db には、
互いに相補的な第１のデータ信号Sda 及び第２のデータ
信号Sdb が図示しないメモリセルからそれぞれ出力され
ている。NMOS４のソースは、ノードNCに接続されてい
る。又、ノードNAは、PMOS５のゲートに接続されてい
る。PMOS５のソースは、データ線Dbに接続されている。
PMOS５のドレインはノードNBを介してNMOS６のドレイン
及びゲートに接続されている。NMOS６のソースは、ノー
ドNCに接続されている。
例えば、次のような文献に記載されるものがあった。 文献；発明協会公開技報公技番号94-1339 号 図２は、前記文献に記載された従来のセンスアンプの一
例を示す回路図である。 このセンスアンプは、ソース
がデータ線Daに接続されたＰチャネル型MOSFET（以下、
PMOSという）１を有している。PMOS１のドレインはノー
ドNAを介してＮチャネル型MOSFET（以下、NMOSという）
２のドレイン及びゲートに接続されている。NMOS２のソ
ースは、ノードNCに接続されている。更に、ノードNA
は、PMOS３のゲート及びNMOS４のゲートに接続されてい
る。PMOS３のソースはデータ線Dbに接続され、該PMOS３
のドレインＤが出力端子OUTaに接続されると共に、NMOS
４のドレインに接続されている。データ線Da,Db には、
互いに相補的な第１のデータ信号Sda 及び第２のデータ
信号Sdb が図示しないメモリセルからそれぞれ出力され
ている。NMOS４のソースは、ノードNCに接続されてい
る。又、ノードNAは、PMOS５のゲートに接続されてい
る。PMOS５のソースは、データ線Dbに接続されている。
PMOS５のドレインはノードNBを介してNMOS６のドレイン
及びゲートに接続されている。NMOS６のソースは、ノー
ドNCに接続されている。
【０００３】ノードNBは、PMOS１のゲートに接続されて
いる。更に、ノードNBは、PMOS７のゲート及びNMOS８の
ゲートに接続されている。PMOS７のソースはデータ線Da
に接続され、該PMOS７のドレインが出力端子OUTbに接続
されると共に、NMOS８のドレインに接続されている。NM
OS８のソースは、ノードNCに接続されている。ノードNC
は、NMOS９のドレインに接続され、該NMOS９のソースが
グランドに接続されている。NMOS９のゲートには、セン
スアンプイネーブル信号ENが入力されるようになってい
る。
いる。更に、ノードNBは、PMOS７のゲート及びNMOS８の
ゲートに接続されている。PMOS７のソースはデータ線Da
に接続され、該PMOS７のドレインが出力端子OUTbに接続
されると共に、NMOS８のドレインに接続されている。NM
OS８のソースは、ノードNCに接続されている。ノードNC
は、NMOS９のドレインに接続され、該NMOS９のソースが
グランドに接続されている。NMOS９のゲートには、セン
スアンプイネーブル信号ENが入力されるようになってい
る。
【０００４】このセンスアンプは、センスアンプイネー
ブル信号ENが高レベル（以下、“Ｈ”という）の時、NM
OS９がオン状態になって動作する。そして、例えばデー
タ信号Sda が“Ｈ”かつデータ信号Sdb が低レベル（以
下、“Ｌ”という）になった時、ノードNAのレベルはノ
ードNBのレベルより高くなる。又、PMOS１のゲートがノ
ードNBに接続され、かつPMOS５のゲートがノードNAに接
続されているので、ノードNAのレベルとノードNBのレベ
ルとの差が大きくなる。ノードNAのレベルはPMOS３とNM
OS４とで構成されたインバータで反転され、“Ｈ”又は
“Ｌ”に変換されて出力端子OUTaから出力される。同様
に、ノードNBのレベルはPMOS７とNMOS８とで構成された
インバータで反転され、“Ｈ”又は“Ｌ”に変換されて
出力端子OUTbから出力される。このセンスアンプは、例
えば待機時等でセンスアンプイネーブル信号ENが“Ｌ”
になった時、NMOS９がオフ状態になって動作が停止す
る。このセンスアンプは、前記文献に示されているバイ
アス回路を用いずにデータ信号Sda 及びデータ信号Sdb
のレベルを増幅できるので、低消費電流かつ出力ゲイン
が大きい。そのため、センスアンプのみで増幅を終了で
き、次段のセンスアンプが不要となるので、更に消費電
流を低減することができるものである。
ブル信号ENが高レベル（以下、“Ｈ”という）の時、NM
OS９がオン状態になって動作する。そして、例えばデー
タ信号Sda が“Ｈ”かつデータ信号Sdb が低レベル（以
下、“Ｌ”という）になった時、ノードNAのレベルはノ
ードNBのレベルより高くなる。又、PMOS１のゲートがノ
ードNBに接続され、かつPMOS５のゲートがノードNAに接
続されているので、ノードNAのレベルとノードNBのレベ
ルとの差が大きくなる。ノードNAのレベルはPMOS３とNM
OS４とで構成されたインバータで反転され、“Ｈ”又は
“Ｌ”に変換されて出力端子OUTaから出力される。同様
に、ノードNBのレベルはPMOS７とNMOS８とで構成された
インバータで反転され、“Ｈ”又は“Ｌ”に変換されて
出力端子OUTbから出力される。このセンスアンプは、例
えば待機時等でセンスアンプイネーブル信号ENが“Ｌ”
になった時、NMOS９がオフ状態になって動作が停止す
る。このセンスアンプは、前記文献に示されているバイ
アス回路を用いずにデータ信号Sda 及びデータ信号Sdb
のレベルを増幅できるので、低消費電流かつ出力ゲイン
が大きい。そのため、センスアンプのみで増幅を終了で
き、次段のセンスアンプが不要となるので、更に消費電
流を低減することができるものである。
【０００５】
【発明が解決しようとする課題】しかしながら、図２の
センスアンプでは、次のような課題があった。即ち、NM
OS２及びNMOS６の各ソースがNMOS９のドレインに接続さ
れているので、動作時においてノードNCの電位がグラン
ドレベルからΔＶ（ｖ）だけ高くなる。このΔＶ（ｖ）
は、データ信号Sda 及びデータ信号Sdb と、図２中の各
MOSFETの特性とによって決定される電圧である。そのた
め、ノードNBにおける“Ｌ”のレベルは高く、かつノー
ドNAにおける“Ｈ”のレベルが低くなり、このセンスア
ンプの動作が遅くなるという課題があった。
センスアンプでは、次のような課題があった。即ち、NM
OS２及びNMOS６の各ソースがNMOS９のドレインに接続さ
れているので、動作時においてノードNCの電位がグラン
ドレベルからΔＶ（ｖ）だけ高くなる。このΔＶ（ｖ）
は、データ信号Sda 及びデータ信号Sdb と、図２中の各
MOSFETの特性とによって決定される電圧である。そのた
め、ノードNBにおける“Ｌ”のレベルは高く、かつノー
ドNAにおける“Ｈ”のレベルが低くなり、このセンスア
ンプの動作が遅くなるという課題があった。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、センスアンプイネー
ブル信号が活性を示す時に動作し、メモリセルから出力
された互いに相補的な第１及び第２のデータ信号をそれ
ぞれ第１及び第２のデータ線を介して入力し、該第１及
び第２のデータ信号を高レベル又は低レベルに変換して
第１及び第２の出力端子からそれぞれ出力するセンスア
ンプにおいて、次のような手段を備えている。即ち、第
１の電極が前記第１のデータ線に接続され、第２の電極
が第１のノードに接続され、該第１の電極と該第２の電
極との導通状態が第２のノードのレベルに基づいて制御
されてオン状態になり、前記第１のデータ信号のレベル
を該第１のノードに伝達する第１導電型の第１のトラン
ジスタと、前記第１のノードと第３のノードとの間に接
続され、該第１のノードのレベルを設定する第１の抵抗
手段と、第１の電極が前記第２のデータ線に接続され、
第２の電極が前記第１の出力端子に接続され、該第１の
電極と該第２の電極との導通状態が前記第１のノードの
レベルに基づいて制御されてオン状態になった時に前記
第２のデータ信号のレベルを該第１の出力端子から出力
する第１導電型の第２のトランジスタと、第１の電極が
前記第１の出力端子に接続され、第２の電極が前記第３
のノードに接続され、該第１の電極と該第２の電極との
導通状態が前記第１のノードのレベルに基づいて制御さ
れてオン状態になった時に該第３のノードのレベルを該
第１の出力端子から出力する第２導電型の第３のトラン
ジスタとを備えている。
に、本発明のうちの第１の発明は、センスアンプイネー
ブル信号が活性を示す時に動作し、メモリセルから出力
された互いに相補的な第１及び第２のデータ信号をそれ
ぞれ第１及び第２のデータ線を介して入力し、該第１及
び第２のデータ信号を高レベル又は低レベルに変換して
第１及び第２の出力端子からそれぞれ出力するセンスア
ンプにおいて、次のような手段を備えている。即ち、第
１の電極が前記第１のデータ線に接続され、第２の電極
が第１のノードに接続され、該第１の電極と該第２の電
極との導通状態が第２のノードのレベルに基づいて制御
されてオン状態になり、前記第１のデータ信号のレベル
を該第１のノードに伝達する第１導電型の第１のトラン
ジスタと、前記第１のノードと第３のノードとの間に接
続され、該第１のノードのレベルを設定する第１の抵抗
手段と、第１の電極が前記第２のデータ線に接続され、
第２の電極が前記第１の出力端子に接続され、該第１の
電極と該第２の電極との導通状態が前記第１のノードの
レベルに基づいて制御されてオン状態になった時に前記
第２のデータ信号のレベルを該第１の出力端子から出力
する第１導電型の第２のトランジスタと、第１の電極が
前記第１の出力端子に接続され、第２の電極が前記第３
のノードに接続され、該第１の電極と該第２の電極との
導通状態が前記第１のノードのレベルに基づいて制御さ
れてオン状態になった時に該第３のノードのレベルを該
第１の出力端子から出力する第２導電型の第３のトラン
ジスタとを備えている。
【０００７】又、このセンスアンプは、第１の電極が前
記第２のデータ線に接続され、第２の電極が前記第２の
ノードに接続され、該第１の電極と該第２の電極との導
通状態が前記第１のノードのレベルに基づいて制御され
てオン状態になり、前記第２のデータ信号のレベルを該
第２のノードに伝達する第１導電型の第４のトランジス
タと、前記第２のノードと第４のノードとの間に接続さ
れ、該第２のノードのレベルを設定する第２の抵抗手段
と、第１の電極が前記第１のデータ線に接続され、第２
の電極が前記第２の出力端子に接続され、該第１の電極
と該第２の電極との導通状態が前記第２のノードのレベ
ルに基づいて制御されてオン状態になった時に前記第１
のデータ信号のレベルを該第２の出力端子から出力する
第１導電型の第５のトランジスタと、第１の電極が前記
第２の出力端子に接続され、第２の電極が前記第４のノ
ードに接続され、該第１の電極と該第２の電極との導通
状態が前記第２のノードのレベルに基づいて制御されて
オン状態になった時に該第４のノードのレベルを該第２
の出力端子から出力する第２導電型の第６のトランジス
タとを備えている。
記第２のデータ線に接続され、第２の電極が前記第２の
ノードに接続され、該第１の電極と該第２の電極との導
通状態が前記第１のノードのレベルに基づいて制御され
てオン状態になり、前記第２のデータ信号のレベルを該
第２のノードに伝達する第１導電型の第４のトランジス
タと、前記第２のノードと第４のノードとの間に接続さ
れ、該第２のノードのレベルを設定する第２の抵抗手段
と、第１の電極が前記第１のデータ線に接続され、第２
の電極が前記第２の出力端子に接続され、該第１の電極
と該第２の電極との導通状態が前記第２のノードのレベ
ルに基づいて制御されてオン状態になった時に前記第１
のデータ信号のレベルを該第２の出力端子から出力する
第１導電型の第５のトランジスタと、第１の電極が前記
第２の出力端子に接続され、第２の電極が前記第４のノ
ードに接続され、該第１の電極と該第２の電極との導通
状態が前記第２のノードのレベルに基づいて制御されて
オン状態になった時に該第４のノードのレベルを該第２
の出力端子から出力する第２導電型の第６のトランジス
タとを備えている。
【０００８】更に、このセンスアンプには、第１の電極
が前記第３のノードに接続され、第２の電極がグランド
に接続され、該第１の電極と該第２の電極との導通状態
が前記センスアンプイネーブル信号に基づいて制御され
る第２導電型の第７のトランジスタと、第１の電極が前
記第４のノードに接続され、第２の電極がグランドに接
続され、該第１の電極と該第２の電極との導通状態が前
記センスアンプイネーブル信号に基づいて前記第７のト
ランジスタと同時に制御される第２導電型の第８のトラ
ンジスタとが設けられている。この第１の発明によれ
ば、以上のようにセンスアンプを構成したので、センス
アンプイネーブル信号が活性を示す時、第７及び第８の
トランジスタがオン状態になり、このセンスアンプが動
作する。そして、例えば、第１のデータ信号が“Ｈ”か
つ第２のデータ信号が“Ｌ”になったとする。この時、
第１のデータ信号と第２のデータ信号との間には、メモ
リセル電流だけの電流差がある。この電流差により、第
１のノードは“Ｈ”になり、かつ第２のノードが“Ｌ”
になる。ここで、第７のトランジスタと第８のトランジ
スタとが独立しているので、第３のノード及び第４のノ
ードはそれぞれ独立して第１のデータ信号及び第２のデ
ータ信号の各電流と各レベルとに応じて電位が変動す
る。このため、第４のノードのレベルはグランドレベル
になり、第２のノードのレベルがより低いレベルにな
る。これに伴ない、第１のノードのレベルもより高いレ
ベルになる。
が前記第３のノードに接続され、第２の電極がグランド
に接続され、該第１の電極と該第２の電極との導通状態
が前記センスアンプイネーブル信号に基づいて制御され
る第２導電型の第７のトランジスタと、第１の電極が前
記第４のノードに接続され、第２の電極がグランドに接
続され、該第１の電極と該第２の電極との導通状態が前
記センスアンプイネーブル信号に基づいて前記第７のト
ランジスタと同時に制御される第２導電型の第８のトラ
ンジスタとが設けられている。この第１の発明によれ
ば、以上のようにセンスアンプを構成したので、センス
アンプイネーブル信号が活性を示す時、第７及び第８の
トランジスタがオン状態になり、このセンスアンプが動
作する。そして、例えば、第１のデータ信号が“Ｈ”か
つ第２のデータ信号が“Ｌ”になったとする。この時、
第１のデータ信号と第２のデータ信号との間には、メモ
リセル電流だけの電流差がある。この電流差により、第
１のノードは“Ｈ”になり、かつ第２のノードが“Ｌ”
になる。ここで、第７のトランジスタと第８のトランジ
スタとが独立しているので、第３のノード及び第４のノ
ードはそれぞれ独立して第１のデータ信号及び第２のデ
ータ信号の各電流と各レベルとに応じて電位が変動す
る。このため、第４のノードのレベルはグランドレベル
になり、第２のノードのレベルがより低いレベルにな
る。これに伴ない、第１のノードのレベルもより高いレ
ベルになる。
【０００９】第１のノードのレベルは第２のトランジス
タと第３のトランジスタとで構成されたインバータで反
転され、かつ所定の論理レベルに変換されて第１の出力
信号として第１の出力端子から出力される。同様に、第
２のノードのレベルは第５のトランジスタと第６のトラ
ンジスタとで構成されたインバータで反転され、かつ所
定の論理レベルに変換されて第２の出力信号として第２
の出力端子から出力される。この第２のトランジスタの
第１の電極は“Ｌ”の第２のデータ信号が出力された第
２のデータ線に接続されているので、第２のトランジス
タと第３のトランジスタとで構成されたインバータは、
入力側の閾値が低くなり、第１のノードが“Ｈ”になっ
た時、より速くかつより安定したレベルの変換を行う。
同様に、第５のトランジスタの第１の電極は“Ｈ”の第
１のデータ信号が出力された第１のデータ線に接続され
ているので、第５のトランジスタと第６のトランジスタ
とで構成されたインバータは、入力側の閾値が高くな
り、第２のノードが“Ｌ”になった時、より速くかつよ
り安定したレベルの変換を行う。従って、第１及び第２
の出力信号は、それぞれより速く“Ｌ”及び“Ｈ”に遷
移する。センスアンプイネーブル信号ＥＮが“Ｌ”にな
った時、第７及び第８のトランジスタがオフ状態にな
り、このセンスアンプの動作が停止する。
タと第３のトランジスタとで構成されたインバータで反
転され、かつ所定の論理レベルに変換されて第１の出力
信号として第１の出力端子から出力される。同様に、第
２のノードのレベルは第５のトランジスタと第６のトラ
ンジスタとで構成されたインバータで反転され、かつ所
定の論理レベルに変換されて第２の出力信号として第２
の出力端子から出力される。この第２のトランジスタの
第１の電極は“Ｌ”の第２のデータ信号が出力された第
２のデータ線に接続されているので、第２のトランジス
タと第３のトランジスタとで構成されたインバータは、
入力側の閾値が低くなり、第１のノードが“Ｈ”になっ
た時、より速くかつより安定したレベルの変換を行う。
同様に、第５のトランジスタの第１の電極は“Ｈ”の第
１のデータ信号が出力された第１のデータ線に接続され
ているので、第５のトランジスタと第６のトランジスタ
とで構成されたインバータは、入力側の閾値が高くな
り、第２のノードが“Ｌ”になった時、より速くかつよ
り安定したレベルの変換を行う。従って、第１及び第２
の出力信号は、それぞれより速く“Ｌ”及び“Ｈ”に遷
移する。センスアンプイネーブル信号ＥＮが“Ｌ”にな
った時、第７及び第８のトランジスタがオフ状態にな
り、このセンスアンプの動作が停止する。
【００１０】第２の発明では、センスアンプイネーブル
信号が活性を示す時に動作し、メモリセルから出力され
た互いに相補的な第１及び第２のデータ信号をそれぞれ
第１及び第２のデータ線を介して入力し、該第１及び第
２のデータ信号を所定のレベルに変換して第１及び第２
の出力端子からそれぞれ出力するセンスアンプにおい
て、第１の発明の第１のトランジスタ、第１の抵抗手
段、第３のトランジスタ、第４のトランジスタ、第２の
抵抗手段、第６のトランジスタ、第７のトランジスタ、
及び第８のトランジスタの他に、更に次のような手段を
備えている。即ち、このセンスアンプは、第１の電極が
前記第１のデータ線に接続され、第２の電極が前記第１
の出力端子に接続され、該第１の電極と該第２の電極と
の導通状態が前記第１のノードのレベルに基づいて制御
されてオン状態になった時に前記第１のデータ信号のレ
ベルを該第１の出力端子から出力する第１導電型の第２
のトランジスタと、第１の電極が前記第２のデータ線に
接続され、第２の電極が前記第２の出力端子に接続さ
れ、該第１の電極と該第２の電極との導通状態が前記第
２のノードのレベルに基づいて制御されてオン状態にな
った時に前記第２のデータ信号のレベルを該第２の出力
端子から出力する第１導電型の第５のトランジスタとを
備えている。
信号が活性を示す時に動作し、メモリセルから出力され
た互いに相補的な第１及び第２のデータ信号をそれぞれ
第１及び第２のデータ線を介して入力し、該第１及び第
２のデータ信号を所定のレベルに変換して第１及び第２
の出力端子からそれぞれ出力するセンスアンプにおい
て、第１の発明の第１のトランジスタ、第１の抵抗手
段、第３のトランジスタ、第４のトランジスタ、第２の
抵抗手段、第６のトランジスタ、第７のトランジスタ、
及び第８のトランジスタの他に、更に次のような手段を
備えている。即ち、このセンスアンプは、第１の電極が
前記第１のデータ線に接続され、第２の電極が前記第１
の出力端子に接続され、該第１の電極と該第２の電極と
の導通状態が前記第１のノードのレベルに基づいて制御
されてオン状態になった時に前記第１のデータ信号のレ
ベルを該第１の出力端子から出力する第１導電型の第２
のトランジスタと、第１の電極が前記第２のデータ線に
接続され、第２の電極が前記第２の出力端子に接続さ
れ、該第１の電極と該第２の電極との導通状態が前記第
２のノードのレベルに基づいて制御されてオン状態にな
った時に前記第２のデータ信号のレベルを該第２の出力
端子から出力する第１導電型の第５のトランジスタとを
備えている。
【００１１】この第２の発明では、次の点が第１の発明
と異なっている。例えば、第１のデータ信号及び第２の
データ信号がそれぞれ“Ｌ”から“Ｈ”、及び“Ｈ”か
ら“Ｌ”に遷移する時、これらの遷移の直後では、第１
の出力信号は“Ｈ”、及び第２の出力信号が“Ｌ”であ
り、該第１及び第２の出力信号は、まだレベルが変化し
ていない。そして、第１のノードのレベルは“Ｌ”から
“Ｈ”に遷移しようとし、第２のノードのレベルが
“Ｈ”から“Ｌ”に遷移しようとする。この時、第２の
ノードのレベルは“Ｌ”でかつ第１の出力信号が“Ｈ”
なので、第１のトランジスタにより多くの電流が流れ
る。そのため、第１のノードのレベルは、より速くより
高くなる。これに伴い、第２のノードのレベルは、より
速くより低くなる。従って、前記課題を解決できるので
ある。
と異なっている。例えば、第１のデータ信号及び第２の
データ信号がそれぞれ“Ｌ”から“Ｈ”、及び“Ｈ”か
ら“Ｌ”に遷移する時、これらの遷移の直後では、第１
の出力信号は“Ｈ”、及び第２の出力信号が“Ｌ”であ
り、該第１及び第２の出力信号は、まだレベルが変化し
ていない。そして、第１のノードのレベルは“Ｌ”から
“Ｈ”に遷移しようとし、第２のノードのレベルが
“Ｈ”から“Ｌ”に遷移しようとする。この時、第２の
ノードのレベルは“Ｌ”でかつ第１の出力信号が“Ｈ”
なので、第１のトランジスタにより多くの電流が流れ
る。そのため、第１のノードのレベルは、より速くより
高くなる。これに伴い、第２のノードのレベルは、より
速くより低くなる。従って、前記課題を解決できるので
ある。
【００１２】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すセンスアンプの
回路図である。このセンスアンプは、第１導電型の第１
のトランジスタ（例えば、PMOS）11を有している。PMOS
11の第１の電極（例えば、ソース）は、第１のデータ線
Daに接続されている。データ線Daには、第１のデータ信
号Sda が図示しないメモリセルから出力されるようにな
っている。PMOS11の第２の電極（例えば、ドレイン）
は、第１のノードNAに接続されている。PMOS11のゲート
は第２のノードNBに接続されている。このPMOS11は、ソ
ースとドレインとの導通状態がノードNBのレベルに基づ
いて制御されてオン状態になり、第１のデータ信号Sda
のレベルを該ノードNAに伝達する機能を有している。第
１のノードNAは、第１の抵抗手段であるNMOS12の第１の
電極（例えば、ドレイン）及びゲートに接続されてい
る。NMOS12の第２の電極（例えば、ソース）は、第３の
ノードNCに接続されている。このNMOS12は、ノードNAの
電位を設定する機能を有している。
回路図である。このセンスアンプは、第１導電型の第１
のトランジスタ（例えば、PMOS）11を有している。PMOS
11の第１の電極（例えば、ソース）は、第１のデータ線
Daに接続されている。データ線Daには、第１のデータ信
号Sda が図示しないメモリセルから出力されるようにな
っている。PMOS11の第２の電極（例えば、ドレイン）
は、第１のノードNAに接続されている。PMOS11のゲート
は第２のノードNBに接続されている。このPMOS11は、ソ
ースとドレインとの導通状態がノードNBのレベルに基づ
いて制御されてオン状態になり、第１のデータ信号Sda
のレベルを該ノードNAに伝達する機能を有している。第
１のノードNAは、第１の抵抗手段であるNMOS12の第１の
電極（例えば、ドレイン）及びゲートに接続されてい
る。NMOS12の第２の電極（例えば、ソース）は、第３の
ノードNCに接続されている。このNMOS12は、ノードNAの
電位を設定する機能を有している。
【００１３】ノードNAは、第１導電型の第２のトランジ
スタ（例えば、PMOS）13のゲート、及び第２導電型の第
３のトランジスタ（例えば、NMOS）14のゲートに接続さ
れている。PMOS13のソースは第２のデータ線Dbに接続さ
れ、該PMOS13のドレインが第１の出力端子OUTaに接続さ
れると共に、NMOS14のドレインに接続されている。デー
タ線Dbには、データ信号Sda と相補的な第２のデータ信
号Sdb が図示しないメモリセルから出力されるようにな
っている。このPMOS13は、ソースとドレインとの導通状
態がノードNAのレベルに基づいて制御されてオン状態に
なった時にデータ信号Sdb のレベルを出力端子OUTaから
出力する機能を有している。NMOS14のソースは、ノード
NCに接続されている。このNMOS14は、ドレインとソース
との導通状態がノードNAのレベルに基づいて制御されて
オン状態になった時にノードNCのレベルを出力端子OUTa
から出力する機能を有している。
スタ（例えば、PMOS）13のゲート、及び第２導電型の第
３のトランジスタ（例えば、NMOS）14のゲートに接続さ
れている。PMOS13のソースは第２のデータ線Dbに接続さ
れ、該PMOS13のドレインが第１の出力端子OUTaに接続さ
れると共に、NMOS14のドレインに接続されている。デー
タ線Dbには、データ信号Sda と相補的な第２のデータ信
号Sdb が図示しないメモリセルから出力されるようにな
っている。このPMOS13は、ソースとドレインとの導通状
態がノードNAのレベルに基づいて制御されてオン状態に
なった時にデータ信号Sdb のレベルを出力端子OUTaから
出力する機能を有している。NMOS14のソースは、ノード
NCに接続されている。このNMOS14は、ドレインとソース
との導通状態がノードNAのレベルに基づいて制御されて
オン状態になった時にノードNCのレベルを出力端子OUTa
から出力する機能を有している。
【００１４】更に、ノードNAは、第１導電型の第４のト
ランジスタ（例えば、PMOS）15のゲートに接続されてい
る。PMOS15のソースは、データ線Dbに接続されている。
PMOS15のドレインはノードNBを介して第２の抵抗手段で
あるNMOS16のドレイン及びゲートに接続されている。こ
のPMOS15は、ソースとドレインとの導通状態がノードNA
のレベルに基づいて制御されてオン状態になり、データ
信号Sdb のレベルをノードNBに伝達する機能を有してい
る。NMOS16のソースは、第４のノードNDに接続されてい
る。このNMOS16は、ノードNBの電位を設定する機能を有
している。ノードNBは、第１導電型の第５のトランジス
タ（例えば、PMOS）17のゲート及び第２導電型の第６の
トランジスタ（例えば、NMOS）18のゲートに接続されて
いる。PMOS17のソースはデータ線Daに接続され、該PMOS
17のドレインが出力端子OUTbに接続されると共に、NMOS
18のドレインに接続されている。NMOS18のソースは、ノ
ードNDに接続されている。PMOS17は、ソースとドレイン
との導通状態がノードNBのレベルに基づいて制御されて
オン状態になった時にデータ信号Sda のレベルを出力端
子OUTbから出力する機能を有している。NMOS18は、ドレ
インとソースとの導通状態がノードNBのレベルに基づい
て制御されてオン状態になった時にノードNDのレベルを
出力端子OUTbから出力する機能を有している。
ランジスタ（例えば、PMOS）15のゲートに接続されてい
る。PMOS15のソースは、データ線Dbに接続されている。
PMOS15のドレインはノードNBを介して第２の抵抗手段で
あるNMOS16のドレイン及びゲートに接続されている。こ
のPMOS15は、ソースとドレインとの導通状態がノードNA
のレベルに基づいて制御されてオン状態になり、データ
信号Sdb のレベルをノードNBに伝達する機能を有してい
る。NMOS16のソースは、第４のノードNDに接続されてい
る。このNMOS16は、ノードNBの電位を設定する機能を有
している。ノードNBは、第１導電型の第５のトランジス
タ（例えば、PMOS）17のゲート及び第２導電型の第６の
トランジスタ（例えば、NMOS）18のゲートに接続されて
いる。PMOS17のソースはデータ線Daに接続され、該PMOS
17のドレインが出力端子OUTbに接続されると共に、NMOS
18のドレインに接続されている。NMOS18のソースは、ノ
ードNDに接続されている。PMOS17は、ソースとドレイン
との導通状態がノードNBのレベルに基づいて制御されて
オン状態になった時にデータ信号Sda のレベルを出力端
子OUTbから出力する機能を有している。NMOS18は、ドレ
インとソースとの導通状態がノードNBのレベルに基づい
て制御されてオン状態になった時にノードNDのレベルを
出力端子OUTbから出力する機能を有している。
【００１５】ノードNCは、第２導電型の第７のトランジ
スタ（例えば、NMOS）19のドレインに接続され、該NMOS
19のソースがグランドに接続されている。ノードNDは、
第２導電型の第８のトランジスタであるNMOS20のドレイ
ンに接続され、該NMOS20のソースがグランドに接続され
ている。NMOS19,20 のゲートには、センスアンプイネー
ブル信号ENが入力されるようになっている。これらのNM
OS19,20 は、ドレインとソースとの導通状態がセンスア
ンプイネーブル信号ENに基づいて制御されるようになっ
ている。次に、図１の動作を説明する。センスアンプイ
ネーブル信号ENが活性を示す時（本実施形態では
“Ｈ”）、NMOS19,20 がオン状態になり、このセンスア
ンプが動作する。そして、例えば、データ信号Sda が
“Ｈ”かつデータ信号Sdb が“Ｌ”になったとする。こ
の時、データ信号Sda とデータ信号Sdb との間には、メ
モリセル電流Δｉだけの電流差がある。この電流差によ
り、ノードNAは“Ｈ”になり、かつノードNBが“Ｌ”に
なる。ここで、NMOS19とNMOS20とが独立しているので、
NMOS12のソース及びNMOS16のソースはそれぞれ独立して
データ信号Sda 及びデータ信号Sdb の各電流と各レベル
とに応じて電位が変動する。このため、ノードNDのレベ
ルはグランドレベルになり、ノードNBのレベルがより低
いレベルになる。これに伴ない、ノードNAのレベルもよ
り高いレベルになる。
スタ（例えば、NMOS）19のドレインに接続され、該NMOS
19のソースがグランドに接続されている。ノードNDは、
第２導電型の第８のトランジスタであるNMOS20のドレイ
ンに接続され、該NMOS20のソースがグランドに接続され
ている。NMOS19,20 のゲートには、センスアンプイネー
ブル信号ENが入力されるようになっている。これらのNM
OS19,20 は、ドレインとソースとの導通状態がセンスア
ンプイネーブル信号ENに基づいて制御されるようになっ
ている。次に、図１の動作を説明する。センスアンプイ
ネーブル信号ENが活性を示す時（本実施形態では
“Ｈ”）、NMOS19,20 がオン状態になり、このセンスア
ンプが動作する。そして、例えば、データ信号Sda が
“Ｈ”かつデータ信号Sdb が“Ｌ”になったとする。こ
の時、データ信号Sda とデータ信号Sdb との間には、メ
モリセル電流Δｉだけの電流差がある。この電流差によ
り、ノードNAは“Ｈ”になり、かつノードNBが“Ｌ”に
なる。ここで、NMOS19とNMOS20とが独立しているので、
NMOS12のソース及びNMOS16のソースはそれぞれ独立して
データ信号Sda 及びデータ信号Sdb の各電流と各レベル
とに応じて電位が変動する。このため、ノードNDのレベ
ルはグランドレベルになり、ノードNBのレベルがより低
いレベルになる。これに伴ない、ノードNAのレベルもよ
り高いレベルになる。
【００１６】ノードNAのレベルはPMOS13とNMOS14とで構
成されたインバータで反転され、かつ所定の論理レベル
に変換されて出力信号Souta として出力端子OUTaから出
力される。同様に、ノードNBのレベルはPMOS17とNMOS18
とで構成されたインバータで反転され、かつ所定の論理
レベルに変換されて出力信号Soutb として出力端子OUTb
から出力される。ここで、PMOS13のソースは、“Ｌ”の
データ信号Sdb が出力されたデータ線Dbに接続されてい
る。そのため、PMOS13とNMOS14とで構成されたインバー
タは、入力側の閾値が低くなるので、ノードNAが“Ｈ”
になった時、より速くかつより安定したレベルの変換を
行う。同様に、PMOS17のソースは、“Ｈ”のデータ信号
Sda が出力されたデータ線Daに接続されている。そのた
め、PMOS17とNMOS18とで構成されたインバータは、入力
側の閾値が高くなるので、ノードNBが“Ｌ”になった
時、より速くかつより安定したレベルの変換を行う。従
って、センスアンプの出力信号Souta,Soutb は、それぞ
れより速く“Ｌ”及び“Ｈ”に遷移する。更に、このセ
ンスアンプは、例えば待機時等でセンスアンプイネーブ
ル信号ENが“Ｌ”になった時、NMOS19,20 がオフ状態に
なって動作が停止する。以上のように、この第１の実施
形態では、NMOS19とNMOS20とを独立させることにより、
ノードNC及びノードNDの各電位が独立して変動するよう
にしたので、ノードNA及びノードNBの各レベルが、
“Ｈ”はより高くかつ“Ｌ”がより低くなり、出力信号
Souta,Soutb の論理レベルがより速く遷移する。
成されたインバータで反転され、かつ所定の論理レベル
に変換されて出力信号Souta として出力端子OUTaから出
力される。同様に、ノードNBのレベルはPMOS17とNMOS18
とで構成されたインバータで反転され、かつ所定の論理
レベルに変換されて出力信号Soutb として出力端子OUTb
から出力される。ここで、PMOS13のソースは、“Ｌ”の
データ信号Sdb が出力されたデータ線Dbに接続されてい
る。そのため、PMOS13とNMOS14とで構成されたインバー
タは、入力側の閾値が低くなるので、ノードNAが“Ｈ”
になった時、より速くかつより安定したレベルの変換を
行う。同様に、PMOS17のソースは、“Ｈ”のデータ信号
Sda が出力されたデータ線Daに接続されている。そのた
め、PMOS17とNMOS18とで構成されたインバータは、入力
側の閾値が高くなるので、ノードNBが“Ｌ”になった
時、より速くかつより安定したレベルの変換を行う。従
って、センスアンプの出力信号Souta,Soutb は、それぞ
れより速く“Ｌ”及び“Ｈ”に遷移する。更に、このセ
ンスアンプは、例えば待機時等でセンスアンプイネーブ
ル信号ENが“Ｌ”になった時、NMOS19,20 がオフ状態に
なって動作が停止する。以上のように、この第１の実施
形態では、NMOS19とNMOS20とを独立させることにより、
ノードNC及びノードNDの各電位が独立して変動するよう
にしたので、ノードNA及びノードNBの各レベルが、
“Ｈ”はより高くかつ“Ｌ”がより低くなり、出力信号
Souta,Soutb の論理レベルがより速く遷移する。
【００１７】第２の実施形態 図３は、本発明の第２の実施形態を示すセンスアンプの
回路図であり、第１の実施形態を示す図１中の要素と共
通の要素には共通の符号が付されている。このセンスア
ンプでは、PMOS13のソースはデータ線Daに接続され、PM
OS17のソースがデータ線Dbに接続されている。他は、図
１と同様の構成である。図３の動作では、次の点が図１
と異なっている。例えば、データ信号Sda 及びデータ信
号Sdb がそれぞれ“Ｌ”から“Ｈ”及び“Ｈ”から
“Ｌ”に遷移する場合の前後を考える。この時、これら
の遷移の直後では、出力信号Souta は“Ｈ”、及び出力
信号Soutb が“Ｌ”であり、該出力信号Souta,Soutb
は、まだレベルが変化していない。そして、ノードNAは
“Ｌ”から“Ｈ”に遷移しようとし、ノードNBが“Ｈ”
から“Ｌ”に遷移しようとする。この時、ノードNAは
“Ｌ”でかつ出力信号Souta が“Ｈ”なので、PMOS11に
より多くの電流が流れる。そのため、ノードNAのレベル
は、より速くより高くなる。又、NMOS19とNMOS20が分離
されていることと、ノードNAのレベルがより速くかつよ
り高くなることから、ノードNBのレベルはより速くより
低くなる。従って、センスアンプの出力信号Souta,Sout
b がより速く“Ｌ”及び“Ｈ”レベルに遷移する。
回路図であり、第１の実施形態を示す図１中の要素と共
通の要素には共通の符号が付されている。このセンスア
ンプでは、PMOS13のソースはデータ線Daに接続され、PM
OS17のソースがデータ線Dbに接続されている。他は、図
１と同様の構成である。図３の動作では、次の点が図１
と異なっている。例えば、データ信号Sda 及びデータ信
号Sdb がそれぞれ“Ｌ”から“Ｈ”及び“Ｈ”から
“Ｌ”に遷移する場合の前後を考える。この時、これら
の遷移の直後では、出力信号Souta は“Ｈ”、及び出力
信号Soutb が“Ｌ”であり、該出力信号Souta,Soutb
は、まだレベルが変化していない。そして、ノードNAは
“Ｌ”から“Ｈ”に遷移しようとし、ノードNBが“Ｈ”
から“Ｌ”に遷移しようとする。この時、ノードNAは
“Ｌ”でかつ出力信号Souta が“Ｈ”なので、PMOS11に
より多くの電流が流れる。そのため、ノードNAのレベル
は、より速くより高くなる。又、NMOS19とNMOS20が分離
されていることと、ノードNAのレベルがより速くかつよ
り高くなることから、ノードNBのレベルはより速くより
低くなる。従って、センスアンプの出力信号Souta,Sout
b がより速く“Ｌ”及び“Ｈ”レベルに遷移する。
【００１８】以上のように、この第２の実施形態では、
PMOS13のソースをデータ線Daに接続し、かつPMOS17のソ
ースをデータ線Dbへ接続することにより、“Ｈ”のデー
タ線Daに接続されたPMOS11に流れる電流、或いは“Ｈ”
のデータ線Dbに接続されたPMOS15に流れる電流を第１の
実施形態よりも多くできるので、ノードNA及びノードNB
の各レベルが、“Ｈ”はより高くかつ“Ｌ”がより低く
なり、出力信号Souta,Soutb の論理レベルが第１の実施
形態よりも速く遷移する。尚、本発明は上記実施形態に
限定されず、種々の変形が可能である。その変形例とし
ては、例えば次のようなものがある。
PMOS13のソースをデータ線Daに接続し、かつPMOS17のソ
ースをデータ線Dbへ接続することにより、“Ｈ”のデー
タ線Daに接続されたPMOS11に流れる電流、或いは“Ｈ”
のデータ線Dbに接続されたPMOS15に流れる電流を第１の
実施形態よりも多くできるので、ノードNA及びノードNB
の各レベルが、“Ｈ”はより高くかつ“Ｌ”がより低く
なり、出力信号Souta,Soutb の論理レベルが第１の実施
形態よりも速く遷移する。尚、本発明は上記実施形態に
限定されず、種々の変形が可能である。その変形例とし
ては、例えば次のようなものがある。
【００１９】（ａ） 実施形態では、第１及び第２の抵
抗手段はドレインとゲートとを接続したNMOS12,16 で構
成されているが、これらを抵抗又はダイオードで構成し
てもよい。 （ｂ） 図４（ａ），（ｂ）は実施形態の変形例を示す
回路図であり、同図（ａ）では図１又は図３中のノード
NA，NB間にPMOS21のソース及びドレインがそれぞれ接続
され、該PMOS21のゲートにはイコライズ信号EQa が入力
されるようになっている。又、同図（ｂ）ではノードN
A，NB間にNMOS22のドレイン及びソースがそれぞれ接続
され、該NMOS22のゲートにはイコライズ信号EQb が入力
されるようになっている。そして、データ信号Sda 及び
データ信号Sdb が変化する前後の任意の時間に、イコラ
イズ信号EQa を“Ｌ”にするか又はイコライズ信号EQb
を“Ｈ”にすることにより、PMOS21又はNMOS22を導通状
態にしてノードNAとノードNBとのレベルをイコライズす
るようにしてもよい。これにより、ノードNA及びノード
NBのレベルの変化が更に速くなり、センスアンプの動作
を更に高速化できる。 （ｄ） 本発明のセンスアンプは、メモリセルから出力
された互いに相補的な第１及び第２のデータ信号を入力
して動作する電流駆動型のセンスアンプを内蔵するメモ
リ全般に適用できる。
抗手段はドレインとゲートとを接続したNMOS12,16 で構
成されているが、これらを抵抗又はダイオードで構成し
てもよい。 （ｂ） 図４（ａ），（ｂ）は実施形態の変形例を示す
回路図であり、同図（ａ）では図１又は図３中のノード
NA，NB間にPMOS21のソース及びドレインがそれぞれ接続
され、該PMOS21のゲートにはイコライズ信号EQa が入力
されるようになっている。又、同図（ｂ）ではノードN
A，NB間にNMOS22のドレイン及びソースがそれぞれ接続
され、該NMOS22のゲートにはイコライズ信号EQb が入力
されるようになっている。そして、データ信号Sda 及び
データ信号Sdb が変化する前後の任意の時間に、イコラ
イズ信号EQa を“Ｌ”にするか又はイコライズ信号EQb
を“Ｈ”にすることにより、PMOS21又はNMOS22を導通状
態にしてノードNAとノードNBとのレベルをイコライズす
るようにしてもよい。これにより、ノードNA及びノード
NBのレベルの変化が更に速くなり、センスアンプの動作
を更に高速化できる。 （ｄ） 本発明のセンスアンプは、メモリセルから出力
された互いに相補的な第１及び第２のデータ信号を入力
して動作する電流駆動型のセンスアンプを内蔵するメモ
リ全般に適用できる。
【００２０】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第７のトランジスタと第８のトランジスタと
を独立させることにより、第３のノード及び第４のノー
ドの各電位が独立して変動するようにしたので、第１の
ノード及び第２のノードの各レベルが、“Ｈ”はより高
くかつ“Ｌ”がより低くなり、第１及び第２の出力信号
の各論理レベルがより速く遷移する。そのため、センス
アンプの動作を高速化できる。第２の発明によれば、第
２のトランジスタの第１の電極を第１のデータ線に接続
し、かつ第５のトランジスタの第１の電極を第２のデー
タ線へ接続することにより、“Ｈ”の第１のデータ線に
接続された第１のトランジスタに流れる電流、或いは
“Ｈ”の第２のデータ線に接続された第４のトランジス
タに流れる電流を第１の発明よりも多くできるので、第
１のノード及びノード第２のノードの各レベルが、
“Ｈ”はより高くかつ“Ｌ”がより低くなり、第１及び
第２の出力信号の論理レベルが第１の発明よりも速く遷
移する。そのため、センスアンプの動作を第１の発明よ
りも高速化できる。
によれば、第７のトランジスタと第８のトランジスタと
を独立させることにより、第３のノード及び第４のノー
ドの各電位が独立して変動するようにしたので、第１の
ノード及び第２のノードの各レベルが、“Ｈ”はより高
くかつ“Ｌ”がより低くなり、第１及び第２の出力信号
の各論理レベルがより速く遷移する。そのため、センス
アンプの動作を高速化できる。第２の発明によれば、第
２のトランジスタの第１の電極を第１のデータ線に接続
し、かつ第５のトランジスタの第１の電極を第２のデー
タ線へ接続することにより、“Ｈ”の第１のデータ線に
接続された第１のトランジスタに流れる電流、或いは
“Ｈ”の第２のデータ線に接続された第４のトランジス
タに流れる電流を第１の発明よりも多くできるので、第
１のノード及びノード第２のノードの各レベルが、
“Ｈ”はより高くかつ“Ｌ”がより低くなり、第１及び
第２の出力信号の論理レベルが第１の発明よりも速く遷
移する。そのため、センスアンプの動作を第１の発明よ
りも高速化できる。
【図１】本発明の第１の実施形態のセンスアンプの回路
図である。
図である。
【図２】従来のセンスアンプの回路図である。
【図３】本発明の第２の実施形態のセンスアンプの回路
図である。
図である。
【図４】変形例を示す回路図である。
11，13〜15，17〜20 トランジスタ 12，16 抵抗手段 Da，Db データ線 EN センスアンプイネーブル
信号 NA，NB，NC，ND ノード OUTa，OUTb 出力端子 Sda ，Sdb データ信号
信号 NA，NB，NC，ND ノード OUTa，OUTb 出力端子 Sda ，Sdb データ信号
Claims (2)
- 【請求項１】 センスアンプイネーブル信号が活性を示
す時に動作し、メモリセルから出力された互いに相補的
な第１及び第２のデータ信号をそれぞれ第１及び第２の
データ線を介して入力し、該第１及び第２のデータ信号
を高レベル又は低レベルに変換して第１及び第２の出力
端子からそれぞれ出力するセンスアンプにおいて、 第１の電極が前記第１のデータ線に接続され、第２の電
極が第１のノードに接続され、該第１の電極と該第２の
電極との導通状態が第２のノードのレベルに基づいて制
御されてオン状態になり、前記第１のデータ信号のレベ
ルを該第１のノードに伝達する第１導電型の第１のトラ
ンジスタと、 前記第１のノードと第３のノードとの間に接続され、該
第１のノードのレベルを設定する第１の抵抗手段と、 第１の電極が前記第２のデータ線に接続され、第２の電
極が前記第１の出力端子に接続され、該第１の電極と該
第２の電極との導通状態が前記第１のノードのレベルに
基づいて制御されてオン状態になった時に前記第２のデ
ータ信号のレベルを該第１の出力端子から出力する第１
導電型の第２のトランジスタと、 第１の電極が前記第１の出力端子に接続され、第２の電
極が前記第３のノードに接続され、該第１の電極と該第
２の電極との導通状態が前記第１のノードのレベルに基
づいて制御されてオン状態になった時に該第３のノード
のレベルを該第１の出力端子から出力する第２導電型の
第３のトランジスタと、 第１の電極が前記第２のデータ線に接続され、第２の電
極が前記第２のノードに接続され、該第１の電極と該第
２の電極との導通状態が前記第１のノードのレベルに基
づいて制御されてオン状態になり、前記第２のデータ信
号のレベルを該第２のノードに伝達する第１導電型の第
４のトランジスタと、 前記第２のノードと第４のノードとの間に接続され、該
第２のノードのレベルを設定する第２の抵抗手段と、 第１の電極が前記第１のデータ線に接続され、第２の電
極が前記第２の出力端子に接続され、該第１の電極と該
第２の電極との導通状態が前記第２のノードのレベルに
基づいて制御されてオン状態になった時に前記第１のデ
ータ信号のレベルを該第２の出力端子から出力する第１
導電型の第５のトランジスタと、 第１の電極が前記第２の出力端子に接続され、第２の電
極が前記第４のノードに接続され、該第１の電極と該第
２の電極との導通状態が前記第２のノードのレベルに基
づいて制御されてオン状態になった時に該第４のノード
のレベルを該第２の出力端子から出力する第２導電型の
第６のトランジスタと、 第１の電極が前記第３のノードに接続され、第２の電極
がグランドに接続され、該第１の電極と該第２の電極と
の導通状態が前記センスアンプイネーブル信号に基づい
て制御される第２導電型の第７のトランジスタと、 第１の電極が前記第４のノードに接続され、第２の電極
がグランドに接続され、該第１の電極と該第２の電極と
の導通状態が前記センスアンプイネーブル信号に基づい
て前記第７のトランジスタと同時に制御される第２導電
型の第８のトランジスタとを、 備えたことを特徴とするセンスアンプ。 - 【請求項２】 センスアンプイネーブル信号が活性を示
す時に動作し、メモリセルから出力された互いに相補的
な第１及び第２のデータ信号をそれぞれ第１及び第２の
データ線を介して入力し、該第１及び第２のデータ信号
を所定のレベルに変換して第１及び第２の出力端子から
それぞれ出力するセンスアンプにおいて、 請求項１記載の第１のトランジスタ、第１の抵抗手段、
第３のトランジスタ、第４のトランジスタ、第２の抵抗
手段、第６のトランジスタ、第７のトランジスタ、及び
第８のトランジスタと、 第１の電極が前記第１のデータ線に接続され、第２の電
極が前記第１の出力端子に接続され、該第１の電極と該
第２の電極との導通状態が前記第１のノードのレベルに
基づいて制御されてオン状態になった時に前記第１のデ
ータ信号のレベルを該第１の出力端子から出力する第１
導電型の第２のトランジスタと、 第１の電極が前記第２のデータ線に接続され、第２の電
極が前記第２の出力端子に接続され、該第１の電極と該
第２の電極との導通状態が前記第２のノードのレベルに
基づいて制御されてオン状態になった時に前記第２のデ
ータ信号のレベルを該第２の出力端子から出力する第１
導電型の第５のトランジスタとを、 備えたことを特徴とするセンスアンプ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9060445A JPH10255480A (ja) | 1997-03-14 | 1997-03-14 | センスアンプ |
| US09/037,425 US6081138A (en) | 1997-03-14 | 1998-03-10 | High-speed sense amplifier |
| KR1019980008041A KR100344865B1 (ko) | 1997-03-14 | 1998-03-11 | 센스증폭기 |
| DE69827314T DE69827314T2 (de) | 1997-03-14 | 1998-03-12 | Abfühlverstärker |
| TW087103643A TW365006B (en) | 1997-03-14 | 1998-03-12 | Inductive amplifier |
| EP98104519A EP0865043B1 (en) | 1997-03-14 | 1998-03-12 | Sense amplifier |
| CN98105573A CN1129909C (zh) | 1997-03-14 | 1998-03-13 | 读出放大器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9060445A JPH10255480A (ja) | 1997-03-14 | 1997-03-14 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10255480A true JPH10255480A (ja) | 1998-09-25 |
Family
ID=13142493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9060445A Withdrawn JPH10255480A (ja) | 1997-03-14 | 1997-03-14 | センスアンプ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6081138A (ja) |
| EP (1) | EP0865043B1 (ja) |
| JP (1) | JPH10255480A (ja) |
| KR (1) | KR100344865B1 (ja) |
| CN (1) | CN1129909C (ja) |
| DE (1) | DE69827314T2 (ja) |
| TW (1) | TW365006B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100322539B1 (ko) * | 1999-07-10 | 2002-03-18 | 윤종용 | 반도체 집적회로의 감지 증폭장치 |
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| KR100666488B1 (ko) | 2005-06-17 | 2007-01-09 | 삼성전자주식회사 | 로컬 센스 증폭기 및 그것을 구비한 반도체 메모리 장치 |
| CN103077741B (zh) * | 2012-12-31 | 2015-12-09 | 东南大学 | 一种低电压工作的sram的存储单元电路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0438793A (ja) * | 1990-06-04 | 1992-02-07 | Toshiba Corp | データ転送制御回路およびこれを用いたダイナミック型半導体記憶装置 |
| US5304874A (en) * | 1991-05-31 | 1994-04-19 | Thunderbird Technologies, Inc. | Differential latching inverter and random access memory using same |
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1997
- 1997-03-14 JP JP9060445A patent/JPH10255480A/ja not_active Withdrawn
-
1998
- 1998-03-10 US US09/037,425 patent/US6081138A/en not_active Expired - Fee Related
- 1998-03-11 KR KR1019980008041A patent/KR100344865B1/ko not_active IP Right Cessation
- 1998-03-12 TW TW087103643A patent/TW365006B/zh not_active IP Right Cessation
- 1998-03-12 DE DE69827314T patent/DE69827314T2/de not_active Expired - Lifetime
- 1998-03-12 EP EP98104519A patent/EP0865043B1/en not_active Expired - Lifetime
- 1998-03-13 CN CN98105573A patent/CN1129909C/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| TW365006B (en) | 1999-07-21 |
| DE69827314T2 (de) | 2005-11-24 |
| CN1129909C (zh) | 2003-12-03 |
| US6081138A (en) | 2000-06-27 |
| CN1198572A (zh) | 1998-11-11 |
| DE69827314D1 (de) | 2004-12-09 |
| EP0865043B1 (en) | 2004-11-03 |
| EP0865043A2 (en) | 1998-09-16 |
| KR19980080117A (ko) | 1998-11-25 |
| EP0865043A3 (en) | 1999-12-01 |
| KR100344865B1 (ko) | 2002-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |