JP3037077B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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Description
【０００１】
【産業上の利用分野】本発明は、ランダムアクセスメモ
リ（以下、ＲＡＭという）及びリードオンリメモリ（以
下、ＲＯＭという）等の半導体記憶装置における微小な
電位差を安定して増幅する半導体集積回路装置に関する
ものである。
リ（以下、ＲＡＭという）及びリードオンリメモリ（以
下、ＲＯＭという）等の半導体記憶装置における微小な
電位差を安定して増幅する半導体集積回路装置に関する
ものである。
【０００２】
【従来の技術】従来、このような半導体集積回路装置と
してはセンスアンプがある。図２は、従来のセンスアン
プを示す回路図である。図２には、プリチャージ用の２
個のＮチャネル型電界効果トランジスタ（以下、ＮＭＯ
Ｓという）１，２を介して電源電位Ｖｄｄに接続された
メモリセル３が示されている。メモリセル３はインバー
タ３−１及び３−２を有している。各インバータ３−
１，３−２は、互いの出力が相手方の入力側に接続され
てフリップフロップを形成し、データを保持する構成で
ある。ている。メモリセル３には、ワード線ｗの電位で
開閉制御されるＮＭＯＳ３−３とＮＭＯＳ３−４が設け
られ、ＮＭＯＳ３−３とＮＭＯＳ３−４がオン状態のと
き、保持データに応じた電位がビット線Ｂ，Ｂ／に出力
される。メモリセル３は正相と逆相のデータを出力し、
各ビット線Ｂ，Ｂ／の電位は、相補的なものとなる。各
ビット線Ｂ，Ｂ／は、カラムスイッチとして設けられた
ＮＭＯＳ４，５を介して正相データ線Ｄ及び逆相データ
線Ｄ／に、それぞれ接続されている。各データ線Ｄ，Ｄ
／がセンスアンプ１０に接続され、そのセンスアンプ１
０がデータ線Ｄ，Ｄ／の電位差を増幅して出力する。
してはセンスアンプがある。図２は、従来のセンスアン
プを示す回路図である。図２には、プリチャージ用の２
個のＮチャネル型電界効果トランジスタ（以下、ＮＭＯ
Ｓという）１，２を介して電源電位Ｖｄｄに接続された
メモリセル３が示されている。メモリセル３はインバー
タ３−１及び３−２を有している。各インバータ３−
１，３−２は、互いの出力が相手方の入力側に接続され
てフリップフロップを形成し、データを保持する構成で
ある。ている。メモリセル３には、ワード線ｗの電位で
開閉制御されるＮＭＯＳ３−３とＮＭＯＳ３−４が設け
られ、ＮＭＯＳ３−３とＮＭＯＳ３−４がオン状態のと
き、保持データに応じた電位がビット線Ｂ，Ｂ／に出力
される。メモリセル３は正相と逆相のデータを出力し、
各ビット線Ｂ，Ｂ／の電位は、相補的なものとなる。各
ビット線Ｂ，Ｂ／は、カラムスイッチとして設けられた
ＮＭＯＳ４，５を介して正相データ線Ｄ及び逆相データ
線Ｄ／に、それぞれ接続されている。各データ線Ｄ，Ｄ
／がセンスアンプ１０に接続され、そのセンスアンプ１
０がデータ線Ｄ，Ｄ／の電位差を増幅して出力する。
【０００３】センスアンプ１０は、各データ線Ｄ，Ｄ／
の電位をそれぞれゲートに入力するＮＭＯＳ１１，１２
を備えている。各ＮＭＯＳ１１，１２のドレインは、ノ
ードＮ１１，Ｎ１２でＰＭＯＳ１３，１４のドレインに
それぞれ接続され、それらＰＭＯＳ１３，１４のソース
が共に電源電位Ｖｄｄに接続されている。各ＰＭＯＳ１
３，１４のゲートはノードＮ１２に接続され、各ＰＭＯ
Ｓ１３，１４の導通状態がノードＮ１２の電位で制御さ
れる接続である。ノードＮ１１の電位がインバータ１６
を介して出力され、センスアンプ１０の出力とされてい
る。ＮＭＯＳ１１，１２のソースはＮＭＯＳ１５のドレ
インに共通に接続され、このＮＭＯＳ１５のソースが接
地電位Ｖｓｓに接続されている。ＮＭＯＳ１５は、ゲー
トに入力された制御信号に基づきオン、オフするもので
ある。カラムスイッチのＮＭＯＳ４，５がオン状態にな
ると、各データ線Ｄ，Ｄ／の電位はメモリセル３の保持
データに応じた電位となる。センスアンプ１０はＮＭＯ
Ｓ１５がオン状態のときにデータ線Ｄ，Ｄ／の微小な電
位差を増幅して、出力する。
の電位をそれぞれゲートに入力するＮＭＯＳ１１，１２
を備えている。各ＮＭＯＳ１１，１２のドレインは、ノ
ードＮ１１，Ｎ１２でＰＭＯＳ１３，１４のドレインに
それぞれ接続され、それらＰＭＯＳ１３，１４のソース
が共に電源電位Ｖｄｄに接続されている。各ＰＭＯＳ１
３，１４のゲートはノードＮ１２に接続され、各ＰＭＯ
Ｓ１３，１４の導通状態がノードＮ１２の電位で制御さ
れる接続である。ノードＮ１１の電位がインバータ１６
を介して出力され、センスアンプ１０の出力とされてい
る。ＮＭＯＳ１１，１２のソースはＮＭＯＳ１５のドレ
インに共通に接続され、このＮＭＯＳ１５のソースが接
地電位Ｖｓｓに接続されている。ＮＭＯＳ１５は、ゲー
トに入力された制御信号に基づきオン、オフするもので
ある。カラムスイッチのＮＭＯＳ４，５がオン状態にな
ると、各データ線Ｄ，Ｄ／の電位はメモリセル３の保持
データに応じた電位となる。センスアンプ１０はＮＭＯ
Ｓ１５がオン状態のときにデータ線Ｄ，Ｄ／の微小な電
位差を増幅して、出力する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
センスアンプでは、次のような課題があった。製造プロ
セス状のバラツキあるいはマスクずれ等により、記憶装
置の内の複数のメモリセルには、トランジスタパラメー
タのバラツキがある。そのため、データ線Ｄ，Ｄ／に対
して出力される電位あるいは電流にばらつきが発生し、
センスアンプ１０の出力に変動が生じるという課題があ
った。
センスアンプでは、次のような課題があった。製造プロ
セス状のバラツキあるいはマスクずれ等により、記憶装
置の内の複数のメモリセルには、トランジスタパラメー
タのバラツキがある。そのため、データ線Ｄ，Ｄ／に対
して出力される電位あるいは電流にばらつきが発生し、
センスアンプ１０の出力に変動が生じるという課題があ
った。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、所定の第１の電位及びデータ線間に
接続され、該データ線から入力した電流値の変化に応じ
たバイアス電位を設定するバイアス発生回路と、前記バ
イアス電位に基づいて導通状態の変化するトランジスタ
と該トランジスタに対して直列の負荷とを有し、前記デ
ータ線と所定の第２の電位間に接続されて該データ線の
電位に対応した電位を出力する増幅回路とを、半導体集
積回路装置に備えている。第２の発明は、第１の発明の
半導体集積回路装置におけるバイアス発生回路及び増幅
回路は、制御信号により前記第１の電位または前記第２
の電位に対する接続を遮断するトランジスタをそれぞれ
備えている。
を解決するために、所定の第１の電位及びデータ線間に
接続され、該データ線から入力した電流値の変化に応じ
たバイアス電位を設定するバイアス発生回路と、前記バ
イアス電位に基づいて導通状態の変化するトランジスタ
と該トランジスタに対して直列の負荷とを有し、前記デ
ータ線と所定の第２の電位間に接続されて該データ線の
電位に対応した電位を出力する増幅回路とを、半導体集
積回路装置に備えている。第２の発明は、第１の発明の
半導体集積回路装置におけるバイアス発生回路及び増幅
回路は、制御信号により前記第１の電位または前記第２
の電位に対する接続を遮断するトランジスタをそれぞれ
備えている。
【０００６】
【作用】第１の発明によれば、以上のように半導体集積
回路装置を構成したので、データ線から入力した電流値
の変化に応じたバイアス電位がバイアス発生回路で設定
され、増幅回路中のトランジスタの導通状態がそのバイ
アス電位で変化する。導通状態の変化したトランジスタ
と負荷を有した増幅回路は、データ線からの電流に基づ
き、データ線と第２の電位間を分圧してデータ線の電位
に対応した電位を出力する。第２の発明によれば、第１
の発明の半導体集積回路装置のバイアス発生回路及び増
幅回路では、例えば、増幅の必要のないとき、第１の電
位とまたは第２の電位との接続がトランジスタに与えら
れた制御信号に基づいて遮断される。従って、前記課題
を解決できるのである。
回路装置を構成したので、データ線から入力した電流値
の変化に応じたバイアス電位がバイアス発生回路で設定
され、増幅回路中のトランジスタの導通状態がそのバイ
アス電位で変化する。導通状態の変化したトランジスタ
と負荷を有した増幅回路は、データ線からの電流に基づ
き、データ線と第２の電位間を分圧してデータ線の電位
に対応した電位を出力する。第２の発明によれば、第１
の発明の半導体集積回路装置のバイアス発生回路及び増
幅回路では、例えば、増幅の必要のないとき、第１の電
位とまたは第２の電位との接続がトランジスタに与えら
れた制御信号に基づいて遮断される。従って、前記課題
を解決できるのである。
【０００７】
【実施例】図３は、本発明の概略を説明する構成ブロッ
ク図である。本発明の半導体集積回路装置は、バイアス
発生回路２１と増幅回路２２とを備えている。バイアス
発生回路２１と増幅回路２２とは、カラムスイッチのＮ
ＭＯＳ４，５を介して電位の与えられたデータ線Ｄ，Ｄ
／にそれぞれ接続され、バイアス発生回路２１の出力が
増幅回路２２に接続されている。即ち、バイアス発生回
路２１はデータ線Ｄ，Ｄ／からの電流に基づきバイアス
電位を発生し、増幅回路２２がそのバイアス電位を用い
てデータ線Ｄ，Ｄ／の電位差を増幅して出力する。
ク図である。本発明の半導体集積回路装置は、バイアス
発生回路２１と増幅回路２２とを備えている。バイアス
発生回路２１と増幅回路２２とは、カラムスイッチのＮ
ＭＯＳ４，５を介して電位の与えられたデータ線Ｄ，Ｄ
／にそれぞれ接続され、バイアス発生回路２１の出力が
増幅回路２２に接続されている。即ち、バイアス発生回
路２１はデータ線Ｄ，Ｄ／からの電流に基づきバイアス
電位を発生し、増幅回路２２がそのバイアス電位を用い
てデータ線Ｄ，Ｄ／の電位差を増幅して出力する。
【０００８】第１の実施例 図１は、本発明の第１の実施例を示す半導体集積回路装
置の回路図であり、この図において、図２と図３に共通
する要素には共通の符号が付されている。この半導体集
積回路装置は、正相データ線Ｄ及び逆相データ線Ｄ／に
接続されたバイアス発生回路３０と、そのデータ線Ｄに
接続された増幅回路４０と、データ線Ｄ／に接続された
増幅回路５０とを、備えている。バイアス発生回路３０
は負荷ＭＯＳを構成する２個のＰチャネル型電界効果ト
ランジスタ（以下、ＰＭＯＳという）３１，３２を備
え、それら各ＰＭＯＳ３１，３２のソースがデータ線
Ｄ，Ｄ／にそれぞれ接続されている。各ＰＭＯＳ３１，
３２の互いのドレインはノードＮ３０で接続されてい
る。ノードＮ３０にはＮＭＯＳ３３のドレインとゲート
とが接続され、そのＮＭＯＳ３３のソースが第１の電位
として接地電位Ｖｓｓに接続されている。増幅回路４０
は、バイアス発生回路のノードＮ３０の電位をゲートに
入力するＮＭＯＳ４１を備え、そのＮＭＯＳ４１のドレ
インは負荷抵抗４２を介してデータ線Ｄに接続されてい
る。ＮＭＯＳ４１のソースは第２の電位としての接地電
位Ｖｓｓに接続され、ＮＭＯＳ４１と抵抗４２の接続ノ
ードＮ４０が出力端子ｏｕｔ１に接続されている。増幅
回路５０は、バイアス発生回路のノードＮ３０の電位を
ゲートに入力するＮＭＯＳ５１を備え、そのＮＭＯＳ５
１のドレインが負荷抵抗５２を介してデータ線Ｄ／に接
続されている。ＮＭＯＳ５１のソースは接地電位Ｖｓｓ
に接続され、ＮＭＯＳ５１と抵抗５２の接続ノードＮ５
０が出力端子ｏｕｔ２に接続されている。
置の回路図であり、この図において、図２と図３に共通
する要素には共通の符号が付されている。この半導体集
積回路装置は、正相データ線Ｄ及び逆相データ線Ｄ／に
接続されたバイアス発生回路３０と、そのデータ線Ｄに
接続された増幅回路４０と、データ線Ｄ／に接続された
増幅回路５０とを、備えている。バイアス発生回路３０
は負荷ＭＯＳを構成する２個のＰチャネル型電界効果ト
ランジスタ（以下、ＰＭＯＳという）３１，３２を備
え、それら各ＰＭＯＳ３１，３２のソースがデータ線
Ｄ，Ｄ／にそれぞれ接続されている。各ＰＭＯＳ３１，
３２の互いのドレインはノードＮ３０で接続されてい
る。ノードＮ３０にはＮＭＯＳ３３のドレインとゲート
とが接続され、そのＮＭＯＳ３３のソースが第１の電位
として接地電位Ｖｓｓに接続されている。増幅回路４０
は、バイアス発生回路のノードＮ３０の電位をゲートに
入力するＮＭＯＳ４１を備え、そのＮＭＯＳ４１のドレ
インは負荷抵抗４２を介してデータ線Ｄに接続されてい
る。ＮＭＯＳ４１のソースは第２の電位としての接地電
位Ｖｓｓに接続され、ＮＭＯＳ４１と抵抗４２の接続ノ
ードＮ４０が出力端子ｏｕｔ１に接続されている。増幅
回路５０は、バイアス発生回路のノードＮ３０の電位を
ゲートに入力するＮＭＯＳ５１を備え、そのＮＭＯＳ５
１のドレインが負荷抵抗５２を介してデータ線Ｄ／に接
続されている。ＮＭＯＳ５１のソースは接地電位Ｖｓｓ
に接続され、ＮＭＯＳ５１と抵抗５２の接続ノードＮ５
０が出力端子ｏｕｔ２に接続されている。
【０００９】次に、図１の半導体集積回路装置の動作を
説明する。例えば、メモリセルからの微小電位差をデー
タ線Ｄ，Ｄ／を介して読出す場合、各ＰＭＯＳ３１，３
２がオン状態のとき、データ線Ｄ，Ｄ／から電流Ｉ1 ，
Ｉ1 ／が各ＰＭＯＳ３１，３２にそれぞれ流れる。ＮＭ
ＯＳ３３には、電流Ｉ1 ，Ｉ1 ／の合成電流Ｉ1 ＋Ｉ1
／が流れる。合成電流Ｉ1 ＋Ｉ1 ／の電流値は、データ
線Ｄ，Ｄ／の電位とＰＭＯＳ３１，３２及びＮＭＯＳ３
３の抵抗値によって決まる。ノードＮ３０の電位はその
合成電流Ｉ1 ＋Ｉ1 ／に基づいた電位となり、各増幅回
路４０，５０中のＮＭＯＳ４１，５１は、ノードＮ３０
の電位をバイアス電位としてゲートに取込む。そのた
め、各ＮＭＯＳ４１，５１の導通状態は、バイアス電位
によって制御される。各増幅回路４０，５０にも、デー
タ線Ｄ，Ｄ／から電流Ｉ2 ，Ｉ2 ／が流れるが、電流Ｉ
2 の値はデータ線Ｄの電位と抵抗４２とＮＭＯＳ４１の
導通状態で定まり、電流Ｉ2 ／の値はデータ線Ｄ／の電
位と抵抗５２とＮＭＯＳ５１の導通状態とで定まる。各
ノードＮ４０，５０の電位は、接地電位Ｖｓｓと各デー
タ線Ｄ，Ｄ／間の電位差が負荷抵抗４２，５２の抵抗値
とＮＭＯＳ４１，５１によって分圧された値となる。そ
のため、２個の出力端子ｏｕｔ1 ，ｏｕｔ2 からは、デ
ータ線Ｄ，Ｄ／の微小な電位差を増幅した電位差が出力
される。
説明する。例えば、メモリセルからの微小電位差をデー
タ線Ｄ，Ｄ／を介して読出す場合、各ＰＭＯＳ３１，３
２がオン状態のとき、データ線Ｄ，Ｄ／から電流Ｉ1 ，
Ｉ1 ／が各ＰＭＯＳ３１，３２にそれぞれ流れる。ＮＭ
ＯＳ３３には、電流Ｉ1 ，Ｉ1 ／の合成電流Ｉ1 ＋Ｉ1
／が流れる。合成電流Ｉ1 ＋Ｉ1 ／の電流値は、データ
線Ｄ，Ｄ／の電位とＰＭＯＳ３１，３２及びＮＭＯＳ３
３の抵抗値によって決まる。ノードＮ３０の電位はその
合成電流Ｉ1 ＋Ｉ1 ／に基づいた電位となり、各増幅回
路４０，５０中のＮＭＯＳ４１，５１は、ノードＮ３０
の電位をバイアス電位としてゲートに取込む。そのた
め、各ＮＭＯＳ４１，５１の導通状態は、バイアス電位
によって制御される。各増幅回路４０，５０にも、デー
タ線Ｄ，Ｄ／から電流Ｉ2 ，Ｉ2 ／が流れるが、電流Ｉ
2 の値はデータ線Ｄの電位と抵抗４２とＮＭＯＳ４１の
導通状態で定まり、電流Ｉ2 ／の値はデータ線Ｄ／の電
位と抵抗５２とＮＭＯＳ５１の導通状態とで定まる。各
ノードＮ４０，５０の電位は、接地電位Ｖｓｓと各デー
タ線Ｄ，Ｄ／間の電位差が負荷抵抗４２，５２の抵抗値
とＮＭＯＳ４１，５１によって分圧された値となる。そ
のため、２個の出力端子ｏｕｔ1 ，ｏｕｔ2 からは、デ
ータ線Ｄ，Ｄ／の微小な電位差を増幅した電位差が出力
される。
【００１０】図４は図１の出力特性図であり、この図を
参照しつつノードＮ４０，５０の電位を説明する。図４
には、バイアス電位が一定の場合のＮＭＯＳ４１，５１
におけるドレイン・ソース間電圧Ｖｄｓとドレイン電流
Ｉｄｓとが示され、さらに、電流Ｉ2 に関する負荷線Ｌ
と、Ｉ2 ／に関する負荷線Ｌ／とが、示されている。ノ
ードＮ４０，５０の電位、即ち各出力端子ｏｕｔ1 ，ｏ
ｕｔ2 からそれぞれ出力される電位Ｖ40，Ｖ50は、各負
荷線Ｌ，Ｌ／とバイアス電位の交点にそれぞれ対応する
電位となる。図５は、図１の出力状態を説明する図であ
る。製造時におけるプロセス等のバラツキのため電流Ｉ
1 ，Ｉ1 ／，Ｉ2 ，Ｉ2 ／が変化し、電流Ｉ1 ＋Δ
Ｉ1 ，Ｉ1 ／＋ΔＩ1 ／，Ｉ2 ＋ΔＩ2 ，Ｉ2 ＋ΔＩ2
／がバイアス発生回路３０及び増幅回路４０，５０に流
れる場合の出力状態を説明する。合成電流（Ｉ1 ＋ΔＩ
1 ）＋（Ｉ1 ／＋ΔＩ1 ／）なる電流がＮＭＯＳ３３に
流れ、バイアス電位がΔＶ上昇する。そのため、例え
ば、出力端子ｏｕｔ2 からの出力電位Ｖ50は、図５のＡ
点からＢ点に移動しようとする。一方、電流Ｉ2 も上昇
して電流Ｉ2 ＋ΔＩ2 となり、負荷線ＬがＬ＊となる。
そのため、出力端子ｏｕｔ2 からの出力電位Ｖ50は点Ｃ
となる。即ち、出力電位Ｖ50の変動が抑えられる。出力
電位Ｖ40についても同様であり、変動が抑えられる。以
上のように、本実施例では、バイアス発生回路３０で電
流Ｉ1 ，Ｉ1 ／からバイアス電位を生成し、そのバイア
ス電位で増幅回路４０，５０中のＮＭＯＳ４１，５１の
導通状態を制御する構成にしている。よって、増幅回路
４０，５０からのそれぞれの出力電位Ｖ40，Ｖ50の変動
が抑制され、スタティックＲＡＭ（ＳＲＡＭ）のセンス
アンプとして用いられた場合、この半導体集積回路装置
はデータ線間Ｄ，Ｄ／の微小な電位差を安定して増幅す
ることができる。
参照しつつノードＮ４０，５０の電位を説明する。図４
には、バイアス電位が一定の場合のＮＭＯＳ４１，５１
におけるドレイン・ソース間電圧Ｖｄｓとドレイン電流
Ｉｄｓとが示され、さらに、電流Ｉ2 に関する負荷線Ｌ
と、Ｉ2 ／に関する負荷線Ｌ／とが、示されている。ノ
ードＮ４０，５０の電位、即ち各出力端子ｏｕｔ1 ，ｏ
ｕｔ2 からそれぞれ出力される電位Ｖ40，Ｖ50は、各負
荷線Ｌ，Ｌ／とバイアス電位の交点にそれぞれ対応する
電位となる。図５は、図１の出力状態を説明する図であ
る。製造時におけるプロセス等のバラツキのため電流Ｉ
1 ，Ｉ1 ／，Ｉ2 ，Ｉ2 ／が変化し、電流Ｉ1 ＋Δ
Ｉ1 ，Ｉ1 ／＋ΔＩ1 ／，Ｉ2 ＋ΔＩ2 ，Ｉ2 ＋ΔＩ2
／がバイアス発生回路３０及び増幅回路４０，５０に流
れる場合の出力状態を説明する。合成電流（Ｉ1 ＋ΔＩ
1 ）＋（Ｉ1 ／＋ΔＩ1 ／）なる電流がＮＭＯＳ３３に
流れ、バイアス電位がΔＶ上昇する。そのため、例え
ば、出力端子ｏｕｔ2 からの出力電位Ｖ50は、図５のＡ
点からＢ点に移動しようとする。一方、電流Ｉ2 も上昇
して電流Ｉ2 ＋ΔＩ2 となり、負荷線ＬがＬ＊となる。
そのため、出力端子ｏｕｔ2 からの出力電位Ｖ50は点Ｃ
となる。即ち、出力電位Ｖ50の変動が抑えられる。出力
電位Ｖ40についても同様であり、変動が抑えられる。以
上のように、本実施例では、バイアス発生回路３０で電
流Ｉ1 ，Ｉ1 ／からバイアス電位を生成し、そのバイア
ス電位で増幅回路４０，５０中のＮＭＯＳ４１，５１の
導通状態を制御する構成にしている。よって、増幅回路
４０，５０からのそれぞれの出力電位Ｖ40，Ｖ50の変動
が抑制され、スタティックＲＡＭ（ＳＲＡＭ）のセンス
アンプとして用いられた場合、この半導体集積回路装置
はデータ線間Ｄ，Ｄ／の微小な電位差を安定して増幅す
ることができる。
【００１１】第２の実施例 図６は、本発明の第２の実施例を示す半導体集積回路装
置を示す回路図である。この半導体集積回路装置は、図
１の第１の実施例の回路中のトランジスタをすべてＰＭ
ＯＳで構成したものであり、データ線Ｄ，Ｄ／に接続さ
れたバイアス発生回路６０とデータ線Ｄに接続された増
幅回路７０と、データ線Ｄ／に接続された増幅回路８０
とを備えている。バイアス発生回路６０は負荷ＭＯＳを
構成する２個のＰＭＯＳ６１，６２を備え、それら各Ｐ
ＭＯＳ６１，６２のソースがデータ線Ｄ，Ｄ／にそれぞ
れ接続されている。各ＰＭＯＳ６１，６２の互いのドレ
インはノードＮ６０で接続されている。ノードＮ６０に
はＰＭＯＳ６３のソースとゲートが接続され、そのＰＭ
ＯＳ６３のドレインが接地電位Ｖｓｓに接続されてい
る。増幅回路７０はバイアス発生回路のノードＮ６０の
電位をゲートに入力すると共にソースがデータ線Ｄに接
続されたＰＭＯＳ７１を備え、そのＰＭＯＳ７１のドレ
インは負荷抵抗７２を介して接地電位Ｖｄｄに接続され
ている。ＰＭＯＳ７１と抵抗７２の接続ノードＮ７０が
出力端子ｏｕｔ１に接続されている。増幅回路８０は、
バイアス発生回路のノードＮ６０の電位をゲートに入力
するＰＭＯＳ８１を備え、そのＰＭＯＳ８１のドレイン
が負荷抵抗８２を介して接地電位Ｖｓｓに接続されてい
る。ＰＭＯＳ８１のソースがデータ線Ｄ／に接続され、
ＰＭＯＳ８１と抵抗８２の接続ノードＮ８０が出力端子
ｏｕｔ２に接続されている。
置を示す回路図である。この半導体集積回路装置は、図
１の第１の実施例の回路中のトランジスタをすべてＰＭ
ＯＳで構成したものであり、データ線Ｄ，Ｄ／に接続さ
れたバイアス発生回路６０とデータ線Ｄに接続された増
幅回路７０と、データ線Ｄ／に接続された増幅回路８０
とを備えている。バイアス発生回路６０は負荷ＭＯＳを
構成する２個のＰＭＯＳ６１，６２を備え、それら各Ｐ
ＭＯＳ６１，６２のソースがデータ線Ｄ，Ｄ／にそれぞ
れ接続されている。各ＰＭＯＳ６１，６２の互いのドレ
インはノードＮ６０で接続されている。ノードＮ６０に
はＰＭＯＳ６３のソースとゲートが接続され、そのＰＭ
ＯＳ６３のドレインが接地電位Ｖｓｓに接続されてい
る。増幅回路７０はバイアス発生回路のノードＮ６０の
電位をゲートに入力すると共にソースがデータ線Ｄに接
続されたＰＭＯＳ７１を備え、そのＰＭＯＳ７１のドレ
インは負荷抵抗７２を介して接地電位Ｖｄｄに接続され
ている。ＰＭＯＳ７１と抵抗７２の接続ノードＮ７０が
出力端子ｏｕｔ１に接続されている。増幅回路８０は、
バイアス発生回路のノードＮ６０の電位をゲートに入力
するＰＭＯＳ８１を備え、そのＰＭＯＳ８１のドレイン
が負荷抵抗８２を介して接地電位Ｖｓｓに接続されてい
る。ＰＭＯＳ８１のソースがデータ線Ｄ／に接続され、
ＰＭＯＳ８１と抵抗８２の接続ノードＮ８０が出力端子
ｏｕｔ２に接続されている。
【００１２】次に、図６の半導体集積回路装置の動作を
説明する。ＳＲＡＭのメモリセルからの微小電位差をデ
ータ線Ｄ，Ｄ／を介して読出す場合、第１の実施例と同
様に、各ＰＭＯＳ６１，６２がオン状態のとき、各デー
タ線Ｄ，Ｄ／から電流Ｉ1 ，Ｉ1 ／が各ＰＭＯＳ６１，
６２にそれぞれ流れる。ＰＭＯＳ６３には、電流Ｉ1 ，
Ｉ1 ／の合成電流Ｉ1 ＋Ｉ1 ／が流れ、ノードＮ６０の
電位はその合成電流Ｉ1 ＋Ｉ1 ／に基づいた電位とな
り、各増幅回路７０，８０中のＰＭＯＳ７１，８１のバ
イアス電位が生成される。各ＰＭＯＳ７１，８１の導通
状態はバイアス電位によって制御され、各増幅回路７
０，８０の２個の出力端子ｏｕｔ1 ，ｏｕｔ2 からは、
第１の実施例と同様にデータ線Ｄ，Ｄ／の微小な電位差
を増幅した電位差が出力される。製造時におけるプロセ
ス等のバラツキのためバイアス電位がΔＶ上昇し、ＰＭ
ＯＳ７１，８１へのバイアスが浅くなったとすると、例
えば、出力端子ｏｕｔ2からの出力電位Ｖ80は、 Ｖ80＝Ｒ・（Ｉ2 ＋ΔＩ2 ）／（Ｇｍ＋Ｒ） となる。ここで、Ｒは抵抗８２の抵抗値、ＧｍはＰＭＯ
Ｓ８１の相互コンダクタンスである。バイアス電位の変
化によってＧｍの値が小さくなり、Ｖ80はＩ2 ＋ΔＩ2
が大きくなっても、変動が抑制される。以上のように、
本実施例では第１の実施例と同様に、増幅回路７０，８
０からのそれぞれの出力電位Ｖ70，Ｖ80の変動が抑制さ
れ、ＳＲＡＭのセンスアンプとして用いられた場合、こ
の半導体集積回路装置はデータ線間Ｄ，Ｄ／の微小な電
位差を安定して増幅することができる。また、装置内の
トランジスタをすべてＰＭＯＳで構成しているので、パ
ターン面積を縮小することができる。
説明する。ＳＲＡＭのメモリセルからの微小電位差をデ
ータ線Ｄ，Ｄ／を介して読出す場合、第１の実施例と同
様に、各ＰＭＯＳ６１，６２がオン状態のとき、各デー
タ線Ｄ，Ｄ／から電流Ｉ1 ，Ｉ1 ／が各ＰＭＯＳ６１，
６２にそれぞれ流れる。ＰＭＯＳ６３には、電流Ｉ1 ，
Ｉ1 ／の合成電流Ｉ1 ＋Ｉ1 ／が流れ、ノードＮ６０の
電位はその合成電流Ｉ1 ＋Ｉ1 ／に基づいた電位とな
り、各増幅回路７０，８０中のＰＭＯＳ７１，８１のバ
イアス電位が生成される。各ＰＭＯＳ７１，８１の導通
状態はバイアス電位によって制御され、各増幅回路７
０，８０の２個の出力端子ｏｕｔ1 ，ｏｕｔ2 からは、
第１の実施例と同様にデータ線Ｄ，Ｄ／の微小な電位差
を増幅した電位差が出力される。製造時におけるプロセ
ス等のバラツキのためバイアス電位がΔＶ上昇し、ＰＭ
ＯＳ７１，８１へのバイアスが浅くなったとすると、例
えば、出力端子ｏｕｔ2からの出力電位Ｖ80は、 Ｖ80＝Ｒ・（Ｉ2 ＋ΔＩ2 ）／（Ｇｍ＋Ｒ） となる。ここで、Ｒは抵抗８２の抵抗値、ＧｍはＰＭＯ
Ｓ８１の相互コンダクタンスである。バイアス電位の変
化によってＧｍの値が小さくなり、Ｖ80はＩ2 ＋ΔＩ2
が大きくなっても、変動が抑制される。以上のように、
本実施例では第１の実施例と同様に、増幅回路７０，８
０からのそれぞれの出力電位Ｖ70，Ｖ80の変動が抑制さ
れ、ＳＲＡＭのセンスアンプとして用いられた場合、こ
の半導体集積回路装置はデータ線間Ｄ，Ｄ／の微小な電
位差を安定して増幅することができる。また、装置内の
トランジスタをすべてＰＭＯＳで構成しているので、パ
ターン面積を縮小することができる。
【００１３】第３の実施例 図７は、本発明の第３の実施例を示す半導体集積回路装
置の回路図である。この半導体集積回路装置は、第２の
実施例の回路中のトランジスタをすべてＮＭＯＳで構成
したものであり、データ線Ｄ，Ｄ／に接続されたバイア
ス発生回路９０とデータ線Ｄに接続された増幅回路１０
０と、データ線Ｄ／に接続された増幅回路１１０とを備
えている。バイアス発生回路９０は負荷ＭＯＳを構成す
る２個のＮＭＯＳ９１，９２を備え、それら各ＮＭＯＳ
９１，９２のドレインがデータ線Ｄ，Ｄ／にそれぞれ接
続されている。各ＮＭＯＳ９１，９２の互いのソースは
ノードＮ９０で接続されている。ノードＮ９０にはＮＭ
ＯＳ９３のドレインとゲートが接続され、そのＮＭＯＳ
９３のソースが接地電位Ｖｓｓに接続されている。増幅
回路１００はバイアス発生回路のノードＮ９０の電位を
ゲートに入力すると共にドレインが負荷抵抗１０２を介
してデータ線Ｄに接続されたＮＭＯＳ１０１を備え、そ
のＮＭＯＳ１０１のソースは接地電位Ｖｓｓに接続され
ている。ＮＭＯＳ１０１と抵抗１０２の接続ノードＮ１
００が出力端子ｏｕｔ１に接続されている。増幅回路１
１０は、バイアス発生回路のノードＮ９０の電位をゲー
トに入力するＮＭＯＳ１１１を備え、そのＮＭＯＳ１１
１のソースが接地電位Ｖｓｓに接続されている。ＮＭＯ
Ｓ１１１のドレインが負荷抵抗８２を介してデータ線Ｄ
／に接続され、ＮＭＯＳ１１１と抵抗１１２の接続ノー
ドＮ１１０が出力端子ｏｕｔ２に接続されている。
置の回路図である。この半導体集積回路装置は、第２の
実施例の回路中のトランジスタをすべてＮＭＯＳで構成
したものであり、データ線Ｄ，Ｄ／に接続されたバイア
ス発生回路９０とデータ線Ｄに接続された増幅回路１０
０と、データ線Ｄ／に接続された増幅回路１１０とを備
えている。バイアス発生回路９０は負荷ＭＯＳを構成す
る２個のＮＭＯＳ９１，９２を備え、それら各ＮＭＯＳ
９１，９２のドレインがデータ線Ｄ，Ｄ／にそれぞれ接
続されている。各ＮＭＯＳ９１，９２の互いのソースは
ノードＮ９０で接続されている。ノードＮ９０にはＮＭ
ＯＳ９３のドレインとゲートが接続され、そのＮＭＯＳ
９３のソースが接地電位Ｖｓｓに接続されている。増幅
回路１００はバイアス発生回路のノードＮ９０の電位を
ゲートに入力すると共にドレインが負荷抵抗１０２を介
してデータ線Ｄに接続されたＮＭＯＳ１０１を備え、そ
のＮＭＯＳ１０１のソースは接地電位Ｖｓｓに接続され
ている。ＮＭＯＳ１０１と抵抗１０２の接続ノードＮ１
００が出力端子ｏｕｔ１に接続されている。増幅回路１
１０は、バイアス発生回路のノードＮ９０の電位をゲー
トに入力するＮＭＯＳ１１１を備え、そのＮＭＯＳ１１
１のソースが接地電位Ｖｓｓに接続されている。ＮＭＯ
Ｓ１１１のドレインが負荷抵抗８２を介してデータ線Ｄ
／に接続され、ＮＭＯＳ１１１と抵抗１１２の接続ノー
ドＮ１１０が出力端子ｏｕｔ２に接続されている。
【００１４】図７の半導体集積回路装置の動作は第１，
第２の実施例と同様である。即ち、ＳＲＡＭのメモリセ
ルからの微小電位差をデータ線Ｄ，Ｄ／を介して読出す
場合、第１の実施例と同様に、各ＮＭＯＳ９１，９２が
オン状態のとき、各データ線Ｄ，Ｄ／から電流Ｉ1 ，Ｉ
1 ／が各ＮＭＯＳ９１，９２にそれぞれ流れる。ＮＭＯ
Ｓ９３には、電流Ｉ1 ，Ｉ1 ／の合成電流Ｉ1 ＋Ｉ1 ／
が流れ、ノードＮ６０の電位はその合成電流Ｉ1 ＋Ｉ1
／に基づいた電位となり、各増幅回路１００，１１０中
のＮＭＯＳ１０１，１１１のバイアス電位が生成され
る。各ＮＭＯＳ１０１，１１１の導通状態はバイアス電
位によって制御され、各増幅回路１００，１１０の２個
の出力端子ｏｕｔ1 ，ｏｕｔ2 からは、第１の実施例お
よび第２の実施例と同様に、データ線Ｄ，Ｄ／の微小な
電位差を増幅した電位差が出力される。以上のように、
本実施例では、第１，第２の実施例と同様に、ＳＲＡＭ
のセンスアンプとして用いられた場合、この半導体集積
回路装置はデータ線間Ｄ，Ｄ／の微小な電位差を安定し
て増幅することができる。また、装置内のトランジスタ
をすべてＮＭＯＳで構成しているので、パターン面積を
縮小できる。
第２の実施例と同様である。即ち、ＳＲＡＭのメモリセ
ルからの微小電位差をデータ線Ｄ，Ｄ／を介して読出す
場合、第１の実施例と同様に、各ＮＭＯＳ９１，９２が
オン状態のとき、各データ線Ｄ，Ｄ／から電流Ｉ1 ，Ｉ
1 ／が各ＮＭＯＳ９１，９２にそれぞれ流れる。ＮＭＯ
Ｓ９３には、電流Ｉ1 ，Ｉ1 ／の合成電流Ｉ1 ＋Ｉ1 ／
が流れ、ノードＮ６０の電位はその合成電流Ｉ1 ＋Ｉ1
／に基づいた電位となり、各増幅回路１００，１１０中
のＮＭＯＳ１０１，１１１のバイアス電位が生成され
る。各ＮＭＯＳ１０１，１１１の導通状態はバイアス電
位によって制御され、各増幅回路１００，１１０の２個
の出力端子ｏｕｔ1 ，ｏｕｔ2 からは、第１の実施例お
よび第２の実施例と同様に、データ線Ｄ，Ｄ／の微小な
電位差を増幅した電位差が出力される。以上のように、
本実施例では、第１，第２の実施例と同様に、ＳＲＡＭ
のセンスアンプとして用いられた場合、この半導体集積
回路装置はデータ線間Ｄ，Ｄ／の微小な電位差を安定し
て増幅することができる。また、装置内のトランジスタ
をすべてＮＭＯＳで構成しているので、パターン面積を
縮小できる。
【００１５】第４の実施例 図８は、本発明の第４の実施例を示す半導体集積回路装
置の回路図である。この半導体集積回路装置は、データ
線Ｄ，Ｄ／に接続されたバイアス発生回路１２０とデー
タ線Ｄに接続された増幅回路１３０と、データ線Ｄ／に
接続された増幅回路１４０とを備えている。バイアス発
生回路１２０は負荷ＭＯＳを構成する２個のＰＭＯＳ１
２１，１２２を備え、それら各ＰＭＯＳ１２１，１２２
のソースはデータ線Ｄ，Ｄ／にそれぞれ接続されてい
る。２個のＰＭＯＳ１２１，１２２のゲートには、制御
信号ＴＧが与えられ、各ＰＭＯＳ１２１，１２２の互い
のドレインはノードＮ１２０で接続されている。ノード
Ｎ１２０には、さらにＮＭＯＳ１２３のドレインが接続
され、そのＮＭＯＳ１２３のソースが接地電位Ｖｓｓに
接続されている。増幅回路１３０は、バイアス発生回路
のノードＮ１２０の電位をゲートに入力するＮＭＯＳ１
３１を備え、そのＮＭＯＳ１３１のドレインはデータ線
Ｄに接続されている。ＮＭＯＳ１３１のソースはＮＭＯ
Ｓ１３２のドレインに接続され、ＮＭＯＳ１３２のソー
スが接地電位Ｖｓｓに接続されている。ＮＭＯＳ１３１
とＮＭＯＳ１３２の接続ノードＮ１３０が出力端子ｏｕ
ｔ１に接続されている。ＮＭＯＳ１３２は負荷を構成す
ると共に貫通電流遮断用として用いられる。増幅回路１
４０は、バイアス発生回路のノードＮ１２０の電位をゲ
ートに入力するＮＭＯＳ１４１を備え、そのＮＭＯＳ１
４１のドレインがデータ線Ｄ／に接続されている。ＮＭ
ＯＳ１４１のソースはＮＭＯＳ１４２のドレインに接続
され、そのＮＭＯＳ１４２のソースが接地電位Ｖｓｓに
接続されている。ＮＭＯＳ１４１とＮＭＯＳ１４２の接
続ノードＮ１４０が出力端子ｏｕｔ２に接続されてい
る。ＮＭＯＳ１３２は負荷を構成すると共に貫通電流遮
断用として用いられる。各ＮＭＯＳ１２３，１３２，１
４２のゲートには、制御信号ＴＧがインバー１５０を介
して入力される構成である。
置の回路図である。この半導体集積回路装置は、データ
線Ｄ，Ｄ／に接続されたバイアス発生回路１２０とデー
タ線Ｄに接続された増幅回路１３０と、データ線Ｄ／に
接続された増幅回路１４０とを備えている。バイアス発
生回路１２０は負荷ＭＯＳを構成する２個のＰＭＯＳ１
２１，１２２を備え、それら各ＰＭＯＳ１２１，１２２
のソースはデータ線Ｄ，Ｄ／にそれぞれ接続されてい
る。２個のＰＭＯＳ１２１，１２２のゲートには、制御
信号ＴＧが与えられ、各ＰＭＯＳ１２１，１２２の互い
のドレインはノードＮ１２０で接続されている。ノード
Ｎ１２０には、さらにＮＭＯＳ１２３のドレインが接続
され、そのＮＭＯＳ１２３のソースが接地電位Ｖｓｓに
接続されている。増幅回路１３０は、バイアス発生回路
のノードＮ１２０の電位をゲートに入力するＮＭＯＳ１
３１を備え、そのＮＭＯＳ１３１のドレインはデータ線
Ｄに接続されている。ＮＭＯＳ１３１のソースはＮＭＯ
Ｓ１３２のドレインに接続され、ＮＭＯＳ１３２のソー
スが接地電位Ｖｓｓに接続されている。ＮＭＯＳ１３１
とＮＭＯＳ１３２の接続ノードＮ１３０が出力端子ｏｕ
ｔ１に接続されている。ＮＭＯＳ１３２は負荷を構成す
ると共に貫通電流遮断用として用いられる。増幅回路１
４０は、バイアス発生回路のノードＮ１２０の電位をゲ
ートに入力するＮＭＯＳ１４１を備え、そのＮＭＯＳ１
４１のドレインがデータ線Ｄ／に接続されている。ＮＭ
ＯＳ１４１のソースはＮＭＯＳ１４２のドレインに接続
され、そのＮＭＯＳ１４２のソースが接地電位Ｖｓｓに
接続されている。ＮＭＯＳ１４１とＮＭＯＳ１４２の接
続ノードＮ１４０が出力端子ｏｕｔ２に接続されてい
る。ＮＭＯＳ１３２は負荷を構成すると共に貫通電流遮
断用として用いられる。各ＮＭＯＳ１２３，１３２，１
４２のゲートには、制御信号ＴＧがインバー１５０を介
して入力される構成である。
【００１６】次に、図８の半導体集積回路装置の動作を
説明する。ＳＲＡＭのメモリセルからの微小電位差をデ
ータ線Ｄ，Ｄ／を介して読出す場合、第１〜第３の実施
例と同様に、制御信号ＴＧのレベルを“Ｌ”とすること
によって各ＰＭＯＳ１２１，１２２がオン状態とされ、
各データ線Ｄ，Ｄ／から電流Ｉ1 ，Ｉ1 ／がＰＭＯＳ１
２１，１２２にそれぞれ流れる。ＮＭＯＳ１２３には、
電流Ｉ1 ，Ｉ1 ／の合成電流Ｉ1 ＋Ｉ1 ／が流れ、ノー
ドＮ１２０の電位はその合成電流Ｉ1 ＋Ｉ1 ／に基づい
た電位となり、各増幅回路１３０，１４０中のＮＭＯＳ
１３１，１４１のバイアス電位が生成される。各ＮＭＯ
Ｓ１３１，１４１の導通状態はバイアス電位によって制
御され、各増幅回路１３０，１４０の２個の出力端子ｏ
ｕｔ1 ，ｏｕｔ2 からは、第１〜第３の実施例と同様
に、データ線Ｄ，Ｄ／の微小な電位差を増幅した電位差
が出力される。データ線Ｄ，Ｄ／の微小な電位差を増幅
した電位差を出力した後、制御信号ＴＧのレベルを
“Ｈ”とするとインバータ１５０の出力が“Ｌ”とな
り、各ＮＭＯＳ１２３，１３２，１４２とＰＭＯＳ１２
１，１２２がオフ状態とされる。以上のように、本実施
例においては、ＮＭＯＳ１２３，１３２，１４２が制御
信号ＴＧによってオン、オフ制御される構成にしている
ので、第１〜第３の実施例のように安定した出力電位差
が得られる他に、貫通電流を遮断することができる。そ
のため、低消費電力の半導体集積回路装置とすることが
できる。
説明する。ＳＲＡＭのメモリセルからの微小電位差をデ
ータ線Ｄ，Ｄ／を介して読出す場合、第１〜第３の実施
例と同様に、制御信号ＴＧのレベルを“Ｌ”とすること
によって各ＰＭＯＳ１２１，１２２がオン状態とされ、
各データ線Ｄ，Ｄ／から電流Ｉ1 ，Ｉ1 ／がＰＭＯＳ１
２１，１２２にそれぞれ流れる。ＮＭＯＳ１２３には、
電流Ｉ1 ，Ｉ1 ／の合成電流Ｉ1 ＋Ｉ1 ／が流れ、ノー
ドＮ１２０の電位はその合成電流Ｉ1 ＋Ｉ1 ／に基づい
た電位となり、各増幅回路１３０，１４０中のＮＭＯＳ
１３１，１４１のバイアス電位が生成される。各ＮＭＯ
Ｓ１３１，１４１の導通状態はバイアス電位によって制
御され、各増幅回路１３０，１４０の２個の出力端子ｏ
ｕｔ1 ，ｏｕｔ2 からは、第１〜第３の実施例と同様
に、データ線Ｄ，Ｄ／の微小な電位差を増幅した電位差
が出力される。データ線Ｄ，Ｄ／の微小な電位差を増幅
した電位差を出力した後、制御信号ＴＧのレベルを
“Ｈ”とするとインバータ１５０の出力が“Ｌ”とな
り、各ＮＭＯＳ１２３，１３２，１４２とＰＭＯＳ１２
１，１２２がオフ状態とされる。以上のように、本実施
例においては、ＮＭＯＳ１２３，１３２，１４２が制御
信号ＴＧによってオン、オフ制御される構成にしている
ので、第１〜第３の実施例のように安定した出力電位差
が得られる他に、貫通電流を遮断することができる。そ
のため、低消費電力の半導体集積回路装置とすることが
できる。
【００１７】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 第１〜第４の実施例では、半導体集積回路装置
をＳＲＡＭに対応するセンスアンプとしているが、例え
ば、ダイナミック型ＲＡＭ（ＤＲＡＭ）及びＲＯＭに対
応するセンスアンプとして用いることも可能であり、デ
ータ線の電位レベルに変動があっても、安定した電位を
出力するセンスアンプを構成する事ができる。 （２） 第４の実施例において、貫通電流遮断用のＮＭ
ＯＳ１２３，１４２は、負荷としての機能も果たす構成
としているが、負荷抵抗を別に設ける構成としてもよ
い。 （３） 第１〜第４の実施例で、各バイアス発生回路３
０，６０，９０，１２０と、増幅回路４０，５０，７
０，８０，１００，１１０，１３０，１４０とは、いず
れも接地電位に接続されているが、バイアス発生回路の
接続される電位と増幅回路の接続される電位とは、異な
ると構成としてもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 第１〜第４の実施例では、半導体集積回路装置
をＳＲＡＭに対応するセンスアンプとしているが、例え
ば、ダイナミック型ＲＡＭ（ＤＲＡＭ）及びＲＯＭに対
応するセンスアンプとして用いることも可能であり、デ
ータ線の電位レベルに変動があっても、安定した電位を
出力するセンスアンプを構成する事ができる。 （２） 第４の実施例において、貫通電流遮断用のＮＭ
ＯＳ１２３，１４２は、負荷としての機能も果たす構成
としているが、負荷抵抗を別に設ける構成としてもよ
い。 （３） 第１〜第４の実施例で、各バイアス発生回路３
０，６０，９０，１２０と、増幅回路４０，５０，７
０，８０，１００，１１０，１３０，１４０とは、いず
れも接地電位に接続されているが、バイアス発生回路の
接続される電位と増幅回路の接続される電位とは、異な
ると構成としてもよい。
【００１８】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、データ線から入力した電流値の変化に応じた
バイアス電位を設定するバイアス発生回路とそのバイア
ス電位に基づいて導通状態の変化するトランジスタを有
し、データ線と所定の第２の電位間に接続されて該デー
タ線の電位に対応した電位を出力する増幅回路とを半導
体集積回路装置に備えているので、データ線の電位が変
動しても安定した電位を出力することができる。そのた
め、例えば、製造プロセスの影響でばらつきの予測され
るメモリ等における読出しの変動に対し、出力の安定し
たセンスアンプを構成することができる。第２の発明に
よれば、第１の発明の半導体集積回路装置におけるバイ
アス発生回路及び増幅回路は、制御信号により第１の電
位または第２の電位に対する接続を遮断するトランジス
タを有している。そのため、半導体集積回路装置が、例
えばセンスアンプとして用いられた場合、増幅の必要の
ないとき制御信号でバイアス発生回路及び増幅回路を第
１及び第２の電位から遮断することができる。よって、
第１の発明の半導体集積回路装置を低消費電力にするこ
とができる。
によれば、データ線から入力した電流値の変化に応じた
バイアス電位を設定するバイアス発生回路とそのバイア
ス電位に基づいて導通状態の変化するトランジスタを有
し、データ線と所定の第２の電位間に接続されて該デー
タ線の電位に対応した電位を出力する増幅回路とを半導
体集積回路装置に備えているので、データ線の電位が変
動しても安定した電位を出力することができる。そのた
め、例えば、製造プロセスの影響でばらつきの予測され
るメモリ等における読出しの変動に対し、出力の安定し
たセンスアンプを構成することができる。第２の発明に
よれば、第１の発明の半導体集積回路装置におけるバイ
アス発生回路及び増幅回路は、制御信号により第１の電
位または第２の電位に対する接続を遮断するトランジス
タを有している。そのため、半導体集積回路装置が、例
えばセンスアンプとして用いられた場合、増幅の必要の
ないとき制御信号でバイアス発生回路及び増幅回路を第
１及び第２の電位から遮断することができる。よって、
第１の発明の半導体集積回路装置を低消費電力にするこ
とができる。
【図１】本発明の第１の実施例を示す半導体集積回路装
置の回路図である。
置の回路図である。
【図２】従来のセンスアンプを示す回路図である。
【図３】本発明の概略を説明する構成ブロック図であ
る。
る。
【図４】図１の出力特性図である。
【図５】図１の出力状態を説明する図である。
【図６】本発明の第２の実施例を示す半導体集積回路装
置を示す回路図である。
置を示す回路図である。
【図７】本発明の第３の実施例を示す半導体集積回路装
置の回路図である。
置の回路図である。
【図８】本発明の第４の実施例を示す半導体集積回路装
置の回路図である。
置の回路図である。
３０，６０，９０，１２０ バイアス発生回路 ４０，５０，７０，８０，１００，１１０，１３０，１
４０ 増幅回路 Ｄ，Ｄ／ データ線
４０ 増幅回路 Ｄ，Ｄ／ データ線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419 G11C 17/00 634 H03F 3/45
Claims (2)
- 【請求項１】 所定の第１の電位とデータ線間に接続さ
れ、該データ線から入力した電流値の変化に応じたバイ
アス電位を設定するバイアス発生回路と、前記バイアス
電位に基づいて導通状態の変化するトランジスタと該ト
ランジスタに対して直列の負荷とを有し、前記データ線
と所定の第２の電位間に接続されて該データ線の電位に
対応した電位を出力する増幅回路とを、備えたことを特
徴とする半導体集積回路装置。 - 【請求項２】 前記バイアス発生回路及び増幅回路は、
制御信号により前記第１の電位または前記第２の電位に
対する接続を遮断するトランジスタをそれぞれ備えた、
ことを特徴とする請求項１記載の半導体集積回路装置。
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| JP20407594A JP3037077B2 (ja) | 1994-08-30 | 1994-08-30 | 半導体集積回路装置 |
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