JPH0729381A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0729381A JPH0729381A JP5172932A JP17293293A JPH0729381A JP H0729381 A JPH0729381 A JP H0729381A JP 5172932 A JP5172932 A JP 5172932A JP 17293293 A JP17293293 A JP 17293293A JP H0729381 A JPH0729381 A JP H0729381A
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Abstract
(57)【要約】
【目的】 差動型増幅回路において増幅後の消費電流を
低減する。 【構成】 第１の出力端子ＯＵＴ１の信号によってＰＭ
ＯＳ４１，４２及びＮＭＯＳ４３のゲートを帰還制御す
る。そのため、差動型増幅回路において、出力確定後の
定常電流を低減できる。
低減する。 【構成】 第１の出力端子ＯＵＴ１の信号によってＰＭ
ＯＳ４１，４２及びＮＭＯＳ４３のゲートを帰還制御す
る。そのため、差動型増幅回路において、出力確定後の
定常電流を低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、フリップフロ
ップ構造のメモリセルを有するスタティクＲＡＭ（ラン
ダムアクセスメモリ）等の半導体記憶装置といった半導
体集積回路装置において、その中に設けられる差動型増
幅回路の低消費電力化技術に関するものである。
ップ構造のメモリセルを有するスタティクＲＡＭ（ラン
ダムアクセスメモリ）等の半導体記憶装置といった半導
体集積回路装置において、その中に設けられる差動型増
幅回路の低消費電力化技術に関するものである。
【０００２】
【従来の技術】従来、例えば、半導体集積回路装置の１
つである半導体記憶装置は、多数のメモリセルがマトリ
クス状に配置されたメモリセルマトリクスを備え、アド
レス入力より決定される１本のワード線と一対のビット
線を選択することにより、１つのメモリセルを選択し、
それに対してデータの読み書きを行うようになってい
る。図２は、従来の半導体記憶装置（例えば、スタティ
クＲＡＭ）の一構成例を示す部分回路図である。このス
タティクＲＡＭは、フリップフロップ構造の複数のメモ
リセル１０を有し、それらがビット線ＢＬａ，ＢＬｂ対
及びワード線ＷＬにそれぞれ接続されている。メモリセ
ル１０は、たすき掛け接続された２個のＮチャネル型Ｍ
ＯＳトランジスタ（以下、ＮＭＯＳという）１１，１２
を有し、それらのＮＭＯＳ１１，１２のドレインが負荷
抵抗１３，１４を介してそれぞれ電源電位Ｖｃｃに接続
されると共に、それらのソースが接地電位Ｖｓｓに接続
されている。ＮＭＯＳ１１のドレインは、ワード線ＷＬ
でゲート制御されるトランスファゲート用のＮＭＯＳ１
５を介してビット線ＢＬａに接続されている。同様に、
ＮＭＯＳ１２のドレインは、ワード線ＷＬでゲート制御
されるトランスファゲート用のＮＭＯＳ１６を介してビ
ット線ＢＬｂに接続されている。ビット線ＢＬａ，ＢＬ
ｂ対は、その一端が負荷抵抗としてのＮＭＯＳ１７ａ，
１７ｂを介して電源電位Ｖｃｃに接続され、他端がトラ
ンスファゲート用のＮＭＯＳ１８ａ，１８ｂを介してデ
ータ線ＤＢａ，ＤＢｂ対に接続されている。ＮＭＯＳ１
８ａ，１８ｂは、カラム線ＣＬの信号によってオン，オ
フ制御される。データ線ＤＢａ，ＤＢｂ対の他端は、差
動型増幅回路（以下、センスアンプという）２０の第１
及び第２の入力端子ＩＮ１，ＩＮ２にそれぞれ接続され
ている。センスアンプ２０は、第１の入力端子ＩＮ１の
信号によってゲート制御されるＮＭＯＳ２１と、第２の
入力端子ＩＮ２の信号によってゲート制御されるＮＭＯ
Ｓ２２とを有し、それらのＮＭＯＳ２１，２２のドレイ
ンが、負荷用のＰチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯＳという）２３，２４を介して電源電位Ｖｃ
ｃに接続されている。ＰＭＯＳ２３，２４のゲートは共
通接続され、そのゲートが該ＰＭＯＳ２３のドレインに
接続されている。ＰＭＯＳ２４のドレインには、出力端
子ＯＵＴが接続されている。また、ＮＭＯＳ２１，２２
のソースは共通ノードＮに接続され、その共通ノードＮ
が定電流源２５を介して接地電位Ｖｓｓに接続されてい
る。
つである半導体記憶装置は、多数のメモリセルがマトリ
クス状に配置されたメモリセルマトリクスを備え、アド
レス入力より決定される１本のワード線と一対のビット
線を選択することにより、１つのメモリセルを選択し、
それに対してデータの読み書きを行うようになってい
る。図２は、従来の半導体記憶装置（例えば、スタティ
クＲＡＭ）の一構成例を示す部分回路図である。このス
タティクＲＡＭは、フリップフロップ構造の複数のメモ
リセル１０を有し、それらがビット線ＢＬａ，ＢＬｂ対
及びワード線ＷＬにそれぞれ接続されている。メモリセ
ル１０は、たすき掛け接続された２個のＮチャネル型Ｍ
ＯＳトランジスタ（以下、ＮＭＯＳという）１１，１２
を有し、それらのＮＭＯＳ１１，１２のドレインが負荷
抵抗１３，１４を介してそれぞれ電源電位Ｖｃｃに接続
されると共に、それらのソースが接地電位Ｖｓｓに接続
されている。ＮＭＯＳ１１のドレインは、ワード線ＷＬ
でゲート制御されるトランスファゲート用のＮＭＯＳ１
５を介してビット線ＢＬａに接続されている。同様に、
ＮＭＯＳ１２のドレインは、ワード線ＷＬでゲート制御
されるトランスファゲート用のＮＭＯＳ１６を介してビ
ット線ＢＬｂに接続されている。ビット線ＢＬａ，ＢＬ
ｂ対は、その一端が負荷抵抗としてのＮＭＯＳ１７ａ，
１７ｂを介して電源電位Ｖｃｃに接続され、他端がトラ
ンスファゲート用のＮＭＯＳ１８ａ，１８ｂを介してデ
ータ線ＤＢａ，ＤＢｂ対に接続されている。ＮＭＯＳ１
８ａ，１８ｂは、カラム線ＣＬの信号によってオン，オ
フ制御される。データ線ＤＢａ，ＤＢｂ対の他端は、差
動型増幅回路（以下、センスアンプという）２０の第１
及び第２の入力端子ＩＮ１，ＩＮ２にそれぞれ接続され
ている。センスアンプ２０は、第１の入力端子ＩＮ１の
信号によってゲート制御されるＮＭＯＳ２１と、第２の
入力端子ＩＮ２の信号によってゲート制御されるＮＭＯ
Ｓ２２とを有し、それらのＮＭＯＳ２１，２２のドレイ
ンが、負荷用のＰチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯＳという）２３，２４を介して電源電位Ｖｃ
ｃに接続されている。ＰＭＯＳ２３，２４のゲートは共
通接続され、そのゲートが該ＰＭＯＳ２３のドレインに
接続されている。ＰＭＯＳ２４のドレインには、出力端
子ＯＵＴが接続されている。また、ＮＭＯＳ２１，２２
のソースは共通ノードＮに接続され、その共通ノードＮ
が定電流源２５を介して接地電位Ｖｓｓに接続されてい
る。
【０００３】次に、図２のスタティクＲＡＭの読出し動
作を説明する。例えば、メモリセル１０内のＮＭＯＳ１
１がオン、ＮＭＯＳ１２がオフしているとする。読出し
動作時、図示しないデコーダによってワード線ＷＬが
“Ｈ”レベル、及びカラム線ＣＬが“Ｈ”レベルにな
り、読出し対象となるメモリセル１０が選択される。メ
モリセル１０が選択されると、該メモリセル１０内のＮ
ＭＯＳ１５，１６がオンし、該メモリセル１０の記憶デ
ータがビット線ＢＬａ，ＢＬｂへ転送される。即ち、ビ
ット線ＢＬａに“Ｌ”レベルが、ビット線ＢＬｂに
“Ｈ”レベルが転送される。このとき、ＮＭＯＳ１８
ａ，１８ｂもオン状態であるから、ビット線ＢＬａ，Ｂ
Ｌｂ上の記憶データは、データ線ＤＢａ，ＤＢｂへ転送
され、センスアンプ２０の入力端子ＩＮ１，ＩＮ２へ送
られる。一方のデータ線ＤＢａは“Ｌ”レベル、他方の
データ線ＤＢｂは“Ｈ”レベルであるから、センスアン
プ２０内のＮＭＯＳ２２はＮＭＯＳ２１に比べてより深
くバイアスされ、出力端子ＯＵＴが“Ｌ”レベルとな
り、これがメモリセル１０の記憶情報として出力され
る。データを書込む場合、書込みデータをデータ線ＤＢ
ａ，ＤＢｂ対へ入力し、ＮＭＯＳ１８ａ，１８ｂを介し
てビット線ＢＬａ，ＢＬｂ対へ送る。そして、図示しな
いデコーダで活性化されるワード線ＷＬ及びビット線Ｂ
Ｌａ，ＢＬｂ対で選択されたメモリセル１０内へ、該ビ
ット線ＢＬａ，ＢＬｂ対上のデータが書込まれる。
作を説明する。例えば、メモリセル１０内のＮＭＯＳ１
１がオン、ＮＭＯＳ１２がオフしているとする。読出し
動作時、図示しないデコーダによってワード線ＷＬが
“Ｈ”レベル、及びカラム線ＣＬが“Ｈ”レベルにな
り、読出し対象となるメモリセル１０が選択される。メ
モリセル１０が選択されると、該メモリセル１０内のＮ
ＭＯＳ１５，１６がオンし、該メモリセル１０の記憶デ
ータがビット線ＢＬａ，ＢＬｂへ転送される。即ち、ビ
ット線ＢＬａに“Ｌ”レベルが、ビット線ＢＬｂに
“Ｈ”レベルが転送される。このとき、ＮＭＯＳ１８
ａ，１８ｂもオン状態であるから、ビット線ＢＬａ，Ｂ
Ｌｂ上の記憶データは、データ線ＤＢａ，ＤＢｂへ転送
され、センスアンプ２０の入力端子ＩＮ１，ＩＮ２へ送
られる。一方のデータ線ＤＢａは“Ｌ”レベル、他方の
データ線ＤＢｂは“Ｈ”レベルであるから、センスアン
プ２０内のＮＭＯＳ２２はＮＭＯＳ２１に比べてより深
くバイアスされ、出力端子ＯＵＴが“Ｌ”レベルとな
り、これがメモリセル１０の記憶情報として出力され
る。データを書込む場合、書込みデータをデータ線ＤＢ
ａ，ＤＢｂ対へ入力し、ＮＭＯＳ１８ａ，１８ｂを介し
てビット線ＢＬａ，ＢＬｂ対へ送る。そして、図示しな
いデコーダで活性化されるワード線ＷＬ及びビット線Ｂ
Ｌａ，ＢＬｂ対で選択されたメモリセル１０内へ、該ビ
ット線ＢＬａ，ＢＬｂ対上のデータが書込まれる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
スタティクＲＡＭ内に設けられるセンスアンプ２０で
は、動作時に定電流源２５によって定電流を流し、第１
と第２の入力端子ＩＮ１，ＩＮ２における微少な入力電
位差を増幅するという特徴を持つが、その入力電位差を
充分に増幅した後でも定電流が流れ続けるため、消費電
力が増大するという問題があり、それを比較的簡単な回
路構成で解決することが困難であった。本発明は、前記
従来技術が持っていた課題として、消費電力の増大とい
う点について解決し、比較的簡単な回路構成で、増幅後
の消費電流を低減できる差動型増幅回路を備えた半導体
集積回路装置を提供することを目的とする。
スタティクＲＡＭ内に設けられるセンスアンプ２０で
は、動作時に定電流源２５によって定電流を流し、第１
と第２の入力端子ＩＮ１，ＩＮ２における微少な入力電
位差を増幅するという特徴を持つが、その入力電位差を
充分に増幅した後でも定電流が流れ続けるため、消費電
力が増大するという問題があり、それを比較的簡単な回
路構成で解決することが困難であった。本発明は、前記
従来技術が持っていた課題として、消費電力の増大とい
う点について解決し、比較的簡単な回路構成で、増幅後
の消費電流を低減できる差動型増幅回路を備えた半導体
集積回路装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、制御電極に入力される第１の入力信
号によって第１の出力端子に接続された第１の電極と共
通ノードに接続された第２の電極との間が導通制御され
る第１のトランジスタと、前記第１の入力信号に対して
相補的な第２の入力信号が制御電極に入力され、該第２
の入力信号によって第２の出力端子に接続された第１の
電極と前記共通ノードに接続された第２の電極との間が
導通制御される第２のトランジスタと、前記第１の出力
端子と第１の電源電位との間に接続された第１の負荷手
段と、前記第２の出力端子と前記第１の電源電位との間
に接続された第２の負荷手段と、前記共通ノードと第２
の電源電位との間に接続された定電流源とを、有する差
動型増幅回路を備えた半導体集積回路装置において、前
記差動型増幅回路に次のような回路を設けている。即
ち、本発明では、前記第１の負荷手段に直列接続され、
前記第１の出力端子の信号によってコンダクタンスが帰
還制御される第１の負荷素子と、前記第２の負荷手段に
直列接続され、前記第１の出力端子の信号によってコン
ダクタンスが帰還制御される第２の負荷素子と、前記定
電流源に直列接続され、前記第１の出力端子の信号によ
ってコンダクタンスが帰還制御される定電流素子とを、
前記差動型増幅回路に設けている。第２の発明では、第
１の発明の差動型増幅回路に、前記第１の出力端子の信
号の振幅制限を行って前記定電流素子に与える論理回路
を設けている。
を解決するために、制御電極に入力される第１の入力信
号によって第１の出力端子に接続された第１の電極と共
通ノードに接続された第２の電極との間が導通制御され
る第１のトランジスタと、前記第１の入力信号に対して
相補的な第２の入力信号が制御電極に入力され、該第２
の入力信号によって第２の出力端子に接続された第１の
電極と前記共通ノードに接続された第２の電極との間が
導通制御される第２のトランジスタと、前記第１の出力
端子と第１の電源電位との間に接続された第１の負荷手
段と、前記第２の出力端子と前記第１の電源電位との間
に接続された第２の負荷手段と、前記共通ノードと第２
の電源電位との間に接続された定電流源とを、有する差
動型増幅回路を備えた半導体集積回路装置において、前
記差動型増幅回路に次のような回路を設けている。即
ち、本発明では、前記第１の負荷手段に直列接続され、
前記第１の出力端子の信号によってコンダクタンスが帰
還制御される第１の負荷素子と、前記第２の負荷手段に
直列接続され、前記第１の出力端子の信号によってコン
ダクタンスが帰還制御される第２の負荷素子と、前記定
電流源に直列接続され、前記第１の出力端子の信号によ
ってコンダクタンスが帰還制御される定電流素子とを、
前記差動型増幅回路に設けている。第２の発明では、第
１の発明の差動型増幅回路に、前記第１の出力端子の信
号の振幅制限を行って前記定電流素子に与える論理回路
を設けている。
【０００６】
【作用】第１の発明によれば、以上のように差動型増幅
回路を備えた半導体集積回路装置を構成したので、例え
ば、第１のトランジスタの制御電極に“Ｈ”レベルの第
１の入力信号が入力されると共に、第２のトランジスタ
の制御電極に“Ｌ”レベルの第２の入力信号が入力され
ると、該第１のトランジスタが該第２のトランジスタよ
りも深くバイアスされ、第１の出力端子の電位が第２の
出力端子の電位よりも下がる。これにより、定電流素子
のバイアスが浅くなり、オン抵抗が大きくなる。第１及
び第２の負荷素子は深くバイアスされるが、定電流素子
によって電流が減少し、第１の出力端子から“Ｌ”レベ
ル、第２の出力端子から“Ｈ”レベルが出力される。次
に、第１のトランジスタの制御電極に“Ｌ”レベルの第
１の入力信号、第２のトランジスタの制御電極に“Ｈ”
レベルの第２の入力信号がそれぞれ入力されると、該第
２のトランジスタが該第１のトランジスタよりも深くバ
イアスされ、第１の出力端子の電位が第２の出力端子の
電位よりも上がる。これにより、第１及び第２の負荷素
子のバイアスが浅くなり、オン抵抗が大きくなる。定電
流素子は深くバイアスされるが、第１及び第２の負荷素
子のオン抵抗によって電流が減少し、第１の出力端子か
ら“Ｈ”レベル、第２の出力端子から“Ｌ”レベルが出
力される。第２の発明によれば、第１の出力端子の信号
の振幅が論理回路によって制限され、定電流素子へ帰還
される。そのため、定電流素子が遮断されない。従っ
て、前記課題を解決できるのである。
回路を備えた半導体集積回路装置を構成したので、例え
ば、第１のトランジスタの制御電極に“Ｈ”レベルの第
１の入力信号が入力されると共に、第２のトランジスタ
の制御電極に“Ｌ”レベルの第２の入力信号が入力され
ると、該第１のトランジスタが該第２のトランジスタよ
りも深くバイアスされ、第１の出力端子の電位が第２の
出力端子の電位よりも下がる。これにより、定電流素子
のバイアスが浅くなり、オン抵抗が大きくなる。第１及
び第２の負荷素子は深くバイアスされるが、定電流素子
によって電流が減少し、第１の出力端子から“Ｌ”レベ
ル、第２の出力端子から“Ｈ”レベルが出力される。次
に、第１のトランジスタの制御電極に“Ｌ”レベルの第
１の入力信号、第２のトランジスタの制御電極に“Ｈ”
レベルの第２の入力信号がそれぞれ入力されると、該第
２のトランジスタが該第１のトランジスタよりも深くバ
イアスされ、第１の出力端子の電位が第２の出力端子の
電位よりも上がる。これにより、第１及び第２の負荷素
子のバイアスが浅くなり、オン抵抗が大きくなる。定電
流素子は深くバイアスされるが、第１及び第２の負荷素
子のオン抵抗によって電流が減少し、第１の出力端子か
ら“Ｈ”レベル、第２の出力端子から“Ｌ”レベルが出
力される。第２の発明によれば、第１の出力端子の信号
の振幅が論理回路によって制限され、定電流素子へ帰還
される。そのため、定電流素子が遮断されない。従っ
て、前記課題を解決できるのである。
【０００７】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す半導体集積回路装
置（例えば、スタティクＲＡＭ）におけるセンスアンプ
の回路図である。このセンスアンプは、例えば図２のス
タティクＲＡＭに設けられるもので、従来のセンスアン
プ２０と同様に、入力用の第１，第２のトランジスタで
あるＮＭＯＳ３１，３２、第１，第２の負荷手段である
ＰＭＯＳ３３，３４、及び定電流源３５を有する他に、
新たに第１，第２の負荷素子であるＰＭＯＳ４１，４
２、及び定電流素子であるＮＭＯＳ４３が付加された構
成となっている。即ち、図２のデータ線ＤＢａに接続さ
れる第１の入力端子ＩＮ１がＮＭＯＳ３１のゲート（制
御電極）に接続されると共に、データ線ＤＢｂに接続さ
れる第２の入力端子ＩＮ２がＮＭＯＳ３２のゲートに接
続されている。ＮＭＯＳ３１のドレイン（第１の電極）
側の第１の出力端子ＯＵＴ１は、ＰＭＯＳ４１のドレイ
ン及びゲートに接続されると共に、ＮＭＯＳ３２のドレ
イン側の第２の出力端子ＯＵＴ２がＰＭＯＳ４２のドレ
インに接続され、該ＰＭＯＳ４１と４２のゲートが共通
接続されている。ＰＭＯＳ４１のソースがＰＭＯＳ３３
のドレイン及びゲートに接続されると共に、ＰＭＯＳ４
２のソースがＰＭＯＳ３４のドレインに接続され、その
ＰＭＯＳ３３と３４のゲートが共通接続されている。Ｐ
ＭＯＳ３３，３４のソースは、電源電位（第１の電源電
位）Ｖｃｃに接続されている。ＮＭＯＳ３１，３２のソ
ース（第２の電極）は共通ノードＮ１に接続され、該共
通ノードＮ１がＮＭＯＳ４３のドレインに接続されてい
る。ＮＭＯＳ４３のゲートは、出力端子ＯＵＴ１に帰還
接続され、さらに該ＮＭＯＳ４３のソースが、定電流源
３５を介して接地電位（第２の電源電位）Ｖｓｓに接続
されている。
置（例えば、スタティクＲＡＭ）におけるセンスアンプ
の回路図である。このセンスアンプは、例えば図２のス
タティクＲＡＭに設けられるもので、従来のセンスアン
プ２０と同様に、入力用の第１，第２のトランジスタで
あるＮＭＯＳ３１，３２、第１，第２の負荷手段である
ＰＭＯＳ３３，３４、及び定電流源３５を有する他に、
新たに第１，第２の負荷素子であるＰＭＯＳ４１，４
２、及び定電流素子であるＮＭＯＳ４３が付加された構
成となっている。即ち、図２のデータ線ＤＢａに接続さ
れる第１の入力端子ＩＮ１がＮＭＯＳ３１のゲート（制
御電極）に接続されると共に、データ線ＤＢｂに接続さ
れる第２の入力端子ＩＮ２がＮＭＯＳ３２のゲートに接
続されている。ＮＭＯＳ３１のドレイン（第１の電極）
側の第１の出力端子ＯＵＴ１は、ＰＭＯＳ４１のドレイ
ン及びゲートに接続されると共に、ＮＭＯＳ３２のドレ
イン側の第２の出力端子ＯＵＴ２がＰＭＯＳ４２のドレ
インに接続され、該ＰＭＯＳ４１と４２のゲートが共通
接続されている。ＰＭＯＳ４１のソースがＰＭＯＳ３３
のドレイン及びゲートに接続されると共に、ＰＭＯＳ４
２のソースがＰＭＯＳ３４のドレインに接続され、その
ＰＭＯＳ３３と３４のゲートが共通接続されている。Ｐ
ＭＯＳ３３，３４のソースは、電源電位（第１の電源電
位）Ｖｃｃに接続されている。ＮＭＯＳ３１，３２のソ
ース（第２の電極）は共通ノードＮ１に接続され、該共
通ノードＮ１がＮＭＯＳ４３のドレインに接続されてい
る。ＮＭＯＳ４３のゲートは、出力端子ＯＵＴ１に帰還
接続され、さらに該ＮＭＯＳ４３のソースが、定電流源
３５を介して接地電位（第２の電源電位）Ｖｓｓに接続
されている。
【０００８】図３は、図１に示すセンスアンプの動作波
形図であり、この図を参照しつつ図１の読出し動作を説
明する。図２のスタティクＲＡＭにおいて、記憶データ
を読出す場合、図示しないデコーダによってワード線Ｗ
Ｌ及びカラム線ＣＬが“Ｈ”レベルになり、読出し対象
となるメモリセル１０が選択され、該メモリセル１０の
記憶データがビット線ＢＬａ，ＢＬｂ対へ読出され、そ
れが図１のセンスアンプの第１及び第２の入力端子ＩＮ
１，ＩＮ２へ送られる。例えば、入力端子ＩＮ１に
“Ｈ”レベル、入力端子ＩＮ２に“Ｌ”レベルが入力さ
れると、ＮＭＯＳ３１がＮＭＯＳ３２より深くバイアス
され、出力端子ＯＵＴ１の電位が出力端子ＯＵＴ２の電
位より下がる。出力端子ＯＵＴ１の電位が下がると、こ
れがＮＭＯＳ４３のゲートへ帰還されるので、該ＮＭＯ
Ｓ４３のバイアスが浅くなってオン抵抗が大きくなる。
出力端子ＯＵＴ１の電位が下がると、ＰＭＯＳ４１，４
２のゲートが深くバイアスされるが、ＮＭＯＳ４３によ
って電流が減少し、出力端子ＯＵＴ１から“Ｌ”レベ
ル、出力端子ＯＵＴ２から“Ｈ”レベルが出力される。
一方、図１のセンスアンプの入力端子ＩＮ１に“Ｌ”レ
ベル、入力端子ＩＮ２に“Ｈ”レベルが入力されると、
ＮＭＯＳ３２がＮＭＯＳ３１より深くバイアスされ、出
力端子ＯＵＴ１の電位が出力端子ＯＵＴ２の電位より上
がる。これにより、ＰＭＯＳ４１，４２のバイアスが浅
くなり、そのオン抵抗が大きくなる。出力端子ＯＵＴ１
の電位の上昇によってＮＭＯＳ４３が深くバイアスされ
るが、ＰＭＯＳ４１，４２のオン抵抗によって電流が減
少し、出力端子ＯＵＴ１から“Ｈ”レベル、出力端子Ｏ
ＵＴ２から“Ｌ”レベルが出力される。以上のように、
本実施例では、ＰＭＯＳ４１，４２及びＮＭＯＳ４３を
設けたので、出力確定後の定常電流を低減できる。しか
も、センスアンプ出力をＰＭＯＳ４１，４２のゲート及
びＮＭＯＳ４３のゲートに帰還させて定常電流の低減の
制御を行うので、不要な制御回路の増加もなく、比較的
簡単な回路構成で、増幅後の消費電流を従来よりも減少
できる。
形図であり、この図を参照しつつ図１の読出し動作を説
明する。図２のスタティクＲＡＭにおいて、記憶データ
を読出す場合、図示しないデコーダによってワード線Ｗ
Ｌ及びカラム線ＣＬが“Ｈ”レベルになり、読出し対象
となるメモリセル１０が選択され、該メモリセル１０の
記憶データがビット線ＢＬａ，ＢＬｂ対へ読出され、そ
れが図１のセンスアンプの第１及び第２の入力端子ＩＮ
１，ＩＮ２へ送られる。例えば、入力端子ＩＮ１に
“Ｈ”レベル、入力端子ＩＮ２に“Ｌ”レベルが入力さ
れると、ＮＭＯＳ３１がＮＭＯＳ３２より深くバイアス
され、出力端子ＯＵＴ１の電位が出力端子ＯＵＴ２の電
位より下がる。出力端子ＯＵＴ１の電位が下がると、こ
れがＮＭＯＳ４３のゲートへ帰還されるので、該ＮＭＯ
Ｓ４３のバイアスが浅くなってオン抵抗が大きくなる。
出力端子ＯＵＴ１の電位が下がると、ＰＭＯＳ４１，４
２のゲートが深くバイアスされるが、ＮＭＯＳ４３によ
って電流が減少し、出力端子ＯＵＴ１から“Ｌ”レベ
ル、出力端子ＯＵＴ２から“Ｈ”レベルが出力される。
一方、図１のセンスアンプの入力端子ＩＮ１に“Ｌ”レ
ベル、入力端子ＩＮ２に“Ｈ”レベルが入力されると、
ＮＭＯＳ３２がＮＭＯＳ３１より深くバイアスされ、出
力端子ＯＵＴ１の電位が出力端子ＯＵＴ２の電位より上
がる。これにより、ＰＭＯＳ４１，４２のバイアスが浅
くなり、そのオン抵抗が大きくなる。出力端子ＯＵＴ１
の電位の上昇によってＮＭＯＳ４３が深くバイアスされ
るが、ＰＭＯＳ４１，４２のオン抵抗によって電流が減
少し、出力端子ＯＵＴ１から“Ｈ”レベル、出力端子Ｏ
ＵＴ２から“Ｌ”レベルが出力される。以上のように、
本実施例では、ＰＭＯＳ４１，４２及びＮＭＯＳ４３を
設けたので、出力確定後の定常電流を低減できる。しか
も、センスアンプ出力をＰＭＯＳ４１，４２のゲート及
びＮＭＯＳ４３のゲートに帰還させて定常電流の低減の
制御を行うので、不要な制御回路の増加もなく、比較的
簡単な回路構成で、増幅後の消費電流を従来よりも減少
できる。
【０００９】第２の実施例 図４は本発明の第２の実施例を示すセンスアンプの回路
図であり、第１の実施例を示す図１中の要素と共通の要
素には共通の符号が付されている。このセンスアンプで
は、図１の出力端子ＯＵＴ１とＮＭＯＳ４３のゲートと
の間に、出力帰還用の論理回路５０を設けた点のみが第
１の実施例と異なっている。論理回路５０は、増幅と電
流低減時との間にタイミングＴを持たせる回路であり、
抵抗５１及び２段のインバータ５２，５３を有してい
る。抵抗５１の一端は出力端子ＯＵＴ１に接続され、そ
の他端にインバータ５２の入力側が接続されている。イ
ンバータ５２は、ＰＭＯＳ及びＮＭＯＳが直列接続され
たＣＭＯＳインバータで構成され、その出力側のノード
Ｎ２がインバータ５３の入力側に接続されている。イン
バータ５３は、ＮＭＯＳ４３のゲートに接続された出力
側ノードＮ３にフルスイングが得られないようにした回
路であり、ノードＮ２にゲートが接続されたＰＭＯＳ５
３ａ及びＮＭＯＳ５３ｂと、ゲートが電源電位Ｖｃｃに
接続されたＮＭＯＳ５３ｃと、ゲートがノードＮ３に接
続されたＮＭＯＳ５３ｄとを有している。ＮＭＯＳ５３
ｃ、ＰＭＯＳ５３ａ、ＮＭＯＳ５３ｄ、及びＮＭＯＳ５
３ｂは、電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列
接続されている。
図であり、第１の実施例を示す図１中の要素と共通の要
素には共通の符号が付されている。このセンスアンプで
は、図１の出力端子ＯＵＴ１とＮＭＯＳ４３のゲートと
の間に、出力帰還用の論理回路５０を設けた点のみが第
１の実施例と異なっている。論理回路５０は、増幅と電
流低減時との間にタイミングＴを持たせる回路であり、
抵抗５１及び２段のインバータ５２，５３を有してい
る。抵抗５１の一端は出力端子ＯＵＴ１に接続され、そ
の他端にインバータ５２の入力側が接続されている。イ
ンバータ５２は、ＰＭＯＳ及びＮＭＯＳが直列接続され
たＣＭＯＳインバータで構成され、その出力側のノード
Ｎ２がインバータ５３の入力側に接続されている。イン
バータ５３は、ＮＭＯＳ４３のゲートに接続された出力
側ノードＮ３にフルスイングが得られないようにした回
路であり、ノードＮ２にゲートが接続されたＰＭＯＳ５
３ａ及びＮＭＯＳ５３ｂと、ゲートが電源電位Ｖｃｃに
接続されたＮＭＯＳ５３ｃと、ゲートがノードＮ３に接
続されたＮＭＯＳ５３ｄとを有している。ＮＭＯＳ５３
ｃ、ＰＭＯＳ５３ａ、ＮＭＯＳ５３ｄ、及びＮＭＯＳ５
３ｂは、電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列
接続されている。
【００１０】図５は、図４に示すセンスアンプの動作波
形図であり、この図を参照しつつ図４の動作を説明す
る。図２のメモリセル１０から記憶データが読出され、
それがデータ線ＤＢａ，ＤＢｂ対を介して本実施例のセ
ンスアンプの第１及び第２の入力端子ＩＮ１，ＩＮ２に
入力されると、第１の実施例と同様に、２つの入力信号
の差が増幅される。この際、例えば、出力端子ＯＵＴ１
が“Ｈ”レベルから“Ｌ”レベルに立ち下がるとき、そ
れが抵抗５１を介してインバータ５２で反転され、該イ
ンバータ５２の出力側ノードＮ２が“Ｌ”レベル（＝Ｖ
ｓｓ）から“Ｈ”レベル（＝Ｖｃｃ）へ立ち上がり、イ
ンバータ５３に入力される。インバータ５３では、ＰＭ
ＯＳ５３ａがオフ状態、ＮＭＯＳ５３ｂがオン状態とな
り、出力側ノードＮ３が該ＮＭＯＳ５３ｂを通して
“Ｌ”レベルに引き下げられる。この際、ＮＭＯＳ５３
ｄのオン抵抗によってノードＮ３の電位降下があるレベ
ルで停止する。そのため、ＮＭＯＳ４３の遮断が防止さ
れる。即ち、ＮＭＯＳ４３を遮断してしまうと、出力端
子ＯＵＴ１，ＯＵＴ２の出力信号が“Ｈ”レベル（ある
いは不定）となるので、これを回避するため、本実施例
では論理回路５０を設け、増幅と電流低減時との間にタ
イミングＴを持たせるようにしている。従って、本実施
例では、第１の実施例とほぼ同様の利点が得られる上
に、ノードＮ３のフルスイングを抑制するインバータ５
３を有する論理回路５０を設けたので、ＮＭＯＳ４３の
遮断状態を防止して出力端子ＯＵＴ１，ＯＵＴ２の
“Ｈ”レベル（あるいは不定）を回避することができ
る。
形図であり、この図を参照しつつ図４の動作を説明す
る。図２のメモリセル１０から記憶データが読出され、
それがデータ線ＤＢａ，ＤＢｂ対を介して本実施例のセ
ンスアンプの第１及び第２の入力端子ＩＮ１，ＩＮ２に
入力されると、第１の実施例と同様に、２つの入力信号
の差が増幅される。この際、例えば、出力端子ＯＵＴ１
が“Ｈ”レベルから“Ｌ”レベルに立ち下がるとき、そ
れが抵抗５１を介してインバータ５２で反転され、該イ
ンバータ５２の出力側ノードＮ２が“Ｌ”レベル（＝Ｖ
ｓｓ）から“Ｈ”レベル（＝Ｖｃｃ）へ立ち上がり、イ
ンバータ５３に入力される。インバータ５３では、ＰＭ
ＯＳ５３ａがオフ状態、ＮＭＯＳ５３ｂがオン状態とな
り、出力側ノードＮ３が該ＮＭＯＳ５３ｂを通して
“Ｌ”レベルに引き下げられる。この際、ＮＭＯＳ５３
ｄのオン抵抗によってノードＮ３の電位降下があるレベ
ルで停止する。そのため、ＮＭＯＳ４３の遮断が防止さ
れる。即ち、ＮＭＯＳ４３を遮断してしまうと、出力端
子ＯＵＴ１，ＯＵＴ２の出力信号が“Ｈ”レベル（ある
いは不定）となるので、これを回避するため、本実施例
では論理回路５０を設け、増幅と電流低減時との間にタ
イミングＴを持たせるようにしている。従って、本実施
例では、第１の実施例とほぼ同様の利点が得られる上
に、ノードＮ３のフルスイングを抑制するインバータ５
３を有する論理回路５０を設けたので、ＮＭＯＳ４３の
遮断状態を防止して出力端子ＯＵＴ１，ＯＵＴ２の
“Ｈ”レベル（あるいは不定）を回避することができ
る。
【００１１】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１及び図４のセンスアンプにおいて、電源の
極性を変えること等により、ＰＭＯＳをＮＭＯＳ、ＮＭ
ＯＳをＰＭＯＳで構成することも可能である。また、図
１及び図４のＮＭＯＳ３１，３２等をバイポーラトラン
ジスタで構成することも可能である。 （ｂ） 図４における論理回路５０は、他の回路構成に
変形してもよい。例えば、インバータ５２の入力側とノ
ードＮ３との間を、図示しない抵抗を介して接続し、論
理回路５０にヒステリシス特性を持たせれば、ＮＭＯＳ
４３のより的確な帰還制御が行える。 （ｃ） 図１及び図４では、第１の出力端子ＯＵＴ１の
信号をＮＭＯＳ４３のゲート側へ帰還するようにした
が、該ＮＭＯＳ４３を他のトランジスタ構成にしてその
トランジスタへ第２の出力端子ＯＵＴ２の信号を帰還さ
せるようにしてもよい。 （ｄ） 上記実施例ではスタティクＲＡＭに設けられる
センスアンプについて説明したが、スタティクＲＡＭ以
外の他の半導体記憶装置等にも上記実施例を適用でき
る。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１及び図４のセンスアンプにおいて、電源の
極性を変えること等により、ＰＭＯＳをＮＭＯＳ、ＮＭ
ＯＳをＰＭＯＳで構成することも可能である。また、図
１及び図４のＮＭＯＳ３１，３２等をバイポーラトラン
ジスタで構成することも可能である。 （ｂ） 図４における論理回路５０は、他の回路構成に
変形してもよい。例えば、インバータ５２の入力側とノ
ードＮ３との間を、図示しない抵抗を介して接続し、論
理回路５０にヒステリシス特性を持たせれば、ＮＭＯＳ
４３のより的確な帰還制御が行える。 （ｃ） 図１及び図４では、第１の出力端子ＯＵＴ１の
信号をＮＭＯＳ４３のゲート側へ帰還するようにした
が、該ＮＭＯＳ４３を他のトランジスタ構成にしてその
トランジスタへ第２の出力端子ＯＵＴ２の信号を帰還さ
せるようにしてもよい。 （ｄ） 上記実施例ではスタティクＲＡＭに設けられる
センスアンプについて説明したが、スタティクＲＡＭ以
外の他の半導体記憶装置等にも上記実施例を適用でき
る。
【００１２】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１，第２の負荷素子及び定電流素子を設
け、それらを第１の出力端子の信号によって帰還制御す
るようにしたので、出力確定後の増幅回路における定常
電流を低減できる。しかも、第１の出力端子の信号を帰
還させて定常電流低減の制御を行っているので、不要な
制御回路の増加もなく、比較的簡単な回路構成で、増幅
後の消費電流を従来よりも低減できる。第２の発明によ
れば、第１の出力端子の信号を定電流素子へ帰還させる
帰還経路中に論理回路を設けたので、該第１の出力端子
の信号の振幅を制限することによって定電流素子の遮断
状態を防止し、出力端子の“Ｈ”レベルあるいは不定状
態を回避することができる。
によれば、第１，第２の負荷素子及び定電流素子を設
け、それらを第１の出力端子の信号によって帰還制御す
るようにしたので、出力確定後の増幅回路における定常
電流を低減できる。しかも、第１の出力端子の信号を帰
還させて定常電流低減の制御を行っているので、不要な
制御回路の増加もなく、比較的簡単な回路構成で、増幅
後の消費電流を従来よりも低減できる。第２の発明によ
れば、第１の出力端子の信号を定電流素子へ帰還させる
帰還経路中に論理回路を設けたので、該第１の出力端子
の信号の振幅を制限することによって定電流素子の遮断
状態を防止し、出力端子の“Ｈ”レベルあるいは不定状
態を回避することができる。
【図１】本発明の第１の実施例を示すセンスアンプの回
路図である。
路図である。
【図２】従来のスタティクＲＡＭの部分回路図である。
【図３】図１の動作波形図である。
【図４】本発明の第２の実施例を示すセンスアンプの回
路図である。
路図である。
【図５】図４の動作波形図である。
３１，３２ ＮＭＯＳ（第１，第２のトラン
ジスタ） ３３，３４ ＰＭＯＳ（第１，第２の負荷手
段） ３５ 定電流源 ４１，４２ ＰＭＯＳ（第１，第２の負荷素
子） ４３ ＮＭＯＳ（定電流素子） ５０ 論理回路 ＩＮ１，ＩＮ２ 第１，第２の入力端子 Ｎ１ 共通ノード ＯＵＴ１，ＯＵＴ２ 第１，第２の出力端子 Ｖｃｃ 電源電位（第１の電源電位） Ｖｓｓ 接地電位（第２の電源電位）
ジスタ） ３３，３４ ＰＭＯＳ（第１，第２の負荷手
段） ３５ 定電流源 ４１，４２ ＰＭＯＳ（第１，第２の負荷素
子） ４３ ＮＭＯＳ（定電流素子） ５０ 論理回路 ＩＮ１，ＩＮ２ 第１，第２の入力端子 Ｎ１ 共通ノード ＯＵＴ１，ＯＵＴ２ 第１，第２の出力端子 Ｖｃｃ 電源電位（第１の電源電位） Ｖｓｓ 接地電位（第２の電源電位）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｆ 3/45 Ａ 7436−5Ｊ
Claims (2)
- 【請求項１】 制御電極に入力される第１の入力信号に
よって第１の出力端子に接続された第１の電極と共通ノ
ードに接続された第２の電極との間が導通制御される第
１のトランジスタと、 前記第１の入力信号に対して相補的な第２の入力信号が
制御電極に入力され、該第２の入力信号によって第２の
出力端子に接続された第１の電極と前記共通ノードに接
続された第２の電極との間が導通制御される第２のトラ
ンジスタと、 前記第１の出力端子と第１の電源電位との間に接続され
た第１の負荷手段と、 前記第２の出力端子と前記第１の電源電位との間に接続
された第２の負荷手段と、 前記共通ノードと第２の電源電位との間に接続された定
電流源とを、 有する差動型増幅回路を備えた半導体集積回路装置にお
いて、 前記第１の負荷手段に直列接続され、前記第１の出力端
子の信号によってコンダクタンスが帰還制御される第１
の負荷素子と、 前記第２の負荷手段に直列接続され、前記第１の出力端
子の信号によってコンダクタンスが帰還制御される第２
の負荷素子と、 前記定電流源に直列接続され、前記第１の出力端子の信
号によってコンダクタンスが帰還制御される定電流素子
とを、 前記差動型増幅回路に設けたことを特徴する半導体集積
回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記第１の出力端子の信号の振幅制限を行って前記定電
流素子に与える論理回路を、 前記差動型増幅回路に設けたことを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5172932A JPH0729381A (ja) | 1993-07-13 | 1993-07-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5172932A JPH0729381A (ja) | 1993-07-13 | 1993-07-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729381A true JPH0729381A (ja) | 1995-01-31 |
Family
ID=15951028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5172932A Withdrawn JPH0729381A (ja) | 1993-07-13 | 1993-07-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729381A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1398836A3 (en) * | 2002-09-10 | 2006-09-27 | Nec Corporation | Thin film semiconductor device and manufacturing method |
| KR20160016324A (ko) * | 2014-08-05 | 2016-02-15 | 포항공과대학교 산학협력단 | 포락선 추적 전원 변조부 및 이를 적용한 전력증폭 시스템 |
-
1993
- 1993-07-13 JP JP5172932A patent/JPH0729381A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1398836A3 (en) * | 2002-09-10 | 2006-09-27 | Nec Corporation | Thin film semiconductor device and manufacturing method |
| US7224224B2 (en) | 2002-09-10 | 2007-05-29 | Nec Corporation | Thin film semiconductor device and manufacturing method |
| US7595533B2 (en) | 2002-09-10 | 2009-09-29 | Nec Corporation | Thin film semiconductor device and manufacturing method |
| KR20160016324A (ko) * | 2014-08-05 | 2016-02-15 | 포항공과대학교 산학협력단 | 포락선 추적 전원 변조부 및 이를 적용한 전력증폭 시스템 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |