JP2580805B2

JP2580805B2 - 半導体集積回路

Info

Publication number: JP2580805B2
Application number: JP1297005A
Authority: JP
Inventors: 隆一橋下
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1988-11-22
Filing date: 1989-11-14
Publication date: 1997-02-12
Anticipated expiration: 2012-02-12
Also published as: JPH02230817A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路に関し、特に布線インピーダ
ンスが大きい配線を出力部とし、負荷素子を有する半導
体集積回路に関する。

〔従来の技術〕

従来この種の半導体集積回路で出力部にポリシリコン
配線を用いているものは第７図に示す様にＮチャネル型
MOSトランジスタTr1〜Tr6が出力部の節点N1〜N6とGNDの
間に接続されており、各節点間N1−N2,N2−N3,N3−N4,N
4−N5,N5−N6にはポリシリコン配線による抵抗R1〜R5が
存在する。Tr1〜Tr6は同一ゲート長，ゲート幅である。
さらに出力部の右端の節点N6とV_DDの間にＰチャネル型M
OSトランジスタTr7が負荷素子として接続されており、
節点N6に接続されたセンスインバータによりN6の電位を
V_DDあるいはGND電位まで整形されて出力端子OUTより出
力される。

この回路の動作は入力I₁〜I₆のうちどれかが“H"にな
ると節点N6の電位が下がり、出力に“H"が出力される
“OR"である。N6の電位がTr1〜Tr6一コの駆動によりセ
ンスインバータのしきい値より低くなる様にTr1〜Tr7の
チャネル幅Ｗ、チャネル長Ｌが決定されている。

いまI₆のみ、“H"となる時とI₁のみ“H"となる時を考
える。第８図はたて軸にトランジスタを流れる電流、よ
こ軸に節点N6の電位Ｖ（N6）をとった各トランジスタの
特性曲性線であり、負荷素子Tr7と各駆動素子Tr1〜Tr6
の特性曲線の交点が動作点となる。I₆のみ“H"となる時
の動作点が動作点１であり、この時の節点N6の電位は
V_A、I_lのみ“H"となる時は抵抗R1〜R5による電位降下に
より、Tr1を流れる電流が減少し、動作点は動作点２と
なり、この時の節点N6の電位はV_Bとなる。

〔発明が解決しようとする課題〕

上述した従来の半導体集積回路は駆動するトランジス
タの位置によって動作点が大きく変わり、電源電圧の変
動や製造上のトランジスタ特性（スレッショルド電圧
等）のバラツキを見込んだ動作マージンが小さくなり、
誤動作の原因となる欠点があった。またこの誤動作をさ
ける為、負荷素子を小さくして電流を少なくして抵抗に
よる電位降下をおさえようとすると、たとえばI₁〜I₅が
“L"、I₆が“H"であったのがI₆〜I₆全て“L"になった
時、節点N6のチャージアップに時間がかかり、回路のス
ピードが低下するという欠点があった。

〔課題を解決するための手段〕

本発明による半導体集積回路は、半導体基板上に布設
された配線と第１の電源ラインの間に複数個の駆動用素
子が接続され、前記配線の一端部から出力を得るように
した半導体集積回路において、前記配線の前記一端部と
第２の電源ラインの間及び前記配線の他端部と前記第２
の電源ラインの間にそれぞれ負荷素子を配置したことを
特徴とする。

さらに、本発明では、前記配線の前記一端部と対応す
る前記負荷素子との間及び前記配線の前記他端部と対応
する前記負荷素子との間にそれぞれトランスファーゲー
トをさらに配置している。

〔実施例〕

以下、図面を用いて本発明を詳述する。

第１図は本発明の一実施例の回路図である。Ｎチャネ
ル型MOSトランジスタTr₀₁〜Tr₀₆が出力部の節点N₀₁〜N
₀₆とGNDの間に接続されており、各ゲートは入力信号I₁
〜I₆に接続されている。各節点間N₀₁〜N₀₂,N₀₂〜N₀₃,N
₀₃〜N₀₄,N₀₄〜N₀₅,N₀₅〜N₀₆にはポリシリコン配設によ
る抵抗R₀₁〜R₀₂が存在する。さらに出力部の両端の節点
N₀₁およびN₀₂と電源端子V_DDの間にＰチャネル型MOSトラ
ンジスタTr₀₇およびTr₀₈が負荷素子としで接続されてい
る。節点N₀₆にセンスインバータが接続され、出力OUTと
してとり出される。

今、入力I₁のみ“H",I₂〜I₆は“L"である場合につい
て考える。このときの等価回路図を第２図に示す。Ｒ＝
R₀₁＋R₀₂＋R₀₃＋R₀₄＋R₀₅でi₁はTr₀₁を流れる電流、i₇
はTr₀₇を流れる電流、i₈はTr₀₈を流れる電流である。Tr
₀₇とTr₀₈のゲート長、ゲート幅はi₇＋i₈が出力部のチャ
ージアップが所定時間に完了するのに必要な電流i₀に等
しい様に設定されている。

さて、N₀₁の電位をＶ（N₀₁）,N₀₆の電位をＶ（N₀₆）
とするとＶ（N₀₆）＝Ｖ（N₀₁）＋i₇R i₇＋i₈＝i₀ が成り立つ。

この２式を見るとi₇が小さい方が電位降下が小さくな
るが、入力I₆のみ“H"になった時のN6の電位降下が大き
くなるのでi₇≒i₈≒1/2 i₀となる様に決定すればよい。
そうすれば入力I₁〜I₆のどれが“H"になっても節点N6の
電位はＶ（N₀₆）≒Ｖ（N₀₁）＋1/2 i₀R となり、電位下降は半分になる。

第３図は本発明の他の実施例の回路図である。本実施
例は出力配線部の一部にトランスファーゲートTr₁₉,Tr
₂₀を挿入し、駆動素子部分と負荷素子部分を分離してい
る。入力I₁〜I₆が全て“L"の時節点N₁₁〜N₁₆はTr₁₉,Tr
₂₀のバックバイアスを考慮したしきい値V_T分V_DDより低
い電位（V_DD−V_T）になっている。I₁が“L"→“H"にな
り、節点N₁₁〜N₁₆はディスチャージされ、N₁₁,N₁₆がTr
₁₉,Tr₂₀をONさせるのに十分低い電位になるまで下が
る。そうすると節点N₁₇及びN₁₈が下がりはじめるが、N
₁₇,N₁₈は出力配線部とは切り離されているので容量は小
さく、一気に下がる。さらに節点N₁₁〜N₁₆はV_DD−V_Tの
電位までしかチャージアップされていないので全体でデ
ィスチャージする電荷は少なくなっており、この実施例
ではトランスファーゲートを挿入することにより高速に
動作させることができる。

第５図は本発明の第３の実施例を示す回路図である。
セルは第６図に示した回路でTr₁₀₁〜Tr₁₀₆により通常の
フルCMOS SRAMを構成し、Tr₁₀₇〜Tr₁₀₉によりディジッ
ト線D,とSRAMの情報（１か０）を比較し、合致してな
ければEQをGND電位にディスチャージする比較機能つきS
RAMである。さて第５図においてφが“L"の期間中Tr
_21〜26によりディジット線D_l〜D_n,_1l _ｎは“H"にプ
リチャージされている。φが“H"になるとプリチャージ
は終了し、書き込み／読み出し回路が動作してD_X又は
_Ｘ（Ｘ＝1,2,…,n）が“L"になる。この時D_X,_Ｘと各
セルのSRAM部の情報を比較し、一致していなければEQ_Y
（Ｙ＝1,2,…,m）がディスチャージされる。今、セルか
らの読み出し、セルへの書き込み時の動作を考えると
（詳細は記さず）、ディジット線は低抵抗のアルミ配線
を使わぜるを得ず、EQ_Yは高抵抗のポリシリコン配線に
なってしまう。そこで本発明の負荷線の両側に負荷素子
を設定する方式にすると回路の誤動作スピード低下を防
ぐ事ができる。またこの回路においてはトランスファー
ゲートTr₂₈,Tr₂₉,Tr₃₂,Tr₃₃,Tr₃₆,Tr₃₇のゲート電極に
スタンバイ時のみ“L"となるSTBY信号を入力し、スタン
バイ時の貫通電流を阻止する。負荷トランジスタTr₂₇,T
r₃₀,Tr₃₁,Tr₃₄,Tr₃₅,Tr₃₈のゲート電極に入力されるV_R
は負荷素子に流れる電流を制御する為の基準電圧源であ
る（詳細は記さず）。

第９図に第１図の回路をIC化する場合における平面図
およびＡ−Ａ′線に沿った断面図を示す。

〔発明の効果〕

以上説明したように本発明は、出力部の負荷素子を２
つ以上とすることで同一電流供給能力を保ちながら配線
抵抗による電位下降をおさえることができ、回路の誤動
作あるいは動作スピードの低下をなくすことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は第１図の
回路の動作を説明する図、第３図は本発明の第２の実施
例の回路図、第４図は第３図の代表的節点の電位のタイ
ムチャート、第５図は第３の実施例の回路図、第６図は
第５図に示すセルの回路図、第７図は従来技術による回
路図、第８図は節点N6の動作点を求める為の図、第９図
（Ａ），（Ｂ）はそれぞれ第１図の回路をIC化したとき
の平面図，断面図である。 Tr₀₁〜Tr₀₆……Ｎチャネル型MOSトランジスタ、Tr7〜Tr
8……Ｐチャネル型MOSトランジスタ、I₁〜I₆……入力信
号、OUT……出力信号、R₀₁〜R₀₅……配線抵抗、Ｒ……R
₀₁〜R₀₅の和、i₁……Tr₀₁を流れる電流、i₇……Tr₀₇を
流れる電流、i₈……Tr₀₈を流れる電流、Tr₁₁〜Tr₁₆,Tr
₁₉〜Tr₂₀……Ｎチャネル型MOSトランジスタ、Tr₁₇〜Tr
₁₈……Ｐチャネル型MOSトランジスタ、R₁₁〜R₁₅……配
線抵抗、Tr₁〜Tr₆……Ｎチャネル型MOSトランジスタ、T
r₇……Ｐチャネル型MOSトランジスタ、R1〜R5……配線
抵抗、Tr₂₁〜Tr₂₇,Tr₃₀,Tr₃₁,Tr₃₄,Tr₃₅,Tr₃₈……Ｐチ
ャネル型MOSトランジスタ、Tr₂₈,Tr₂₉,Tr₃₂,Tr₃₃,Tr₃₆,
Tr₃₇……Ｎチャネル型MOSトランジスタ、EQ1〜EQ_m……
出力線、W_l〜W_m……ワード線、D_l〜D_n,_ｌ〜_ｎ……
ディジット線、STBY……スタンバイ信号、V_R……基準電
圧源、Tr₁₀₁,Tr₁₀₂……Ｐチャネル型MOSトランジスタ、
Tr₁₀₃〜Tr₁₀₉……Ｎチャネル型MOSトランジスタ、D,
……ディジット線。

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に布設された配線と第１の電
源ラインの間に複数個の駆動用素子が接続され、前記配
線の一端部から出力を得るようにした半導体集積回路に
おいて、前記配線の前記一端部と第２の電源ラインの間
及び前記配線の他端部と前記第２の電源ラインの間にそ
れぞれ負荷素子を配置したことを特徴とする半導体集積
回路。
【請求項２】前記配線の前記一端部と対応する前記負荷
素子との間及び前記配線の前記他端部と対応する前記負
荷素子との間にそれぞれトランスファーゲートをさらに
配置したことを特徴とする請求項１記載の半導体集積回
路。