JPS586233B2 - メモリ - Google Patents

Description

【発明の詳細な説明】 本発明はメモリ、とくにＭＯＳトランジスタ（以下ＭＯ
ＳＴと略す）を用いた半導体メモリに関する。

さらに、１チツプ上でｎチャネルＭＯＳＴだけ、あるい
はｐチャネルＭＯＳＴだけで回路を構成する場合を単一
チャネルＭＯＳ、両者を１チツプ上で両者を用途に応じ
て混在させて使う場合を相補形ＭＯＳと定義すると、本
発明は単一チャネルＭＯＳで構成されるメモリに関する
。

従来のＭＯＳＴを用いたメモリ、とくに、メモリセルと
して、単一のＭＯＳＴと、これに直列に接続されたキャ
パシターを用いるメモリの主要部を第１図ａに示す。

メモリセルＭＣの接続された１対のデータ線ｄ０，ｄ０
とこの一対のデータ線に接続されたプリアンプＰＡとを
その基本構成要素として有する。

データ線ｄ０，ｄ０は、一定の電圧、例えば４（■）に
あらかじめ充電される。

しかる後、メモリセルＭＣをよみ出すためにワード線Ｗ
又はＷの１つ、例えばＷを選択的に励起する。

この結果、データ線ｄ０の電位は、よみ出されたメモリ
セルの記憶信号に応じて、元の４（Ｖ）より大きい又は
小さい値に変化する。

プリアンプＰＡはこのデータ線ｄ０の電圧変化を増巾す
るもので、データ線ｄ０，ｄ０の電圧差を増巾する機能
を有するフリツプフロツプである。

プリアンプＰＡの一対のプルアツプトランジスタＱｕ，
Ｑｕのドレインは電源電圧ＶＤＤ （＝１０（Ｖ））が
印加されており、これらのゲートには、増巾開始を指示
する信号φ０が印加され、他方、他の１対のトランジス
タＱＬ，ＱＬのソースは共通に信号φ０の反転信号φ０
が印加される。

この信号φ０はプリアンプＰＡを増巾開始させるときに
、それまでの０（Ｖ）から１０（Ｖ）上昇される。

この結果プリアンプＰＡはデータ線ｄ０の電位を上昇せ
しめ、データ線ｄ０の電位を降下せしめる。

このときのデータ線ｄ０，ｄ０の電位変化は第１図ｂに
示す通りである。

この図に示すように、データ線ｄ０の充電速度は、デー
タ線ｄ０の放電速度より遅い。

基板（図ではＳｕＢと略示してある）は各データ線ｄ０
，ｄ０と浮遊容量Ｃにより結合されており、基板は通常
負の電圧（−３Ｖ）にバイアスされている。

今データ線ｄ０，ｄ０が放電、充電する場合を考えると
、データ線ｄ０から基板に電荷が流れ込み、データ線ｄ
０に基板から電荷が流れ込む。

この結果、基板ＳｎＢの導電率が比較的小さいこともあ
り、基板ＳｕＢの電位は、基板が受けとった電荷に応じ
て変化する。

すなわち、今の例では、データ線ｄ０の放電速度がデー
タ線ｄ０の充電速度より速いために、プリアンプＰＡに
よる増巾開始後は、基板へ流入する正電荷の方が、基板
から流出する正電荷より小であり、基板の電位は降下す
る。

一方、ある程度の時間が経過すると、データ線ｄ０の放
電は終了するに反して、データ線ｄ０の充電が持続され
るから、基板へ実質的に電荷が流入する。

この結果、基板の電位が上昇する。第１図Ｃは以上のこ
とを説明する図で、同図において（１）はデータ線ｄ０
の充電による基板の電圧変化、（２）はデータ線ｄ０の
放電による基板の電圧変化、（３）は上記データ線ｄ０
，ｄ０の両方による基板の電圧変化を示す。

このように、従来のＭＯＳＴのメモリにおいては、一対
のデータ線ｄ０，ｄ０の充放電速度が異なるため、基板
の電圧が変化する。

この結果、この基板の電位を基準として動作すべき、こ
の基板上に設けた種々のトランジスタが誤動作をおこす
。

本発明は以上の問題点を解決するためになされたもので
あり、一対のデータ線の充放電速度を等しく、これによ
り基板の電位変動を極力小さくするメモリを提供するこ
とを目的とする。

特に、チツプに基板電圧発生回路を内蔵したメモリなど
で有効である。

第１図において、データ線ｄ０，ｄ０の充放電速度が異
なるのは次の理由による。

ＭＯＳＴＱｕ，Ｑｕはそれぞれデータ線ｄ０およびｄ０
の充電および放電のいずれの場合にも使用される。

たとえば、データ線ｄ０の放電時には、ＭＯＳＴＱｕ，
ＱＬがともにオン状態となり、この両ＭＯＳＴのコン
ダンタンスの比によりデータ線ｄ０の放電後の電位が定
まる。

従って、この放電後の電位を十分小さくするにはＭＯＳ
ＴＱｕのコンダクタンスをＭＯＳＴＱＬのコンダクタン
スより十分小さくしなければならない。

この結果、データ線ｄ０の充電時には、ＭＯＳＴＱｕの
コンダクタンスが小さいために充電速度が遅くなる。

この理由を考慮してなされた本発明によるメモリには、
各データ線を充電する手段および放電する手段が、各デ
ータ線に対応して設けられ、かつ、メモリセルよみ出し
後の一対のデータ線のいずれのデータ線がより高いかを
検出しかつこれを保持する検出手段が設けられ、この検
出結果に応答して一方のデータ線に接続された充電手段
が選択的に起動せしめられ、あわせて他方のデータ線に
接続された放電手段が選択的に起動せしめられる。

以下、具体的に本発明の実施例を説明する。

第２図において、データ線ｄ０，ｄ０にはそれぞれ複数
のメモリセルＭＣが接続されている。

データ線ｄ０，ｄ０は互いに同一の幾何学的寸法を有す
る同一の素材で形成される。

メモリセルＭＣとしては、例えば一個のＭＯＳＴとキャ
パシターの直列接続よりなる公知のメモリセルが接続さ
れている。

図では、データ線ｄ０に接続されたメモリセル１個が示
されている。

データ線ｄ０，ｄ０には複数のかつ、互いに同数のメモ
リセルが接続されている。

このメモリセルは、それに接続されたワード線Ｗによっ
て選択されたとき、そのメモリセルが接続されているデ
ータ線の電位を、そのキャパシターに記憶した信号に応
じた値だけ変化せしめる。

このキャパシターには、例えば高レベルの信号として＋
７．０（Ｖ）あるいは低レベルの信号として０（Ｖ）の
値が記憶されている。

データ線ｄｏ， ｄ０には、メモリセルの記憶信号をよ
み出す前にプリチャージ信号に応答して、あらかじめ電
源電位（ＶＤＤ（＝１０） （Ｖ））の約半分の電位（
正確には４（Ｖ））にプリチャージするためのプリチャ
ージ手段が接続されている。

このプリチャージレベルは後述のように、データ線ｄ０
，ｄ０が充電又は放電後に取りうる電位の中位に位置す
るように選ばれる。

具体的には、ＭＯＳＴＱｐ，Ｑｐがこのプリチャージ手
段として作用する。

従ってメモリセルから記憶信号が読み出されると、その
メモリセルの接続されたデータ線の電位は、上記の４（
Ｖ）より少し大または少し小の電位になる。

データ線ｄ０，ｄ０にはダミーセルＤＭＣが接続されて
おりダミーワード線ＤＷによりデータ線と結合される。

図ではデータ線ｄ０に接続されたダミーセルとダミーワ
ード線のみが示されている。

データ線ｄ０，ｄ０に接続されたメモリセルをよみ出す
ときには、データ線ｄ０，ｄ０に接続されたダミーセル
をそれぞれよみ出す。

ダミーセルは、データ線の電位を、メモリセルがよみ出
された、データ線の電位が、メモリセルの内容に対応し
てとりうる２つの値の中間に設定する役目をする。

プリアンプＰＡはトランジスタＱ１，Ｑ１の交叉結合か
らなるフリツプフロツプであり、入力ノードｄ１，ｄ１
はそれぞれＭＯＳＴＱ０，Ｑ０により、データ線ｄ０，
ｄ０に接続される。

このプリアンプＰＡは、メモリセルから記憶信号をよみ
出した後のデータ線ｄ０，ｄ０の電位のいずれが高いか
を検出しかつその検出結果を保持する。

直列に接続されたＭＯＳＴＱ３およびＱ６は電源ＶＤＤ
をデータ線ｄ０に接続し、データ線ｄ０の電位をＶＤＤ
に近い電位に充電するためのものである。

同様に直列に接続されたＭＯＳＴＱ３，Ｑ６は電源ＶＤ
Ｄをデータ線ｄ０に接続し、データ線ｄ０の電位をＶＤ
Ｄに近い電位に充電するためのものである。

また、直列に接続されたトランジスタＱ４とＱ５ならび
にＱ４とＱ５は、それぞれ、データ線ｄ０，ｄ０をアー
スに接続し、データ線ｄ０，ｄ０をそれぞれアース電位
に放電させるためのものである。

ＭＯＳＴＱ４，Ｑ４のゲートはそれぞれＭＯＳＴＱ１，
Ｑ１のゲートに接続され、このプリアンプＰＡによる検
出結果に応答して制御される。

ＭＯＳＴＱ３およびＱ３のゲートはそれぞれＭＯＳＴＱ
２，Ｑ２により、プリアンプＰＡの入力ノードｄ１，ｄ
１にそれぞれ接続されている。

このＭＯＳＴＱ３とＱ２およびＱ３とＱ２とをそれぞれ
接続するノードｎおよびｎには、ＭＯＳＴＱ７，Ｑ７が
接続されている。

このＭＯＳＴＱ７，Ｑ７は、これらのノードｎ，ｎをＭ
ＯＳＴＱ３，Ｑ３のゲートを、これらのＭＯＳＴをオン
とすることに必要な電圧にプリチャージするためのもの
である。

すなわち、ＭＯＳＴＱ７，Ｑ７のゲートに高レベルのプ
リチャージ信号Ｐが印加されたときに、ノードｎ，ｎは
それぞれ電源電位ＶＤＤにプリチャージする。

以下第３図に示した種々の制御信号および種々の点の電
圧を示すタイムチャートを用いて、第２図の回路の動作
を説明する。

メモリセルから信号を読み出す前は、信号石は１０（Ｖ
）の電位に保持される。

この結果ＭＯＳＴＱ０，Ｑ０はオン状態にある。

この状態において、プリチャージ信号Ｐは当初高レベル
（１２（Ｖ））に保持される。

この結果、データ線ｄ０，ｄ０はそれらに接続されたＭ
ＯＳＴＱｐ，可により４（Ｖ）に充電されている。

同時に、このプリチャージ信号ＰによりＭＯＳＴＱ７，
Ｑ７がオンとなるので、ノードｎ，ｎは電源電位ＶＤＤ
にプリチャージされる。

この後、信号φ０を高レベルに保持した状態でプリチャ
ージ信号ＰはＯ（Ｖ）に低下される。

これにより、データ線ｄＯ，ｄ０のプリチャージが終了
するとともに、ノードｎ，ｎのプリチャージも、ＭＯＳ
ＴＱ７，Ｑ７がオフとなり、終了する。

この後、メモリセルＭＣに接続されたワード線Ｗを起動
して、メモリセルＭＣをよみ出す。

例として、データ線ｄ０に接続されたメモリセルＭＣを
読み出す場合について説明する。

このメモリセルＭＣのよみ出し時に、データ線ｄ０に接
続されたダミーセルＤＭＣをも、ダミーワード線ＤＷに
よりよみ出す。

この読み出したメモリセルＭＣの記憶信号に応じてデー
タ線ｄ０の電位は、元のプリチャージ電位４（Ｖ）から
４．１（Ｖ）又は３．９（Ｖ）に変化する。

このとき、ノードｄ１，ｄ１も同様に変化する。

以下では例として、データ線ｄ０、ノードｄ１の電位が
３．９（Ｖ）に変化した場合について説明するデータ線
ｄ０の電位はほとんど変化しない。

以上の期間、プリアンプＰＡのＭＯＳＴＱ１，Ｑ１のソ
ースにはともに、高電圧（１０（Ｖ））のφ０が印加さ
れ、かつ、ＭＯＳＴＱ１，Ｑ１のそれぞれのソースとゲ
ート間の電圧は、各ＭＯＳＴＱ１，Ｑ１のしきい値Ｖｔ
ｈ（これは約１（Ｖ））より小さい。

従ってプリアンプＰＡ内のＭＯＳＴＱ１，Ｑ２はともに
オフ状態にある。

その後、信号φ０が低レベル（０（Ｖ））に変化すると
、ＭＯＳＴＱ０，Ｑ０はオフとなる。

このとき、メモリセルからよみ出された信号の大小は、
ノードｄ１，ｄ１に取り込まれている。

信号φ０が低レベルに低下したとき、プリアンプＰＡは
増巾作用を開始し、ＭＯＳＴＱ１，Ｑ１の一方がオンに
他方がオフとなる。

今考えている例では、ノードｄ１の電位がノードｄ１の
電位より大であるため、ＭＯＳＴＱ１がオフ、Ｑ１がオ
ンとなる。

この結果プリアンプＰＡの作用により、ノードｄ１の電
位は若干低下するのみで、ノードｄ１の電位は、急速に
０（Ｖ）低下する。

こうして、プリアンプＰＡにより、メモリセルの信号が
検出され、かつ保持されることになる。

このプリアンプはノードｄ１，ｄ１の電位差を増巾した
ことになる。

この増巾はＭＯＳＴＱ０，Ｑ０をオフとした状態で行な
うため、きわめて高速に行われる。

さらに、プリアンプＰＡによる増巾時にＭＯＳＴＱ０，
Ｑ０をオフ状態に保持すると、次の利点が生じる。

すなわち、本発明を用いるメモリは、第３図に示した１
対のデータ線以外にも多数の対のデータ線が設けられて
おり、これらのデータ線についても同時に後述の充電、
放電が行われる。

その結果、これらのデータ線に共通にかつ、これらのデ
ータ線に交叉して設けられたワード線と、これらのデー
タ線との間の結合容量を通して、ワード線の電位が変化
し、この変化が再び、この結合容量を介して各データ線
に、電圧の変化を引き起こす。

このデータ線の電圧の変化は雑音として、プリアンプＰ
Ａの増巾作用に悪影響を与えうるが、ＭＯＳＴＱ０，Ｑ
０がオフ状態にあることにより、このような問題は生じ
ない。

このプリアンプＰＡの検出結果はＭＯＳＴＱ２，Ｑ４，
Ｑ２，Ｑ４の制御電極に伝えられる。

すなわち、ノードｄ１が高レベル、ノードｄ１が低レベ
ルのときには、ＭＯＳＴＱ２，Ｑ２はそれぞれオンおよ
びオフ状態となり、ＭＯＳＴＱ４，Ｑ４はそれぞれオン
およびオフ状態となる。

この結果ノードｎは、ＭＯＳＴＱ２，Ｑｌを通して低レ
ベル（０（Ｖ））に放電し、ＭＯＳＴＱ３はオフとなる
。

一方、ノードｎは放電せず、高レベルに保持される。

このような状態で信号φ１が低レベル（０（Ｖ））から
高レベル（１０（Ｖ））に変化されると、ＭＯＳＴＱ５
，Ｑ６，Ｑ５，Ｑ６はオンとなる。

ＭＯＳＴＱ４はオフであるため、データ線ｄ０はアース
には接続されず、従ってデータ線ｄ０の放電は行われな
いが、ＭＯＳＴＱ４，Ｑ５がオンであるためでデータ線
ｄ０はアースに接続され、データ線ｄ０はこのＭＯＳＴ
Ｑ４，Ｑ５を通して放電する。

一方、ＭＯＳＴＱ３，Ｑ６はオンであるからデータ線ｄ
０は電源ＶＤＤと接続され、データ線ｄ０はＭＯＳＴＱ
３，Ｑ６を通して電源ＶＤＤに近い電位（約８（Ｖ））
に充電される。

なお、ＭＯＳＴＱ３およびＱ３のゲートには信号φ１が
ブートストラップキャパシターＣＢを介して入力される
。

このブートストラップキャパシタは、反転層を用いたキ
ャパシタからなる。

この反転層を用いたキャパシタは、例えば次の文献にて
公知である。

Ｒ．Ｅ．Ｊｏｈｎｓｏｎ ｅｔ ａｌ、“Ｅｌｉｍｉｎ
ａｔｉｎｇＴｈｒｅｓｈｏｌｄ Ｌｏｓｓｅｓ ｉｎ
ＭＯＳ ｃｉｒｃｕｉｔｓ ｂｙＢｏｏｔｓｔｒａｐｐ
ｉｎｇ Ｕｓｉｎｇ Ｖａｒａｃｔｏｒ Ｃｏｕｐｌｉ
ｎｇ”ＩＥＥＥ Ｊ． ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ
ＣｉｒｃｕｉｔｓＳＣ−７、Ｎｏ．ｐ．２１７（１９
７２．６）。

このキャパシターの、ＭＯＳＴＱ３又はＱ３に接続され
た電極が反転層上のゲート電極に接続され、ＭＯＳＴＱ
６，Ｑ６に接続された電極は、この反転層に接続して設
けられた拡散層に接続されている。

この結果、高いレベルに保持された、ノードｎに接続さ
れたブートストラップキャパシタＣＢは、比較的大きな
キャパシタンスを持つ。

このキャパシターの作用により、ノードｎは信号φ１が
高レベルになると、元のプリチャージレベル１０（Ｖ）
から、さらに高い１２（Ｖ）に上昇される。

この結果、ＭＯＳＴＱ３のソースの電位はほぼ電源電圧
ＶＤＤ（１０（Ｖ））に等しくなり、データ線ｄ０には
、電源電位ＶＤＤよりＭＯＳＴＱ６による電圧降下分だ
け低い電位（約８（Ｖ））に充電される。

このように、ブートストラップキャパシタＣＢは、デー
タ線の充電時に、ＭＯＳＴＱ３による電圧降下をほとん
どゼロにし、それにより、データ線の充電電位を高くす
るのに役立つ。

一方、ＭＯＳＴＱ３のゲートに接続されたブートストラ
ップキャパシターＣＢは、ノードｎが低電位（０（Ｖ）
）に保持されているために、このキャパシターのキャパ
シタンスはほとんど零に等しい。

従って、ノードｎの電位は信号φ１が印加されても、ほ
とんど上昇しない。

以上のようにして、データ線ｄ０，ｄ０の電位は読み出
されたメモリセルの記憶信号に応じて異なるレベルに放
電又は充電される。

この充電又は放電後のデータ線の電位を用いて、元のメ
モリセルに、信号を再書きするとともに、このデータ線
ｄ０，ｄ０の電位を外部に送出し、メモリセルの記憶信
号の増巾信号として利用することができる。

とくに、本発明においては、データ線ｄ０，ｄ０の充電
および放電された後の電位のほぼ中間にデータ線ｄ０，
ｄ０をあらかじめブリチャージしておく。

このデータ線ｄ０を充電するためのＭＯＳＴＱ３，Ｑ６
のコンダクタンスと、データ線ｄ０を放電するためのＭ
ＯＳＴＱ４，Ｑ５のコンダクタンスとを、それぞれのデ
ータ線の充電および放電が時間的に同一の電位変化を与
えつつ行われるように選ぶ。

さらに、データ線ｄ０を放電するためのＭＯＳＴＱ４，
Ｑ５のコンダクタンスと、データ線ｄ０を充電するため
のＭＯＳＴＱ３，Ｑ６のコンダクタンスとを、それぞれ
のデータ線の放電および充電が時間的に同一の電位変化
を与えつつ行われるように選ぶ。

以上のようにして、メモリセルから信号をよみ出し、か
つ、これをそのメモリセルに再書込みした後、すべての
制御信号を元のプリチャージ時のレベルに戻す。

以上のようにしてメモリセルの読出しサイクルが終了す
る。

第４図は本発明によるメモリの他の実施例を示す。

このメモリは、第２図に示したメモリのＭＯＳＴＱ４，
Ｑ５，Ｑ４，Ｑ５を有せず、かつ、ＭＯＳＴＱ０，Ｑ０
には第２図に示したメモリに用いられた制御信号φ０と
異なる信号φ０′が異いられる。

この信号φ０′は、先の信号φ０と同じタイミングで高
レベル（１０（Ｖ））から低レベル（０（Ｖ））に変化
する。

φ０′は信号φ０と異なり、信号φ１が低レベルから高
レベルに変化する時に同時にこの低レベルから元の高レ
ベルに変化する。

第４図に示したメモリに関連する種々の信号および種々
の点の電圧のタイムチャートを第５図に示す。

本実施例のメモリでは、データ線のｄ０，ｄ０充電は第
２図のメモリと全く同じように行われる。

本実施例のメモリでは、データ線ｄ０，ｄ０の放電はそ
れぞれＭＯＳＴＱ０，Ｑ１およびＱ０，Ｑ１を通して行
われる点が、第２図に示したメモリと異なる点である。

メモリセルからデータ線ｄ０上に記憶信号がよみ出され
、プリアンプＰＡによりこの信号が増巾され、その増巾
結果に応じてノードｎ又は、ｎの放電が行われるまでの
動作は、第２図のメモリと全く同一である。

この放電が行われた後、信号φ１を高レベルに変化する
時にＭＯＳＴＱ０，Ｑ０が信号φ１によりオンに変化さ
れる。

一例としてデータ線ｄ０に接続されたメモリセルから低
レベルの信号が読み出された場合について以下説明する
。

この場合には、プリアンプＰＡによる信号の増巾後は、
ＭＯＳＴＱ１，Ｑ１はそれぞれ、オンおよびオフ状態に
ある。

従って、ＭＯＳＴＱ０がオンであっても、データ線ｄ０
はＭＯＳＴＱ１を通して放電しない。

一方、ＭＯＳＴＱ１がオンであるため、データ線ｄ０は
ＭＯＳＴＱ０，Ｑ１を通して信号源φ０へ放電する。

従って、ＭＯＳＴＱ３，Ｑ６によるデータ線ｄ０の充電
と、ＭＯＳＴＱ０，Ｑ１によるデータ線ｄ０の放電とが
電圧の時間的変化が等しく行われるように第１、第２の
データ線の抵抗およびこれらと基板との結合容量を考慮
したうえで、これらのＭＯＳＴのコンダクタンスを選ぶ
。

さらに同様にＭＯＳＴＱ３，Ｑ６によるデータ線ｄ０の
充電と、ＭＯＳＴＱ０，Ｑ１によるデータ線ｄ０の放電
とが電圧の時間的変化が等しく行われるように、これら
のＭＯＳＴのコンダクタンスを選ぶ。

以上からわかるように、本実施例は第３図のメモリより
は、ＭＯＳＴＱ４，Ｑ５，Ｑ４，Ｑ５が必要でない点で
簡単である。

第６図は本発明のメモリの他の実施例を示す。

この実施例は第４図の実施例とは、ノードｎ，ｎの放電
回路が異なる。

ノードｎ，ｎはそれぞれＭＯＳＴＱ２，Ｑ２を介して信
号源φ′１へ放電する。

第７図にこの実施例に関係する制御信号および種々の点
の電圧のタイムチャートを示す。

図でデータ線ｄ０，ｄ０、ノードｄ１，ｄ１、ノードｎ
，ｎの電圧はデータ線ｄ０に接続されたメモリセルより
、低レベルの信号がよみ出された場合を示す。

信号φ′１はプリアンプＰＡによる増巾が終了した時に
高レベル（１０（Ｖ））から低レベル（０（Ｖ））に切
りかわる。

この結果、ノードｎのみが放電し、低レベルの電圧を持
つようになる。

その後φ１，φ０′を低レベルから高レベルに変化させ
ることにより、データ線ｄ０はＭＯＳＴＱ０，Ｑ１を通
してアース電位に放電し、データ線ｄ０はＭＯＳＴＱ３
，Ｑ６を通して電源ＶＤＤにより約８（Ｖ）に充電され
る。

なお、以上の実施例のように、ＭＯＳＴＱ３，Ｑ６およ
びＱ３，Ｑ６ならびに電源ＶＤＤからなる充電回路を、
データ線ｄ０，ｄ０に接続するかわりに、ノードｄ１，
ｄ１に接続することも可能である。

同様に第２図の実施例における、ＭＯＳＴＱ４，Ｑ５お
よびＱ４，Ｑ５とアース電源からなる放電回路をデータ
線ｄ０，ｄ０に接続するかわりに、ノードｄ１， ｄ１
に接続すること可能である。

これらの場合には、第３図の実施例においては、信号φ
０の代わりに第５図、第７図の実施例で用いた信号φ０
′を用いる必要がある。

さらに、本願発明は、以上に示したごとく、プリンアン
プの両側に配置されたデータ線を有するメモリだけでな
く、特開昭５１−７４５３５号明細書記載のメモリのよ
うに、並列された２つのデータ線対を有するメモリにも
全く同じ接続をすることにより適用可能である。

第８図は、その例を示すものである。

第２図の例では、書きこみあるいは再書きこみ時に、Ｃ
ｄｗを通して結合電圧が生じる。

しかし本例では、一対のｄ０，ｄ０の充放電電圧が各ワ
ード線Ｗに結合するから、結合電圧は相殺して、Ｗには
電圧は生じない。

従来、非選択ワード線を低インピーダンスに保持し、ワ
ード線Ｗに結合した電圧を低く抑える目的で、ワードラ
ッチ回路ＷＬを設けていた。

しかし本発明では、Ｗへの結合電圧は存在しないので、
ＷＬは不要になるか、あるいはより小さな面積のＷＬで
すむことになり、チップ面積を縮小することが可能とな
る。

なお本図では２交点中の１交点のみにメモリセルが結線
されているが、２交戦のそれぞれにメモリセルが結線さ
れた場合にも同様に適用できる。

なお、以上で述べた実施例では、メモリセルカラ読み出
された信号は、ノードｄ， ， ｄ，の電位あるいは、
データ線ｄ０又はｄ０の充放電後の電位に変換され、外
部回路に送られることにより利用される。

なお、本発明は、メモリセルが接続された導電性の第１
のデータ線と、このデータ線の充放電を補償する導電性
の第２のデータ線があればよく、第２のデータ線には必
ずしもメモリセルが接続されている必要はない。

以上のようにして、本発明によれば、基板電圧の変化の
少ないメモリが得られ、とくに高信頼性のある半導体メ
モリがえられる。

【図面の簡単な説明】

第１図は従来のメモリの構成および動作を説明するため
の図、第２図、第４図、第６図はそれぞれ本発明のメモ
リの実施例を示す図、第３図、第５図、第７図はそれぞ
れ第２図、第４図、第６図の実施例の動作説明のための
タイムチャート、第８図は更に別の実施例を示す図であ
る。 ＰＡ；プリアンプ、ｄＯ，ｄ０；データ線、Ｑ０，ｑ０
；接続用ＭＯＳ，Ｑ３，Ｑ６，Ｑ３，Ｑ６；充電用ＭＯ
Ｓ，Ｑ４，Ｑ５，Ｑ４，Ｑ５；放電用ＭＯＳ。

Claims (1)

1. 【特許請求の範囲】 １ 単一チャネルＭＯＳで構成されたメモリで、第１お
   よび第２のデータ線と、前記第１、第２のデータ線を予
   め第１の電位に充電する手段と、前記第１のデータ線に
   結合されており、選択されたときに該データ線の電位を
   記憶信号に応じて変化せしめる複数のメモリセルとを有
   するものにおいて、前記メモリセルが選択されてから所
   定期間経過した時点で前記第１および第２のデータ線の
   電位のいずれが高いかを検出するフリツプフロツプ型の
   検出手段と、該検出手段の出力に応じて前記第１、第２
   のデータ線のうちの一方の電位を所定の高電位まで上昇
   せしめる充電手段と、該検出手段の出力に応じて前記第
   １、第２のデータ線のうちの他方の電位を所定の低電位
   まで降下せしめる放電手段とを有し、前記第１の電位は
   前記高電位と前記低電位のほぼ中間の電位であり、かつ
   前記放電手段は前記充電手段がデータ線の電位を上昇せ
   しめる時の電位の時間的変化とほぼ同じ時間的変化でも
   って前記データ線の電位を降下せしめることを特徴とす
   るメモリ。 ２ 前記第１、第２のデータ線はそれぞれ第１、第２の
   接続用スイツチング手段を介して前記検出手段に接続さ
   れ、該データ線の電位が該検出手段にとり込まれたのち
   、該第１、第２の接続用スイツチング手段は非導通とさ
   れ、しかる後該検出手段が起動されることを特徴とする
   特許請求の範囲第１項のメモリ。 ３ 前記充電手段は前記第１、第２のデータ線にそれぞ
   れ結合され、かつ前記検出手段の出力に応じて選択的に
   起動される第１、第２の充電手段を含み、前記放電手段
   は前記第１、第２のデータ線にそれぞれ結合され、かつ
   前記第１、第２の充電手段の一方が起動されたときそれ
   に対応するデータ線と反対側のデータ線に対応するもの
   が選択されて起動される第１、第２の放電手段を含むこ
   とを特徴とする特許請求第２項記載のメモリ。 ４ 上記第１および第２の放電手段は、上記第１および
   第２のデータ線と前記低電位の共通ノードとの間にそれ
   ぞれ直列に挿入された第１および第２の放電用スイツチ
   ング手段からそれぞれなり、上記第１の放電用スイツチ
   ング手段は上記検出手段の出力が印加される第１の放電
   制御電極を有し、上記第２の放電用スイツチング手段は
   放電開始を指示するタイミング信号が印加される第２の
   放電制御電極を有すことを特徴とする特許請求の範囲第
   ３項記載のメモリ。 ５ 上記検出手段は出力電極が相互に接続され、かつ制
   御電極及び入力電極が相互に交叉接続されている第１、
   第２の検出用スイツチング手段からなるフリツプフロツ
   プを含み、上記第１および第２の検出用スイツチング手
   段の入力電極はそれぞれ上記第１および第２のデータ線
   に接続され、上記第１および第２の放電用スイツチング
   手段の上記第１の放電制御電極はそれぞれ、上記第１お
   よび第２の検出用スイツチング手段の制御電極に接続さ
   れていることを特徴とする特許請求の範囲第４項記載の
   メモリ。 ６ 上記検出手段は出力電極が相互に接続され、かつ制
   御電極および入力電極が相互に交叉接続されている第１
   、第２の検出用スイツチング手段からなるフリツプフロ
   ツプを含み、上記第１および第２の検出用スイツチング
   手段の入力電極は、それぞれ第１および第２の接続用ス
   イツチング手段によりそれぞれ上記第１および第２のデ
   ータ線に接続され、上記第１の放電手段は、放電開始時
   に上記第１の接続用スイツチング手段を導通とさせるこ
   とにより、上記第１の検出用スイツチング手段が導通状
   態にあることを条件として、上記第１のデータ線を、上
   記第１の接続用スイツチング手段および上記第１の検出
   用スイツチング手段を通して、放電させる手段であり、
   上記第２の放電手段は、放電開始時に上記第２の接続用
   スイツチング手段を導通させることにより、上記第２の
   検出用スイツチング手段が導通状態にあることを条件と
   して、上記第２のデータ線を、上記第２の接続用スイツ
   チング手段および上記第２の検出用スイツチング手段を
   通して放電させる手段であることを特徴とする特許請求
   の範囲第３項記載のメモリ。 ７ 上記第１および第２の充電手段は上記第１および第
   ２のデータ線と前記高電位の共通ノードとの間にそれぞ
   れ直列に挿入された第１および第２の充電用スイツチン
   グ手段からそれぞれなり、上記第１の充電用スイツチン
   グ手段は上記検出手段の出力が印加される第１の充電制
   御電極を有し、上記第２の充電用スイツチング手段は充
   電開始を指示するタイミング信号が印加される第２の充
   電制御電極を有することを特徴とする特許請求の範囲第
   ３項のメモリ。 ８ 上述第１、第２の充電手段の各々の第１の充電制御
   電極は、それぞれ当該充電用スイツチング手段を導通と
   するための第２の電位に予め充電され、かつ上記検出手
   段の出力に応じていずれか一方は当該スイツチング手段
   を非導通とするための第３の電位に放電されることを特
   徴とする特許請求の範囲第７項記載のメモリ。 ９ 上記第１および第２の充電制御電極は相互に、可変
   容量素子により結合されており、該可変容量素子は、上
   記第２の充電制御電極の電位が上記第２の電位にあると
   きには、その電位が上記第３の電位にあるときよりも大
   なるキャパシタンスを有するものであることを特徴とす
   る特許請求の範囲第８項記載のメモリ。 １０ 上記第１、第２の充電手段のそれぞれの第１の充
   電制御電極は上記第１、第２の検出用スイツチング手段
   をそれぞれ介して第３の電位に放電されることを特徴と
   する特許請求の範囲第８項記載のメモリ。 １１ 上記第１および第２の充電手段はそれぞれ、上記
   第１および第２の接続用スイツチング手段と上記検出手
   段との接続点に接続されていることを特徴とする特許請
   求の範囲第３項記載のメモリ。 １２ 上記第１および第２の放電手段はそれぞれ上記第
   １および第２の接続用スイツチング手段と上記検出手段
   との接続点に接続されていることを特徴とする特許請求
   の範囲第３項記載のメモリ。 １３ 前記第１、第２のデータ線は互いに平行に、かつ
   近接して配置されている特許請求の範囲第１項に記載の
   メモリ。