JPS59107490A

JPS59107490A - メモリ

Info

Publication number: JPS59107490A
Application number: JP58197693A
Authority: JP
Inventors: Kiyoo Ito; 清男伊藤; Hiroo Masuda; 弘生増田; Ryoichi Hori; 堀　陵一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-10-24
Filing date: 1983-10-24
Publication date: 1984-06-21
Also published as: JPS6137711B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はメモ１ハとくにＭＯＳ）ランジスタ（以下ＭＯ
８Ｔと略す）を用いた半導体メモリにリセルとして、単
一のＭＯ８Ｔと、これに直列に接続されたキャパシター
を用いるメモリの主要部を８１図（ａ）に示す。メモリ
セルＭＣの接続された１対のデータ線ｄｏ、ｄｏとこの
一対のデータ線に接続されたプリアンプＰＡとをその基
本構成要素として有する。データ線ｄｏ１　ｄｏは、一
定の電圧、例えば４（ｖ）にあらかじめ充電される。し
かる後、メモリセルＭＣをよみ出すためワード線Ｗ又は
Ｗの１つ、例えばＷを選択的に励起する。この結果、デ
ータ線ｄＯの電位は、よみ出されたメモリセルの記憶信
号に応じて、元の４（ｖ）より大きい又は小さい値に変
化する。プリアンプＰＡはこのデータ線ｄＯの直圧変化
を増巾するもので、データ線ｄｏ、ｄｏの電圧差を増巾
する機能を有するフリップフロップである。プリアンプ
ＰＡの一対のプルアップトランジスタＱｕ、Ｑｕのドレ
インは電源電圧■ＤＤ（＝ｌＯ（■））が印加されてお
り、これらのゲートには、増巾開始を指示する信号φ。

が印加され、他方、他の１対のトランジスタＱＬ１ＱＬ
のソースは共通に信号φ。の反転信号φ。が印加される
。この信号φ。プリアンプＰＡを増１］開始させるとき
に、それまでの０（Ｖ）からｉ　ｏ　（ｖ）上昇される
。　この結果プリアンプＰＡはデータ線ｄｏの電位を上
昇せしめ、データ線ｄｏの電位を降下せしめる。このと
きのデータ線ｄＯ１πの電位変化は第１図ｆｂ）に示す
通りである。この図に示すように、データ線ｄｏの充電
速度は、データ＃！ｄＯの放電速度より遅い。基板（図
ではＳｕｎと略示しである）は各データ線ｄｏ、ｄｏと
浮遊容斌Ｃにより結合されており、基板は通常負の電圧
（−３Ｕ）にバイアスされている。今テータｇｄｏ％　
ｄｏが放電、充電する場合を考えると、データ＃−１石
−から基板に電荷が流れ込み、データ線ｄｏに基板から
電荷が流れ込む。

この紹゛果１基板ＳｎＢの導電率が比較的小さいこきも
あり、基板ＳｕＢの電位は、基板が受けとった電荷に応
じて変化する。すなわち、今の例では、データ線ｄＯの
放電速度がデータ線ｄＯの充電速度より速いために、プ
リアンプＰＡｌこよる増巾開始後は、基板へ流入する正
電荷の方が、基板から流出する正電荷より小であり、基
板の電位は降下する。一方、ある程度の時間が経過する
と、データ線ｄＯの放電は終了するに反して、データ線
ｄｏの充電が接続されるから、基板へ実質的に電荷が流
入する。この結果、基板の電位が上昇する。

第１図（Ｃ）は以上のこきを説明する図で、同図におい
て（１）はデータ線ｄＯの充電による基板の電圧変化、
（２）はデータ線ｄｏの放電による基板の電圧変化、（
３）は上記データ線ｄｏ、ｄｏの両方による基板の電圧
変化を示す。

このように、従来のＭＯ８Ｔのメモリにおいては、一対
のデータ線ｄｏ％ｄＯの充放電速度が異なるため、基板
の電圧が変化する。この結果、この基板の電位を基準と
して動作すべき、この基板上に設けた種々のトランジス
タが誤動作をおこす。

又、Ｍ１図（ｄ）に示す並列された２つのデータ線対を
有するメ皐り（例えば、特開昭５１−７４５３５号記載
のメモリ）において、データ線ｄｏ１ｄｏの充放電速度
が異なる場合は次のような事態をおこす。

すなわち、今ワードｆＩＪｗ□が選択された場合、非選
択のワード線Ｗ２に、データ線ｄｏ、　ｄ石との結合容
款により生じた電圧が相殺されず残るため、その残った
電圧によりメモリセルＭＣ２が誤まって読み出されてし
まう。

〔発明の目的〕

本発明は以上の問題点を解決するためになされたもので
あり、並列された２つのデータ線の充放電速度を等しく
し基板の電位変動を極力小さくし、かつメモリセルを誤
って読み出すことを防止するものである。

〔発明の概要〕

第１図（ａ）において、データ線ｄｏ、ｄｏの充放電速
度が異なるのは次の理由による。

ＭＯ８ＴＱｕ、Ｑｕはそれぞれデータ線ｄｏおよびｄｏ
の充電および放電のいずれの場合にも使用される。たと
えば、データ線ｄｏの放電時には、ＭＯ８ＴＱｕ、ＱＬ
がともにオン状態となり、この両ＭＯ，ＳＴのコンダク
タンスの比によりデータ線ｄＯの放電後の電位が定まる
。従って、この放電後の電位を十分小さくするにはＭＯ
８ＴＱｕのコンダクタンスをＭＯ８ＴＱＬのコンダクタ
ンスより十分小さくしなければならない。この結果、デ
ータ線ｄｏの充電時には、ＭＯ８ＴＱｕのコンダクタン
スが小さいために充電速度が遅くなる。

この理由を考慮してなされた本発明によるメモリには、
各データ線を充電する手段および放電する手段が、各デ
ータ線に対応して設けられ、かつ、メモリセルよみ出し
後の一対のデータ線のいずれのデータ線がより高いかを
検出しかつこれを保持する検出手段が設けられ、この検
出結果に応答して一方のデータ線に接続された充電手段
が選択的に起動せしめられ、あわせて他方のデータ線に
接続された放電手段が選択的に起動せしめ゛られる。

〔発明の実施例〕

以下、データ線ｄｏ、ｄ石の充放電速度が等しくなる回
路例を第２図〜第７図を用いて説明する。

第２図において、データ線ｄｏ％ｄｏにはそれぞれ複数
のメモリセルＭＣが接続されている。データ線ｄｏ、ｄ
ｏは互いに同一の幾何学的寸法を有する同一の素材で形
成される。メモリセルＭＣとしては、例えば−個のＭＯ
８Ｔとキャパシターの直列接続よりなる公知のメモリセ
ルが接続すれている。図では、データ線ｄｏに接続され
たメモリセル１個が示されている。データ線ｄｏ％６−
には複数のかつ、互いに同数のメモリセルが接続されて
いる。このメモリセルは、それに接続されたワード線Ｗ
によって選択されたきき、そのメモリセルが接続されて
いるデータ線の電位を、そのキャパシターに記憶した信
号に応じた値だけ変化せしめる。このキャパシターには
、例えば高レベルの信号として＋７．０　（Ｖ、）ある
いは低レベルの信号としてＯ（Ｖ）の値が記憶されてい
る。データ線ｄｏ。

ｄｏには、メモリセルの記憶信号をよみ出す前にプリチ
ャージ信号に応答して、あらかじめ電源電位（ＶＤＤ（
−１０）　（Ｖ）　）　（７）約半分（７）電位（正確
には４　（Ｖ）　）にプリチャージするためのプリチャ
ージ手段が接続されている。このプリチャージレベルは
後述のように、データ線ｄｏ、ｄ♂が充電又は放電後に
取りつる電位の中位に位置するように選ばれる。具体的
には、　１ＶＩＯ８ＴＱｐ、Ｑｐがこのプリチャージ手
段として作用する。従ってメモリセルから記憶信号が読
み出されると、そのメモリセルの接続されたデータ線の
電位は、上記の４（Ｖ）より少し大または少し小の電位
になる。

データ線＜ｉｏ％１石にはダミーセルＤＭＣが接続され
ておりダミーワード線ＤＷによりデー刃線と結合される
。図ではアースＨａτに接続されたダミーセルとダミー
ワード線のみが示されている。

データ線４０１１石に接続されたメモリセルをよみ出す
ときには、データ線ｄｏ、ｄｏに接続されたダミーセル
をそれぞれよみ出す。ダミーセルは、データ線の電位を
、メモリセルがよみ出されｊこ、データ線の電位が、メ
モリセルの内容に対応してとりうる２つの値の中間に設
定する役目をする。

プリアンプＰＡはトランジスタＱ１．Ｑ、の交叉結合か
らなるフリップフロップであり、入力ノードｄ１、ｄｌ
はそれぞれＮ０８ＴＱｏ、Ｑｏにより、データ線ｄｏ１
ｄｏに接続される。このプリアンプＰＡは、メモリセル
から記憶信号をよみ出した後のデータ、１！ｄｏ％δの
電位のいずれが高いがを検出しかつその検出結果を保持
する。直列に接続されたＭＯ８ＴＱ、および帆は電源■
ＤＤをデータ線δに接続し、データ線孔の電位をｖＤＤ
に近い電位に充電するためのものである。同様に直列に
接続されたＭＯ８ＴＱ３、Ｑ６はｔ源Ｖ　ＤＤヲテー　
１線ｄｏに接続し、データ線ｄｏの電位をＶＤＤに近い
電位に充電するためのものである。また、直列に接続さ
れたトランジスタ司と（ならびにＱ４とＱ５は、それぞ
れ、データ線ｄｏ、　ｄｏをアースに接続し、データ線
ｄｏ％品をそれぞれアース電位に放電させるためのもの
である。ＭＯ８ＴＱ、、（のゲルトはそれぞれＭＯ８Ｔ
Ｑ１、（のゲートに接続され、このプリアンプＰＡによ
る検出結果に応答して制御される。ＭＯ８ＴＱ３および
Ｑ３のゲートはそれぞれＭＯ８ＴＱ、、（により、　プ
リアンプＰＡの入力ノード’１％”１にそれぞれ接続さ
れている。このＭＯ８ＴＱ３．Ｑ２および（とＱ２とを
それぞれ接続するノードｎおはびｎには、ＭＯＳ　Ｔ　
Ｑ７　、Ｑ？が接続されている。このＭＯ８ＴＱ７、Ｑ
７は、　これらのノードｎ、ｎをＭＯＳ　Ｔ　Ｑ３、Ｑ
３ノゲートを、コレら（７）ＩＶＩＯ８Ｔをオンとする
ことに必要な電圧にプリチャージするためのものである
。すなわち、ＭＯ８ＴＱ、、Ｑ。

のゲートに高レベルのプリチャージ信号Ｐが印加された
ときに、ノードｎ１　ｎはそれぞれ電源電位ＶＤＤにプ
リチャージｒる。

以下４３図ｔこ示した檀々の制御信号および種々の点の
電圧を示すタイムチャートを用いて、第２図の回路の動
作を説明する。

メモリセルから信号を読み出す前は、信号６はｔＯ（Ｖ
）の電位に保持される。この結果ＭＯ８ＴＱｏ％Ｇはオ
レ状態にある。この状態において、プリチャージ信号Ｐ
は当初編レベル（１２（Ｖ））に保持される。この結果
、データ線ｄｏ％δはそれらに接続されたＭＯＳ　Ｔ　
Ｑｐ　ｓ　Ｑ９により４　（ｖ）　ｆこ充電されている
。同時に、　このプリチャージ信号ＰによりＭＯ８ＴＱ
７、Ｑ７がオンとなるので、ノードｎ％ｉは電源電位Ｖ
ＤＤにプリチャージされる。この後、信号φ０を高レベ
ルに保持した状態でプリチャージ信号Ｐは０（ｖ）に低
下される。これにより、データ線ｄｏ、ｄ。

のプリチャージが終了するとともに、ノードｎ１Ｈのプ
リチャージも、ＭＯ８ＴＱ？、東がオフとなり、終了す
る。この後、メモリセルＭＣに接続されたワード線Ｗを
起動して、メモリセルＭＣをよみ出す。例として、デー
タ線品に接続されたメモリセルＭＣを読み出す場合につ
いて説明する。

このメモリセルＭｅのよみ出し時に、データ線ｄｏに接
続されたダミーセルＤＭＣをも、ダミーワード線ＤＷに
よりよみ出す。この読み出したメモリセルＭＣの記憶信
号に応じてデータ線ｄＯの電位は、元のプリチャージ電
位４（Ｖ）から４．１（Ｖ）又は３．９（Ｖ）に変化す
る。このとき、ノードｄ１、むも同様に変化する。以下
では例として、　データ線ｄｏ、ノードｄ０の電位が３
．９（Ｖ）に変化した場合について説明する。データ線
６の電位はほとんど変化しない。

以上の期間、プリアンプＰＡのＭＯ８ＴＱ１−　Ｑｓの
ソースにはともに、高電圧（１ｏ（Ｖ））　のφ０が印
加され、かつ、ＭＯ８ＴＱＩ　、Ｑｓのそれぞれのソー
スとゲート間の電圧は、各ＭＯ８ＴＱ１、Ｑｌのしきい
値ｖｔｂ（これは約１（Ｖ））より小さい。

従ってプリアンプＰＡ内のＭＯ８ＴＱＩ　、Ｑｔはとも
にオフ状態にある。その後、信号わが低レベル（ｏ　（
Ｖ））に変化すると、ＭＯ８ＴＱＯ１東はオフとなる。

このとき、メモリセルからよみ出された信号の大小は、
ノードｄ、、ｄ、に取り込まれている。信号載が低レベ
ルに低下したとき、プリアンプＰＡは増巾作用を開始し
１ＭＯＳ　Ｔ　Ｑｌ　１Ｑ＋の一方がオフに他方がオフ
となる。今考えている例では、ノードｄ１の電位がノー
ドむの電位より犬であるため、ＭＯ８Ｔ頃がオフ％　Ｑ
、がオンとなる。この結果プリアンプＰＡの作用により
、ノードむの電位は若干低下するのみで、ノードｄ１の
電位は、急速に０（ｖ）低下する。　こうして、プリア
ンプＰＡにより、メモリセルの信号が検出され、かつ保
持されることになる。このプリアンプはノードｄ１％ｄ
ｌの電位差を増巾したことになる。この増巾はＭＯＳ　
Ｔ　Ｑｏ　ｓ　Ｑｏをオフとした状態で行なうため、き
わめて高速に行われる。

さらに、プリアンプＰＡによる増巾時にＭＯ８ＴＱ。％
喝をオフ状態に保持すると、次の利点が生じる。すなわ
ち、本発明を用いるメモリは、第３図に示した１対のデ
ータ線以外にも多数の対のデータ線が設けられており、
これらのデータ線についても同時に後述の充電、放電が
行われる。その結果、これらのデータ線に共通にかつ、
これらのデータ線に交叉して設けられたワード線と、こ
れらのデータ線きの間の結゛合容址を通して、ワード線
の電位が変化し、この変化が再び、この結合容量を介し
て各データ線に、電圧の変化を引き起こす。このデータ
線の電圧の変化は雑音として、プリアンプＰＡの増巾作
用に悪影響を与えつるが、Ｍ　０８　Ｔ　Ｑ　ｏ　ｓ　
Ｑ　ｏがオフ状態にあることにより、このような問題は
生じない。

このプリアンプＰＡの検出結果はＭＯ８ＴＱ２、Ｑ４．
ζ、（の制御電極に伝えられる。すなわち、ノードｄ１
が高レベル、ノードむが低レベルのときには、ＭＯ８Ｔ
Ｑ２、Ｑ２はそれぞれオンおよびオフ状態となり、ＭＯ
８ＴＱ４％　Ｑ４はそれぞれオンおよびオフ状態となる
。この結果ノードｎは、ＭＯ８ＴＱ２、Ｑｌを通して低
レベル（０（Ｖ））に放電し、ＭＯ８ＴＱ３はオフとな
る。一方、ノードｉは放電せず、高レベルに保持される
。このような状態で信号φ１が低レベル（０（Ｖ）　）
から高レベル（１０（Ｖ））に変化されると、ＭＯ８Ｔ
Ｑ５、ＱいＱｓ、Ｑｓはオンとなる。ＭＯ３ＴＱ４はオ
フであるため、データ線孔はアースには接続されず、従
ってデータ線δの放電は行われないが、ＭＯ８ＴＱ４、
Ｑ５がオンであるためデータ線ｄＯはアースに接続され
、データ線ｄＯはこのＭＯ８ＴＱ４、Ｑ５を通して放電
する。一方、ＭＯ８Ｔ帆、（はオンであるからデータ線
孔は電源ｖＤＤと接続され、データ線孔はＭＯ８ＴＱ３
、Ｑｓを通して電源ＶＤＤに近い電位（約８　（Ｖ）　
）に充電される。なお、ＭＯ８ＴＱ３および優のゲート
には信号φ１がプートストラップキャパシターＣＢを介
して入力される。このブートストラップキャパシタハ、
反転層を用いたキャパシタからなる。この反転層を用い
たキャパシタは、例えば次の文献にて公知である。

Ｒ，Ｅ、　Ｊｏｈｎｓｏｎ　ｅｔ　ａｌ、　”　Ｅｌｉ
ｍｉｎａｔｉｎｇＴｈｒｅｓｈｏｌｄ　Ｌｏｓｓｅｓ　
ｉｎ　ＭＯ８ｃｉｒｃｕｉｔｓ　ｂｙＢｏｏｔｓｔｒａ
ｐｐｉｎｇ　Ｕｓｉｎｇ　Ｖａｒａｃｔｏｒ　Ｃｏｕｐ
ｌ　ｉｎｇ　’ＩＥＥＥ　　Ｊ、　ｏｆ　５ｏｌｉｄ−
８ｔａｔｅ　Ｃ１ｒｃｕｉｔｓＳＣ−７，Ｎｏ、３　ｐ
、２１７（１９７２，６）。

このキャパシターの、ＭＯ８ＴＱ３又はＱ３に接続され
た電極が反転層上のゲート電極に接続され、ＭＯ８ＴＱ
６、Ｑ、に接続された電極は、この反転層に接続して設
けられた拡散層に接続されている。

この結果、萬いレベルに保持された、ノードＨに接続さ
れたプートストラップキャパシタＣＢは、比較的大きな
キャパシタンスを持つ。このキャパシターの作用により
、ノード五は信号φ１が高レベルになると、元のプリチ
ャージレベル１０（Ｖ）から、さらに高い１２（Ｖ）に
上昇される。この結果、ＭＯ８ＴＱ３のソースの電位は
ほぼ電源電圧ｖＤＤ　（１０（Ｖ）　）　ニ等Ｌ　＜　
ナリ、ｆ　−夕線ｄ　ｏ　ニは、電源電圧ＶＤＤよりＭ
Ｏ８ＴＱ６による電圧降下分だけ低い電位（約８　（Ｖ
）　）に充電される。このように、プートストラップキ
ャパシタＣＢは、データ線の充電時に、ＭＯ８ＴＱ３に
よる電圧降下をほとんどゼロにし、それにより、データ
線の充電′電位を高くするのに役立つ。一方、ＭＯ８Ｔ
Ｑ３のゲートに接続されたプートストラップキャパシタ
ーＣＢは、ノードｎが低電位（０（Ｖ）　）に保持され
ているために、このキャパシターのキャパシタンスはほ
とんど零に等しい。従って、ノードｎの電位は信号φ１
が印加されても、はとんど上昇しない。

以上のようにして、データ線ｄｏ、ｄｏの電位は読み出
されたメモリセルの記憶信号に応じて異なるレベルに放
電又は充電される。この充電又は放電後のデータ線の電
位を用いて、元のメモリセルに、信号を再書きするとと
もに、このデータ線ｄｏ、　　ｄｏの電位を外部に送出
し、メモリセルの記憶信号の増巾信号として利用するこ
とができる。

とくに、本発“朗においては、データ＋’ｆ＃ｄＯｓ　
ｄｏの充電および放電された後の電位のほぼ中間にデー
タａｄｏｓδをあらかじめプリチャージしておく。

コノデータ線ｄｏを充電するためのＭ　ＯＳ　Ｔ　Ｑ　
３、Ｑ６のコンダクタンスと、データ線ｄｏを放電する
タメ（７）　ＭＯＳ　Ｔ　Ｑ４　ｓ　Ｑｓのコンダクタ
ンストラ、それぞれのデータ線の充電および放電が時間
的に同一の電位変化を与えつつ行われるように選ぶ。

さらに、データ線ｄｏを放電するためのＭＯ８ＴＱ４、
Ｑ５のコンダクタンスと、データ線ｄｏを充電するため
のＭＯ８ＴＱ３、Ｑ、のコンダクタンスとを、それぞれ
のデータ線の放電および充電が時間的に同一の電位変化
を与えつつ行われるように選ぶ。

以上のように、メモリセルから信号をよみ出し、かつ、
これをそのメモリセルに再書込みした後、すべての制御
信号を元のプリチャージ時のレベル゛に戻す。以上のよ
うにしてメモリセルの読出しサイクルが終了する。

第４図はデータ線ｄｏ、　ｄｏの充放電速度が等しくな
る回路の他の例を示す。このメモリは、第２図に示した
メモリのＭＯ８ＴＱ４、Ｑ５、凱、優を有せず、かつ、
ＭＯＳ　Ｔ　ＱＯｓ　Ｑｏには第２図に示したメモリに
用いられた制御信号Ｆと異なる”信号Ｆ♂が異いられる
。この信号Ｆ評は、先の信号Ｃと同じタイミングで高レ
ベル（１ｏ（Ｖ））から低レベル（０（Ｖ）　）に変化
する。Ｆ２は信号もと異なり、信号φ１が低レベルから
高レベルに変化する時に同時にこの低レベルから元の高
レベルに変化する。第４図に示したメモリに関連する種
々の信号および種々の点の電圧のタイムチャートを第５
図に示す。本回路例のメモリでは、データ線のｄｏ％δ
次電は第２図のメモリと全く同じように行われる。本回
路例のメモリでは、データ線ｄｏ、　ｄｏの放電はそれ
ぞれＭＯ８ＴＱＯ％咀およびＱ。、Ｑｌを通して行われ
る点が、第２図に示したメモリと異なる点である。

メモリセルからデータ線ｄｏ上に記憶信号がよみ出され
、プリアンプＰＡによりこの信号が増巾され、その増巾
結果に応じてノードｎ又は、ｉの放電が行われるまでの
動作は、第２図のメモリと全く゛同一である。この放電
が行われた後、信号φ１を高レベルに変化する時にＭＯ
Ｓ　Ｔ　Ｑｏ　、Ｑｏが信号パーによりオンに変化され
る。−例としてデータ線ｄｏに接続されたメモリセルか
ら低レベルの信号が読み出された場合について以下説明
する。

この場合には、プリアンプＰＡによる信号の増巾後は、
　’ＭＯＳ　Ｔ　Ｑｌｓ　Ｑｌはそれぞれ、オンおよび
オフ状態にある。従って、Ｍｏ５ＴＱ３がオンであって
も、データ線孔はＭＯ８ＴＱ　を通して放電しない。一
方、ＭＯ８−ＴＱｌがオンであるため、データ線ｄＯは
ＭＯＳ　Ｔ　Ｑｏ　＝　Ｑｌを通して信号源むへ放電す
る。

従って、ＭＯ８ＴＱ、、東によるデータ線ｄｏの充電と
、ＭＯ８ＴＱｏ％Ｑ１によるデータ線６の放電とが電圧
の時間的変化が等しく行われるように第１、第２のデー
タ線の抵抗およびこれらと基板との結合容量を考慮した
うえで、これらのＭＯ８Ｔのコンダクタンスを選ぶ。さ
らに同様にＭｏ８ＴＱ３、Ｑ６によるデータ線ｄＯの放
電と、ＭＯ８Ｔ償、〔によるアース線［の放電とが電圧
の時間的変化が等しく行われるように、これらのＭＯ８
Ｔのコンダクタンスを選ぶ。

以上かられかるように、本実施例は第３図のメモリより
は、ＭＯＳ　ＴＱ４、Ｑ５％Ｃ￥４．咀が必要でない点
で簡単である。

第６図はアースｍｄｏｓ　ｄ−δ−の充放電速度が等し
くなる他の回路の例を示す。この回路は第４図の回路と
は、ノードｎ、ｎの放電回路が異なる。ノードｎ、ｎは
それぞれＭｏ８ＴＱ２、Ｑ２を介して信号源φ〒へ放電
する。第７図にこの実施例に関係する制御信号および種
々の点の電圧のタイムチャートを示す。図でデータ線ｄ
ｏ％ｄＯ、ノードｄ　１　ｓ　’−１ｓ　ノードｎ、五
の電圧はデータ線ｄＯに接続されたメモリセルにより、
低レベルの信号がよみ出された場合を示す。信号、Ｆ”
ＶｔはプリアンプＰＡによる増巾が終了した時に高レベ
ル（１０（Ｖ））から低レベル（０（Ｖ）　）に切りか
わる。この結果、ノードｎのみが放電し、低レベルの電
圧を持つようになる。その後φ１ｓ４）ｏ’を低レベル
から高レベルに変化させることにより、データａｄｏは
ＩＶｌｏ　Ｓ　Ｔ　Ｑ６　ｓ　Ｑｔを通してアース電位
に放成し、データ線むはＭ　ＯＳ　Ｔ　Ｑｓ　ｓ　Ｑｓ
を通して電源Ｖ。９により約８（ｖ）に充電される。

なお１以上の回路例のように、Ｍｏ５ＴＱ３゜Ｑ６およ
びＱａ−Ｑｅならびに電源Ｖ。０からなる充・電回珀を
、データ線ｄ。１ｄｏに接続するがわりに、ノードｄｔ
、ａｌに接続することも可能である。同様に第２図の回
路における、ＭＯ８ＴＱ′４、Ｑ、およびＱ４、Ｑ５と
アース′ＩＪＬ源からなる放電回繕をデータ線ｄｏｓ　
ｄ′ｏに接続するかわりに、ノードｄ１、むに接続する
こと可能である。これらの場合には、第３図の信号灯の
代わりに第５図、第７図の回路で用いた信号Ｆンを用い
る必要がある。

上記示した列により得られたデータ？ｆＭｄｏ％もの充
放電速度の等しい回−を、並列された２つのデータ線対
を有するメモリに用いた点に本発明の特徴がある。

第８図は、本発明の実施例を示すものである。

第１図（ｄ）の例では、ワード＃Ｗ１が選択されて、Ｍ
Ｃ１が書きこみあるいは再書きこみさイでる時に、結合
容量を通してワード＃Ｗ２にアンバランスな結合電圧が
生じる。しかし本しリでは、一対のｄｏ、６の充放電電
圧が各ワード線Ｗ２に結合するが、データ線ｄ。、６の
充放電速朋が弄しいため、結合電圧は相殺されてＷ２に
は電圧は生じない。従来、非選択ワード線を低インピー
ダンスに保持し、ワード線Ｗに結合した電圧を低く抑え
る目的で、ワードラッチ回、４ＷＬを設けていた。しか
し本実施例では、Ｗへの結合電圧は存在しないので、Ｗ
Ｌは不安になるか、あるいはより小さな面積のＷＬです
むことになり、チップ面積を縮小することが０丁能とな
る。なお本図では２交点中の１交点のみにメモリセルが
結線されているが、２交点のそれぞれにメモリセルが結
線された場合にも同様に適用できる。

〔発明の効果〕

本発明によれば、並列された２つのデータ線対を有する
メモリにおいて、メモリセルの誤読出し−を防止するこ
とができるという効果を有する。

【図面の簡単な説明】

第１図の従来のメモリ構成および動作を説明する図、第
２図、第４図、第６図は本発明に用いる回路例を示す図
、第３図、第５図、＾３７図はそれぞれ第２図、第４図
、第６図の回路の動作説明のためのタイムチャート、第
８図は本発明の実施例の回路を示す図である。ＰＡ　　ｉ　　プリアンプ（１０”’Ｏｉ　データ線Ｑ、　＋６ｉ　　接続用ＭＯ８Ｑ３・Ｑ６・Ｑ３バ５　；　充電用ＭＯ３Ｑ４．Ｑ５．
Ｑ４．Ｑ５；　　放電用ＭＯ８第　１　図杉　　、Ｖ−７６Ｖ場　３　閃猶　、Ｓ　把

Claims

【特許請求の範囲】

１、平行に配置された１対のデータ線と、前記１対のデ
ータ線と交差するように配置された複数のワード線と、
前記１対のデータ線を予め第１の電位に充電する手段と
、前記１対のデータ線と前記複数のワード線との交差点
に設けられたメモリセルき、ワード線によりメモリセル
が選択されてから所定期間経過した時点で前記１対のデ
ータ線のうちいずれが高いかを検出して一方のデータ線
の電位を所定の高電位まで充電させ、前記充電せしめる
時の電位の時間変化とほぼ同じ時間変化でもって他方の
データ線の電位を所定の低電位まで放電させる手段を有
し、前記第１の電位は前記高電位と前記低電位のほぼ中
間の電位であることを特徴とするメモリ。