JPS583186A - スタティック半導体メモリ - Google Patents
スタティック半導体メモリInfo
- Publication number
- JPS583186A JPS583186A JP56100526A JP10052681A JPS583186A JP S583186 A JPS583186 A JP S583186A JP 56100526 A JP56100526 A JP 56100526A JP 10052681 A JP10052681 A JP 10052681A JP S583186 A JPS583186 A JP S583186A
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- Japan
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- bit line
- potential
- bit
- bit lines
- trs
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高速読出しを可能にしたスタティック半導体
メモリに関する。
メモリに関する。
半導体メモリは益々容量を増大する傾向にあり、これに
伴ってメモリセルや付属回路素子が微小化されてきてい
る。このため、セルを駆動する電流値は小さくせざるを
得す、ビット線と電源の間に接続された負荷トランジス
タのｆｍは小さいものになって来ている。従って、ビッ
ト線の負荷容量が大きいため、ビット線電位の立上がり
および立下がりが遅くなり、ひいては読取り速度が遅く
なるという問題が出てきた。
伴ってメモリセルや付属回路素子が微小化されてきてい
る。このため、セルを駆動する電流値は小さくせざるを
得す、ビット線と電源の間に接続された負荷トランジス
タのｆｍは小さいものになって来ている。従って、ビッ
ト線の負荷容量が大きいため、ビット線電位の立上がり
および立下がりが遅くなり、ひいては読取り速度が遅く
なるという問題が出てきた。
本出願人は、本願に先だって、アドレス信号が変化する
とき全メモリセルをビット線から切り離す回路を設け、
かつ全ビット線を急速に高レベルヘブリチャージする回
路を設は几スタティック半導体メモ＋３ Ｔｈ提案した
（特願昭５６−１３９４０）、この提案によりスタティ
ック半導体メモリの読取り速度は相当に高速化された。
とき全メモリセルをビット線から切り離す回路を設け、
かつ全ビット線を急速に高レベルヘブリチャージする回
路を設は几スタティック半導体メモ＋３ Ｔｈ提案した
（特願昭５６−１３９４０）、この提案によりスタティ
ック半導体メモリの読取り速度は相当に高速化された。
しかしながら、スタティック半導体メモリの読取り速度
の高速化の要求は依然として存在している。
の高速化の要求は依然として存在している。
本発明の目的は、スタティック半導体メモリの読取り速
度の高速化を達成することにある。上述の目的を達成す
るために、本発明においては、ワード線とビット線対と
の各交点にスタティックメモリセルを配設してなる半導
体メモリにおいて、アドレス信号が変化するとき全ビッ
ト線の電荷を所定時間の間放電してビット線の電位をビ
ット線電位の低レベル以下にする回路を設けたことを特
徴とするスタティック半導体メモリが提供される。
度の高速化を達成することにある。上述の目的を達成す
るために、本発明においては、ワード線とビット線対と
の各交点にスタティックメモリセルを配設してなる半導
体メモリにおいて、アドレス信号が変化するとき全ビッ
ト線の電荷を所定時間の間放電してビット線の電位をビ
ット線電位の低レベル以下にする回路を設けたことを特
徴とするスタティック半導体メモリが提供される。
以下、添附の図面に基づいて本発明の詳細な説明する。
第１図は本発明の実施例による１１４ＱＳスタティック
ＲＡＭ（ランダムの アクセス・メモリ）要部回路図で
ある。
ＲＡＭ（ランダムの アクセス・メモリ）要部回路図で
ある。
ＭＯＳ型のスタティックＲＡＭは第１図に示すようにワ
ード線Ｗ、、Ｗ２・・・・・・とビット線対Ｂ。ｌ Ｂ
。
ード線Ｗ、、Ｗ２・・・・・・とビット線対Ｂ。ｌ Ｂ
。
（多数あるが図ではその１組のみを示す）の各交点に、
負荷抵抗Ｒ１，Ｒ，とＭＯＳ）ランジスタＱ１．Ｑ２
で構成されるフリップフロップ即ちメモリセルＭＣｉ
、）ランスファゲートとなるＭＯＳトランジスタＱ３＋
Ｑ４ により接続してなる。ビット線対Ｂ０． Ｂ
、 の一端はトランジスタＱ、、 Ｑ６によシミ源Ｖ
ｃｃによりプルアップされ、他端はコラム選択トランジ
スタＱｔ、Ｑ＝ によりセンスアンプＳＡ及び書込み
バッファＷＢに接続される。センスアンプＳＡの出力は
データ出力バッフ了ＤＢｖｌ−介してデータ出力Ｄｏｕ
ｔ として出力される。ワード線例えばＷ、’！ｒＨ（
ハイ）レベルにするとトランジ（３） スタＱ３． Ｑ、 はオンとなって当該メモリセルは
ビット線対Ｂ０． Ｂ、に接続され、ま友コラム選択信
号Ｙ、ｉＨにするとトランジスタＱ、、 Ｑ８がオンと
なってビット線Ｂ。、Ｂ、がデータバスへ接続され、こ
うしてＷｌとＢ。ｌ Ｂ、の交点に配設されたメモリセ
ルＭＣ０が選択されるーこの状態でデータバスを介して
ビット線対Ｂ。Ｉ Ｂ、を例えばＢｏがＨ，Ｂ、がＬ（
ロー）にすればメモリセ、＋１のトランジスタＱ２がオ
ン、Ｑｌがオフとなり、セル書込みが行なわれる。
負荷抵抗Ｒ１，Ｒ，とＭＯＳ）ランジスタＱ１．Ｑ２
で構成されるフリップフロップ即ちメモリセルＭＣｉ
、）ランスファゲートとなるＭＯＳトランジスタＱ３＋
Ｑ４ により接続してなる。ビット線対Ｂ０． Ｂ
、 の一端はトランジスタＱ、、 Ｑ６によシミ源Ｖ
ｃｃによりプルアップされ、他端はコラム選択トランジ
スタＱｔ、Ｑ＝ によりセンスアンプＳＡ及び書込み
バッファＷＢに接続される。センスアンプＳＡの出力は
データ出力バッフ了ＤＢｖｌ−介してデータ出力Ｄｏｕ
ｔ として出力される。ワード線例えばＷ、’！ｒＨ（
ハイ）レベルにするとトランジ（３） スタＱ３． Ｑ、 はオンとなって当該メモリセルは
ビット線対Ｂ０． Ｂ、に接続され、ま友コラム選択信
号Ｙ、ｉＨにするとトランジスタＱ、、 Ｑ８がオンと
なってビット線Ｂ。、Ｂ、がデータバスへ接続され、こ
うしてＷｌとＢ。ｌ Ｂ、の交点に配設されたメモリセ
ルＭＣ０が選択されるーこの状態でデータバスを介して
ビット線対Ｂ。Ｉ Ｂ、を例えばＢｏがＨ，Ｂ、がＬ（
ロー）にすればメモリセ、＋１のトランジスタＱ２がオ
ン、Ｑｌがオフとなり、セル書込みが行なわれる。
これを読出すにはＷｌおよびＹｌをＨにすればよく、ｗ
、＝ＨでトランジスタＱＩＩＱ４がオンになり、セル内
部の点ａのＨレベル、ｂのレベルがビット線Ｂ、、 Ｂ
、へ伝えられ、これがトランジスタＱｙ、Ｑｓｔ介して
読取り回路へ導かれる。
、＝ＨでトランジスタＱＩＩＱ４がオンになり、セル内
部の点ａのＨレベル、ｂのレベルがビット線Ｂ、、 Ｂ
、へ伝えられ、これがトランジスタＱｙ、Ｑｓｔ介して
読取り回路へ導かれる。
ところでメモリは益々容量を増大する傾向にあり、これ
にともなってセルや付属回路素子が微小化されてきてい
る。ビットｉｌＩ！ｉ！電位Ｂ０． Ｂ、の電位はトラ
ンジスタＱ、とＱ、とＱｌ、Ｑ、とＱ４とＱ、の２ｍ
比で決まるから、セルが小型化され、従ってトランジス
タＱ１．Ｑ２が小型化されて卸が小になると、（４） それにつれてトランジスタＱｇ ＋ ０６”） ｆｔｐ
も小にしないとビット線に充分々Ｈ，Ｌレベルをと
らせることができない。しかしトランジスタＱ、、Ｑ６
の２ｍを小にすると、ビット線Ｂ。、ＢＩの立上りが遅
くなり、ひいては読取りが遅くなるという問題がある。
にともなってセルや付属回路素子が微小化されてきてい
る。ビットｉｌＩ！ｉ！電位Ｂ０． Ｂ、の電位はトラ
ンジスタＱ、とＱ、とＱｌ、Ｑ、とＱ４とＱ、の２ｍ
比で決まるから、セルが小型化され、従ってトランジス
タＱ１．Ｑ２が小型化されて卸が小になると、（４） それにつれてトランジスタＱｇ ＋ ０６”） ｆｔｐ
も小にしないとビット線に充分々Ｈ，Ｌレベルをと
らせることができない。しかしトランジスタＱ、、Ｑ６
の２ｍを小にすると、ビット線Ｂ。、ＢＩの立上りが遅
くなり、ひいては読取りが遅くなるという問題がある。
本発明はかかる問題に対処しようとするもので、その特
徴とするところは、ビット線Ｂ０およびＢ１にそれぞれ
、ビット線電荷放出用のＭＯＳ）ランジスタＱ、および
Ｑｂ のドレインを接続し、これらのＭＯＳ）ランジ
スタのゲートに、アドレス切替り時に発生させる狭いパ
ルス幅のクロックパルスＣＰＫを与えるようにしたこと
である。
徴とするところは、ビット線Ｂ０およびＢ１にそれぞれ
、ビット線電荷放出用のＭＯＳ）ランジスタＱ、および
Ｑｂ のドレインを接続し、これらのＭＯＳ）ランジ
スタのゲートに、アドレス切替り時に発生させる狭いパ
ルス幅のクロックパルスＣＰＫを与えるようにしたこと
である。
＠１図のＭＯＳスタティックＰＡＭの動作を第２図を用
いて説明する。第２図（ａｌに示されるように、任意の
アドレスＡＤＤが時刻ｔ。で切替ると、後述する手段に
より、第２図ら）に示されるＬＩ−にの狭いパルス幅の
クロックパルスＣＰＫが発生し、ビット線電荷放出用ト
ランジスタ（および喝のゲートに印加される。時刻ｔ。
いて説明する。第２図（ａｌに示されるように、任意の
アドレスＡＤＤが時刻ｔ。で切替ると、後述する手段に
より、第２図ら）に示されるＬＩ−にの狭いパルス幅の
クロックパルスＣＰＫが発生し、ビット線電荷放出用ト
ランジスタ（および喝のゲートに印加される。時刻ｔ。
以前はワード線Ｗ、、％。
晃、・・・のいずれか１つが選択されており、その選択
されていたワード線に接続さｎているメモリセルはビッ
ト線Ｂ。の側がハイレベル日に、ビット線Ｂ１の側がロ
ーレベルの）に固定されていたとする。従ってビット線
Ｂ。およびＢ１け、第２図（ｃｌに示さｎるように、時
刻魁以前はそれぞれＨレベルおよびＬレベルにある。ビ
ット線のＬレベルは接地電位よりも、選択セル内のトラ
ンジスタ（Ｍ００内でけＱ、とＱｏまた’ｄＱ４とＱ２
＞による電圧降下分だけ高くなっている。クロックパル
スＣＰＫがＱａおよび％のゲートに印加されている間、
すなわち時刻ｔ１までは、ビット線のＢ。およびＢ１の
電荷はトランジスタＱ８およびＱｂヲ通ってグランドに
放出される。ＨレベルのディスチャージはＬレベルのデ
ィスチャージより速いので、時刻ｔ１においてビット線
Ｂ。およびＢ１の電位は共にＬレベルと接地電位の中間
レベルＭＬまで低下する。アドレス切替時にワード線ｗ
Ｉ以外の任意のワード線Ｎからワード線卑にアドレス指
定が切替ったとする。すると、第２図（ｄｉに示さｎる
ように、ワード線Ｗ８の電位は急速に立下がり、ワード
線Ｗ１ の電位はＷ８の立下りに比べて緩慢に立上が
る。これは、ワード線のチャージアップ°がディスチャ
ージより時間がかかるためである。ワード線Ｗ１ が立
上り始めるとメモリセルＭＣｏ 内のトランジスタＱ、
およびＧ４が導通し始め、メモリセルＭＣ８内部の点ａ
がＬレベル、ｂがＨレベルであり九とすると、ビット線
Ｂ１は急速にＨレベルに立ち上げられ、ビット線Ｂ。は
これに対し緩慢に立ち上げらｎる。ワード線Ｗ１がほぼ
立上がった時刻ｔ、においては、第２し１（ｃ）に見ら
ｎるようにビット線Ｂ。とビット線Ｂ、の間の電位差が
充分に開き、この電位差音センスアンプＳＡは直ちに検
出して、第２図（ｅ）に示されるデータ出力Ｄｏｕｔ
ｆ出力する。
されていたワード線に接続さｎているメモリセルはビッ
ト線Ｂ。の側がハイレベル日に、ビット線Ｂ１の側がロ
ーレベルの）に固定されていたとする。従ってビット線
Ｂ。およびＢ１け、第２図（ｃｌに示さｎるように、時
刻魁以前はそれぞれＨレベルおよびＬレベルにある。ビ
ット線のＬレベルは接地電位よりも、選択セル内のトラ
ンジスタ（Ｍ００内でけＱ、とＱｏまた’ｄＱ４とＱ２
＞による電圧降下分だけ高くなっている。クロックパル
スＣＰＫがＱａおよび％のゲートに印加されている間、
すなわち時刻ｔ１までは、ビット線のＢ。およびＢ１の
電荷はトランジスタＱ８およびＱｂヲ通ってグランドに
放出される。ＨレベルのディスチャージはＬレベルのデ
ィスチャージより速いので、時刻ｔ１においてビット線
Ｂ。およびＢ１の電位は共にＬレベルと接地電位の中間
レベルＭＬまで低下する。アドレス切替時にワード線ｗ
Ｉ以外の任意のワード線Ｎからワード線卑にアドレス指
定が切替ったとする。すると、第２図（ｄｉに示さｎる
ように、ワード線Ｗ８の電位は急速に立下がり、ワード
線Ｗ１ の電位はＷ８の立下りに比べて緩慢に立上が
る。これは、ワード線のチャージアップ°がディスチャ
ージより時間がかかるためである。ワード線Ｗ１ が立
上り始めるとメモリセルＭＣｏ 内のトランジスタＱ、
およびＧ４が導通し始め、メモリセルＭＣ８内部の点ａ
がＬレベル、ｂがＨレベルであり九とすると、ビット線
Ｂ１は急速にＨレベルに立ち上げられ、ビット線Ｂ。は
これに対し緩慢に立ち上げらｎる。ワード線Ｗ１がほぼ
立上がった時刻ｔ、においては、第２し１（ｃ）に見ら
ｎるようにビット線Ｂ。とビット線Ｂ、の間の電位差が
充分に開き、この電位差音センスアンプＳＡは直ちに検
出して、第２図（ｅ）に示されるデータ出力Ｄｏｕｔ
ｆ出力する。
従って、読出し時間は本実施例によれば１２−１０であ
る。
る。
従来は第１図に示したビット線電荷放出用トランジスタ
Ｑａ およびＱｂ が付加されていなか−Ｉた。
Ｑａ およびＱｂ が付加されていなか−Ｉた。
この場合は、アドレス切替に、応じるビット線電位の立
上シおよび立下シは、前述の如く、セルＰ３ｆｌｉのト
ランジスタの２ｍが小さくなって来ているので、第２図
（ｃ）に点線で示し友如く極めて遅く、従来方（７） 式によるビット線電位の切替９時点は時刻ｔ３である。
上シおよび立下シは、前述の如く、セルＰ３ｆｌｉのト
ランジスタの２ｍが小さくなって来ているので、第２図
（ｃ）に点線で示し友如く極めて遅く、従来方（７） 式によるビット線電位の切替９時点は時刻ｔ３である。
従って、従来方式による読出し時間は少なくとも１３−
１０が必要である。
１０が必要である。
実験データとしては、従来方式による読出し時間１３−
１゜け約３５す２秒アあ。え。、対し、本実“施例によ
る読出し時間ｔ２−ｔｏｆ′ｉ約２５ナノ秒ないし２６
ナノ秒であった。従って本実施例により約ｌＯナノ秒も
読出し時間が短縮されたことにより、高速スタティック
ＲＡＭにおいては極めて効果的である。
１゜け約３５す２秒アあ。え。、対し、本実“施例によ
る読出し時間ｔ２−ｔｏｆ′ｉ約２５ナノ秒ないし２６
ナノ秒であった。従って本実施例により約ｌＯナノ秒も
読出し時間が短縮されたことにより、高速スタティック
ＲＡＭにおいては極めて効果的である。
なお、前述した本出願人による特願昭５６−１３９４０
のスタティック半導体メモリにおいては、本実施例にお
けるビット線電荷放出用トランジスタを用いないで、そ
の代り、アドレス切替時にビット線をＨレベルにプリチ
ャーシスするためのプルアップ用トランジスタが用いら
れているが、一般にトランジスタの特性として、ディス
チャージの方がチャージアップよシ短時間で行ない得る
ので、本実施例によるビット線ディスチャージ方式の方
が短時間で済む。ま几、ディスチャージ用（８） トランジスタの方がプルアップ用トランジスタより小さ
な２ｍで済むので、クロックパルスＣＲＫを発生させる
回路から見て負荷容量が軽く、低消費電力化が図れる。
のスタティック半導体メモリにおいては、本実施例にお
けるビット線電荷放出用トランジスタを用いないで、そ
の代り、アドレス切替時にビット線をＨレベルにプリチ
ャーシスするためのプルアップ用トランジスタが用いら
れているが、一般にトランジスタの特性として、ディス
チャージの方がチャージアップよシ短時間で行ない得る
ので、本実施例によるビット線ディスチャージ方式の方
が短時間で済む。ま几、ディスチャージ用（８） トランジスタの方がプルアップ用トランジスタより小さ
な２ｍで済むので、クロックパルスＣＲＫを発生させる
回路から見て負荷容量が軽く、低消費電力化が図れる。
第３図（ａ）、（ｂｌはクロックパルスＣＰ Ｋの発生
回路図である。
回路図である。
第３図ら）においてＧ□〜Ｇ４はナンドグー）、Ｇ、。
Ｇ６はノアゲ−７）、ＧＶはオアで、これらは図示の如
く接続され、アドレス信号Ａ。−Ａｎ−、の１ビツトＡ
ｉ ｆ受け、クロックＣＫｉを出力する。この第３図（
ａ）の回路ＣＫＧｉはアドレス信号の各ビットに対して
設けられ、そしてその各回路ＣＫＧｏ。
く接続され、アドレス信号Ａ。−Ａｎ−、の１ビツトＡ
ｉ ｆ受け、クロックＣＫｉを出力する。この第３図（
ａ）の回路ＣＫＧｉはアドレス信号の各ビットに対して
設けられ、そしてその各回路ＣＫＧｏ。
ＣＫ Ｇ、−−ＣＫＧｒｌ−、の各出力ｉ［３図（ｂ）
に示すようにオアゲートＧ８で結合さ扛る０これらの回
路の動作を、第４図を参照しながら説明すると、アドレ
ス信号ＡＩが第４図ａに示すように覧１ ’（Ｈ）。
に示すようにオアゲートＧ８で結合さ扛る０これらの回
路の動作を、第４図を参照しながら説明すると、アドレ
ス信号ＡＩが第４図ａに示すように覧１ ’（Ｈ）。
ｔｏ″ ａに変化するナンバゲートＧ、の出力けｂとな
り、ナントゲートＧ２の出力はキャパシタＣ１により若
干遅延した反転出力ｄとなり、ノアゲートＧ、の出力ｆ
はアドレス信号Ａｊ の立上９時に発生するパルスとな
る。ナントゲートＧ、、Ｇ４、キャパシタＣ２、ノアグ
ー） ＧｂＯ系も同様に動作するがその出力ｇはアドレ
ス信号Ａｉの立下９時に発生するパルスとなる。これら
をオアゲートｑで結合させたものＣＫｉは、アドレス信
号Ａ１ の変化時に発生するパルスとなり、オアゲー
トＧ６の出方ＣＰにはアドレス信号の任意のビットの変
化時に発生する目的のパルスとなる。 −。
り、ナントゲートＧ２の出力はキャパシタＣ１により若
干遅延した反転出力ｄとなり、ノアゲートＧ、の出力ｆ
はアドレス信号Ａｊ の立上９時に発生するパルスとな
る。ナントゲートＧ、、Ｇ４、キャパシタＣ２、ノアグ
ー） ＧｂＯ系も同様に動作するがその出力ｇはアドレ
ス信号Ａｉの立下９時に発生するパルスとなる。これら
をオアゲートｑで結合させたものＣＫｉは、アドレス信
号Ａ１ の変化時に発生するパルスとなり、オアゲー
トＧ６の出方ＣＰにはアドレス信号の任意のビットの変
化時に発生する目的のパルスとなる。 −。
第５図はＩワード線分のワードデコーダを示す。
ＮＧはノアゲートでアドレス信号の各ビットＡ。とれる
トランジスタＴ。−Ｔ、、 と共通負荷トランジスタＱ
２゜からなり、入力アドレス信号ビットの全部がＬレベ
ルのときＨレベルの出カＳｅｅ生じる。
トランジスタＴ。−Ｔ、、 と共通負荷トランジスタＱ
２゜からなり、入力アドレス信号ビットの全部がＬレベ
ルのときＨレベルの出カＳｅｅ生じる。
この信号Ｓ訂トランジスタＱｚａ ＋ Ｑｔ４からなる
ワードドライバの該Ｑｇｓのゲートに加えられ、またト
ランジスタＱ□＋ Ｑ２□からなるインバータを介して
Ｑｚ４のグー） ＶＣ加えらｎ、Ｈレベルの場合にワー
ド線ＷｊｆｆｉＴ（レベルにする。ワードドライバの電
源はメモリ電源ＶＣＣである。
ワードドライバの該Ｑｇｓのゲートに加えられ、またト
ランジスタＱ□＋ Ｑ２□からなるインバータを介して
Ｑｚ４のグー） ＶＣ加えらｎ、Ｈレベルの場合にワー
ド線ＷｊｆｆｉＴ（レベルにする。ワードドライバの電
源はメモリ電源ＶＣＣである。
板上の説明から明らかなように、本発明によれば駆動能
力の小さな高集積度のスタティックメモ１りにおいて、
アドレス切替時に全ビット線をＬレベルと接地電位の中
間レベルまでデイスチセージし、メモリセルの記憶内容
に応じて一方ｅＨレベルに、他方ｅＬレベルにまでチャ
ージアップすることにより、高速読出しを行うことがで
き、極めて有効である。
力の小さな高集積度のスタティックメモ１りにおいて、
アドレス切替時に全ビット線をＬレベルと接地電位の中
間レベルまでデイスチセージし、メモリセルの記憶内容
に応じて一方ｅＨレベルに、他方ｅＬレベルにまでチャ
ージアップすることにより、高速読出しを行うことがで
き、極めて有効である。
第１図は本発明の実施例によるＭＯＳスタティックＲＡ
Ｍの要部回路図、第２ツ１は第３図の回路の動作説明用
の波形図、第３ Ｆｌ（ｅｌ、 （ｂｌはクロックパル
ス発生回路の回路図、第４図はｔＰａ図（ａｔ、 （ｂ
ｌの回路Ω動作説明用の波形図、そしてｖ５図はワード
デコーダの回路図であるう 図面でＷｌ、 Ｗ、・・・・・・はワード線、Ｒｏ、
Ｂ、けビット線対、ＭＣはメモリセル、ＣＰＫは全メモ
リセルをビット線から切り離すクロックパルスＱａ、Ｑ
ｂ（ＩＩ） はビット線電荷放出用トランジスタである。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）卒 男 弁理士 山 口 昭 之 （１２１ 驚２Ｗ！Ｊ ｔｏ ｔ、ｔ２ ｔ３ ＄４〒
Ｍの要部回路図、第２ツ１は第３図の回路の動作説明用
の波形図、第３ Ｆｌ（ｅｌ、 （ｂｌはクロックパル
ス発生回路の回路図、第４図はｔＰａ図（ａｔ、 （ｂ
ｌの回路Ω動作説明用の波形図、そしてｖ５図はワード
デコーダの回路図であるう 図面でＷｌ、 Ｗ、・・・・・・はワード線、Ｒｏ、
Ｂ、けビット線対、ＭＣはメモリセル、ＣＰＫは全メモ
リセルをビット線から切り離すクロックパルスＱａ、Ｑ
ｂ（ＩＩ） はビット線電荷放出用トランジスタである。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）卒 男 弁理士 山 口 昭 之 （１２１ 驚２Ｗ！Ｊ ｔｏ ｔ、ｔ２ ｔ３ ＄４〒
Claims (1)
- ワード線とビット線対との各交点にスタティックメモリ
セルを配設してなる半導体メモリにおいて、アドレス信
号が変化するとき全ビット線の電荷を所定時間へ間放電
して該ビット線の電位を該ビット線電位の低レベル以下
にする回路を設けたことを特徴とするスタティック半導
体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100526A JPS583186A (ja) | 1981-06-30 | 1981-06-30 | スタティック半導体メモリ |
| EP82303353A EP0068859A3 (en) | 1981-06-30 | 1982-06-25 | Static-type semiconductor memory device |
| US06/393,119 US4514831A (en) | 1981-06-30 | 1982-06-28 | Static-type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100526A JPS583186A (ja) | 1981-06-30 | 1981-06-30 | スタティック半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583186A true JPS583186A (ja) | 1983-01-08 |
| JPS6156593B2 JPS6156593B2 (ja) | 1986-12-03 |
Family
ID=14276399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100526A Granted JPS583186A (ja) | 1981-06-30 | 1981-06-30 | スタティック半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4514831A (ja) |
| EP (1) | EP0068859A3 (ja) |
| JP (1) | JPS583186A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61181280U (ja) * | 1985-04-27 | 1986-11-12 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4617652A (en) * | 1979-01-24 | 1986-10-14 | Xicor, Inc. | Integrated high voltage distribution and control systems |
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- 1982-06-28 US US06/393,119 patent/US4514831A/en not_active Expired - Fee Related
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Also Published As
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