JPH0214487A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にアクセス時間を
大幅に短縮することができ、高速読出動作を実現するこ
とができる半導体記憶装置の構成に関する。

［従来の技術］ 近年、たとえばダイナミック型ＭＯ３ＲＡＭ（ＭＯＳ）
ランジスタを用いたランダム・アクセス・メモリ）等の
高集積メモリ装置に対しては、その記憶容量を増大させ
るための高集積化とともに、アクセス時間（データ読出
しに要する時間）を大幅に短縮することによる読出動作
の高速化が望まれている。

第５図は、従来から用いられている半導体記憶装置の全
体構成を概略的に示す図である。

第５図において、メモリセルアレイ１０１は、折返しビ
ット線構成を有するように行および列状に配列される複
数個のメモリセルを含む。アドレスバッファ１０２は、
外部から与えられるアドレス信号ＡＤＤを受けて内部行
アドレス信号および内部列アドレス信号を発生する。ロ
ウデコーダ１０３は、アドレスバッファ１０２からの内
部行アドレス信号に応答してメモリセルアレイ１０１か
ら１行のメモリセルを選択する。コラムデコーダ１０４
は、アドレスバッファ１０２からの内部列アドレス信号
に応答してメモリセルアレイ１０１から１列（１組のビ
ット線対）を選択する。（センスアンプ＋Ｉ　１０）ブ
ロック１０５は、ビット線対上の信号電位差を増幅する
とともに、コラムデコーダ１０４からのコラムデコード
信号に応答して、選択されたビット線対をデータ入出力
線へ接続する。書込バッファ１０６は、外部から与えら
れる書込データＤＩＮを受け、たとえば互いに相補なデ
ータの組（Ｄｌ、Ｎ　＋　Ｄｌ　Ｎ　）に変換してブロ
ック１０５の１１０部へ伝達する。読出バッファ１０７
は、ブロック１０５の１１０部分からのデータを受けて
出力信号ＤＯＵ□として外部へ出力する。クロックジェ
ネレータ１０８は、メモリサイクルの開始、アドレス信
号の取込みタイミングなどを与えるための信号ＲＡＳ（
ロウアドレスストローブ信号）およびＣＡＳ　（コラム
アドレスストローブ）信号等を発生する。

クロックジェネレータ１０８からのロウアドレスストロ
ーブ信号ＲＡＳはアドレスバッファ１０２、ロウデコー
ダ１０３などへ与えられ、コラムアドレスストローブ信
号ＣＡＳはアドレスバッファ１０２、コラムデコーダ１
０４などへ与えられる。

第６図に示すように、ロウアドレスストローブ信号ＲＡ
Ｓは、アドレスバッファ１０２における行アドレス信号
を取込むタイミングを与え、コラムアドレスストローブ
信号ＣＡＳはアドレスバッファ１０２における列アドレ
ス信号を取込むタイミングを与える。この構成において
は、アドレスバッファ１０２は行アドレスと列アドレス
とが時系列に与えられる。また、ロウデコーダ１０３お
よびコラムデコーダ１０４におけるアドレス信号のデコ
ードのタイミングはそれぞれ信号ＲＡＳ。

ＣＡＳにより与えられる。

第７図は、第５図に示されるメモリセルアレイの要部の
構成を示す図であり、点線で示されるブロック１５０の
構成の一例を具体的に示す図である。

第７図においで、折返しビット線を構成する１組のビッ
ト線対ＢＬ、ＢＬが代表的に示される。

ビット線ＢＬ、ＢＬは対をなし、折返しビット線対を構
成する。すなわち、ビット線ＢＬ、ＢＬ上には互いに相
補な信号が現われることになる。ビット線ＢＬ、ＢＬと
直交する方向に複数のワード線が設けられる。但し、第
７図においては、１本のワード線ＷＬのみが代表的に示
される。ワード線とビット線との交点にはメモリセルが
設けられ、メモリセルは行および列状に配列される。第
７図においては、ビット線ＢＬとワード線ＷＬとの交点
に設けられる１個のメモリセル１のみが代表的に示され
る。メモリセル１は、１トランジスタ・１キヤパシタ型
の構成を有し、情報を記憶するメモリ容量ＣＯと、Ｎチ
ャネルＭＩＳ（金属−絶縁膜一半導体）トランジスタＱ
Ｏとを備える。

ビット線対ＢＬ、ＢＬ上の信号電位差を差動増幅するた
めに、フリップフロップ型のセンスアンプ２，３が設け
られる。センスアンプ２はＮチャネルＭｉｓ）ランジス
タＱｌ、Ｑ２から構成される。センスアンプ２は、セン
スアンプ活性化手段４からの信号に応答して活性化され
、低電位側のビット線電位を接地電位に放電する。セン
スアンプ活性化手段４は、センスアンプ活性化信号Ｓ。

に応答してオン状態となりノードＮ１を接地電位に接続
するＮチャネルＭＩＳ）ランジスタＱ５から構成される
。センスアンプ３は、ＰチャネルＭＩｓ）ランジスタＱ
３．Ｑ４から構成される。センスアンプ３は、センスア
ンプ活性化手段５からの信号に応答して活性化され、高
電位側のビット線電位を電源電位■。Ｃに充電する。セ
ンスアンプ活性化手段５は、センスアンプ活性化信号Ｓ
０に応答してオン状態となりノードＮ２を電源電位ＶＣ
Ｃに接続するＰチャネルＭＩＳ）ランジスタＱ６から構
成される。

イコライズ／プリチャージ手段６は、メモリサイクルの
開始前および終了後（すなわちスタンバイ時）に、各ビ
ット線ＢＬ、ＢＬを所定のプリチャージ電位Ｖ［ＩＬに
プリチャージしかつ各ビット線電位をイコライズする。

通常プリチャージ電位Ｖ［ＩＬは内部電圧発生回路によ
り発生され、所定の電位（たとえば電源電圧Ｖ。Ｃの半
分、すなわちｖｃｃ／２の電位）に設定されている。

さらに、各ビット線対ＢＬ、ＢＬとデータ入出力線対Ｉ
１０．Ｉ１０との間には、コラムデコーダ（第５図）か
らのコラムデコード信号Ｙに応答してオン状態となるＮ
チャネルＭＩＳ）ランジスタＱＩＯ，Ｑｌｌがそれぞれ
接続される。データ入出力線対Ｉ１０．Ｉ１０は、通常
、クロック信号ＣＬＫに応答してオン状態となるＮチャ
ネルＭ■ＳトランジスタＱ２２，２３により所定の電位
ｖ’ａｔにプリチャージされる。データ入出力線対Ｉ１
０．Ｉ１０は人出力バッファを介してデータのやり取り
を行なう。

第８図は、従来の半導体記憶装置の読出動作を示す信号
波形図であり、第７図に示される符号と同一の符号は対
応部の電位変化を示す。

時刻Ｔ１以前においてはイコライズ信号ＥＱがハイレベ
ルにあり、イコライズ用トランジスタＱ７、プリチャー
ジ用トランジスタＱ８．Ｑ９はすべてオン状態にあり、
ビット線ＢＬ、ＢＬは所定の電位ＶＩＩＬにプリチャー
ジされている。

時刻Ｔ１においてイコライズ信号ＥＱがハイレベルから
ローレベルに低下すると、トランジスタＱ７．Ｑ８．Ｑ
９がすべてオフ状態となり、ビット線ＢＬ、ＢＬは電気
的にフローティング状態となる。これにより、プリチャ
ージ／イコライズ動作が終了する。

時刻Ｔ２において、ロウデコーダからの行デコード信号
に応答して１本のワード線ＷＬが選択されると、ワード
線ＷＬの電位がローレベルからハイレベルへ移行する。

これにより、ワード線ＷＬに接続されるメモリセル１の
トランジスタＱＯがオン状態となり、メモリキャパシタ
ＣＯがビット線ＢＬに接続される。その結果、メモリセ
ル１が有する情報に応じた電位変化がビット線ＢＬに生
じる。今、メモリセルが情報“１“を記憶している場合
には、第８図に実線で示すように、ビット線ＢＬの電位
がプリチャージ電位よりわずかに上昇し、ビット線ＢＬ
の電位はプリチャージ電位を保持する。

ビット線対ＢＬ、ＢＬ上の読出信号電位が確定すると、
時刻Ｔ３においてセンスアンプ活性化信号ｓｏ、ｓｏが
それぞれ上昇、下降し始める。これにより、トランジス
タＱ５．Ｑ６がオン状態となり、ノードＮ１は接地電位
、ノードＮ２は電源電位ＶＣＣにそれぞれ充放電される
。この結果、フリップフロップ型センスアンプ２．３が
ともに活性化され、ビット線ＢＬ、ＢＬのうち高電位側
のビット線ＢＬの電位がセンスアンプ３を介して電源電
位ＶＣＣまで充電され、低電位側のビット線ＢＬの電位
がセンスアンプ２を介して接地電位まで放電される。す
なわち、ビット線対ＢＬ、ＢＬ上に生じていた微小な信
号電位差が増幅される。

センスアンプ２，３の増幅動作の後、時刻Ｔ４において
、コラムデコーダからのコラムデコード信号Ｙがハイレ
ベルになると、トランジスタＱ１０、Ｑｌｌがオン状態
となり、ビット線対ＢＬ。

ＢＬ上の電位がデータ入出力線対Ｔ１０．Ｉ１０上に伝
達される。このデータ入出力線対Ｉ１０゜Ｔ１０上に伝
達された電位は、図示しないプリアンプ等の増幅手段に
より増幅された後、データ出力バッファ、外部出力端子
（図示せず）を介して外部に伝達される。

データの外部出力端子への伝達が終了すると、時刻Ｔ５
においてワード線ＷＬの電位がハイレベルからローレベ
ルに低下し、コラムデコード信号Ｙのレベルもハイレベ
ルからローレベルに低下する。これにより、データ入出
力線対Ｔ１０．Ｉ１０上の電位はプリチャージ電位に戻
る。

次に時刻Ｔ６において、センスアンプ活性化信号ｓｏ、
ｓｏがローレベルおよびハイレベルへとそれぞれ移行し
、センスアンプ２．３がともに不活性状態とされる。こ
のときまた、イコラ、イズ信号ＥＱがハイレベルとなり
、プリチャージ／イコライズ手段６が活性化され、ビッ
ト線対ＢＬ、　　ＢＬが所定の電位Ｖｏｌｔにプリチャ
ージされ、かつ各ビット線対ＢＬ、ＢＬ電位がイコライ
ズされる。

上述の動作がデータ読出時における動作の概略である。

一方、データ書込動作においては、信号波形のタイミン
グは第８図に示されるものと同様であり、データの流れ
が読出時と逆方向になり、読出バッファーデータ人出力
線対−選択されたメモリセルとなる。すなわち、書込バ
ッファ（図示せず）により外部から与えられる書込デー
タが相補の形（たとえばＤＩＮＩＤＩＮ）でデータ入出
力線対Ｉ１０．Ｉ１０上に伝達される。時刻Ｔ１からＴ
３までの動作のシーケンスを経た後に、時刻Ｔ４におい
てコラムデコード信号Ｙがローレベルからハイレベルに
なると、トランジスタＱＩＯ，Ｑ１１がオン状態となり
、データ入出力線対Ｉ　１０゜Ｉ１０上の信号電位が選
択されたメモリセルへ伝達されることになる。このよう
にして書込みが行なわれる。

このとき、センスアンプ２，３も時刻Ｔ３において活性
化されており、ワード線ＷＬの電位のハイレベルへの移
行によりビット線ＢＬ、ＢＬ上へ現われた信号電位差を
増幅している。しかし、外部から書込バッファによりデ
ータ入出力線対１１０、Ｉ１０上に書込データが伝達さ
れているため、たとえセンスアンプ２，３により増幅さ
れた信号レベルと書込データの信号電位レベルとが逆で
あっても、書込データに応じて信号電位がビット線対Ｂ
Ｌ、ＢＬ上に現われることになる。これにより、書込デ
ータの選択メモリセルへの書込みがオン状態のトランジ
スタＱＯを介して行なわれることになる。

上述のように、従来の半導体記憶装置の構成においては
、データの読出しと書込みとが同一のデータ入出力線対
Ｉ１０．Ｉ１０を介して行なわれているので、データ読
出しの際にも、ビット線対ＢＬ、ＢＬとデータ入出力線
対Ｉ１０．Ｉ１０がトランジスタＱ１０．Ｑｌｌを介し
て接続される。

高速読出しのためには、このビット線対とデータ入出力
線対との接続をできるだけ速く行なうことが好ましい。

しかしながら、第８図において、たとえばワード線ＷＬ
の電位の立上がり時間Ｔ２からセンスアンプ２．３が活
性化されるセンス開始時間Ｔ３の間にこのビット線対と
データ入出力線対との接続を行なった場合、データ入出
力線の有する負荷容量がビット線に加わるので、ビット
線上の続出信号レベルは低下し、センスアンプが確実な
センス動作を行なうことができなくなり、場合によって
は誤動作が生じるおそれもある。したがって、ビット線
対とデータ入出力線対との接続は、センスアンプ２．３
が活性化され、ビット線対ＢＬ、ＢＬ上の信号電位が確
定した後に行なう必要があり、データ読出時における選
択ビット線対とデータ入出力線対との接続を、時刻Ｔ３
以前に行なうことができない。

このため、読出動作の高速化を図る上で限界があり、ア
クセス時間をより短縮することが困難であるという問題
があった。すなわち、データ読出しと書込みとを同一の
データ入出力線対を用いて行なう構成の場合には、デー
タ読出時のアクセス時間の短縮が困難である。

ソコテ、’８７　　ＶＬＳＩ　　ＳＹＭＰＯ３ＩＵＭ、
Ｄｉｇｅｓｔ　　ｏｆ　　ＴｅｃｈｎｉｃａｌＰａｐｅ
ｒｓ、　　１９８７．ｐｐ、７９−８０に示される“Ｂ
ｉＣＭＯ３ＣＩＲＣＵＩＴ　　ＴＥＣＨＮＯＬＯＧＹ　
　ＦＯＲＨＩＧＨ５ＰＥＥＤ　　ＤＲＡＭｓ″において
、ワタナベ氏らは、高速読出しの目的で、別個に設けた
書込データバスおよび読出データバスを備えるＤＲＡＭ
を提案している。ワタナベ氏らのＤＲＡＭにおいては、
さらに、従来のフリップフロップ型センスアンプとは別
に、書込データバスと各ビット線対との間にＢ　ｉ　Ｃ
ＭＯ３差動センスアンプが設けられている。

第９図は、上記の先行技術文献においてワタナベ氏らに
より開示されたＤＲＡＭの回路構成を示す図である。

第９図において、書込データバスＩＬ、ＩＬおよび読出
データバスＯＬ、ＯＬがビット線対ＢＬ。

ＢＬの両側に別々に設けられている。続出モードにおい
て、ビット線ＢＬ、ＢＬが、信号ＷＲＩ　ＴＥに応答し
て書込データバスＩＬ、ＩＬから分離される。読出デー
タバスＯＬ、ＯＬとビット線対ＢＬ、ＢＬとの間には、
Ｂ　ｉ　ＣＭＯＳ差動センスアンプＤＳ１が設けられて
いる。ＢｉＣＭＯ５差動センスアンプＤＳＩの入力段は
、クロックドインバータＣＩを介してビット線ＢＬ、Ｂ
Ｌに接続されている。読出データバスＯＬ、ＯＬとデー
タ出力バッファＤＢとの間には、読出データバスＯＬ、
ＯＬ上の信号電圧レベルをシフトするレベルシフト回路
ＬＳ、および、レベルシフト回路ＬＳの出力を差動増幅
しそれをデータ出力バッファＤＢに与える他のＢ１ＣＭ
ＯＳ差動センスアンプＤＳ２が設けられている。

書込データバスＩＬおよびＩＬは、ビット線ＢＬおよび
相補なビット線ＢＬにそれぞれ接続される。同様に、読
出データバスＯＬおよびＯＬは、ＢｉＣＭＯ３差動セン
スアンプＤＳＩを介してビット線ＢＬおよび相補なビッ
ト線ＢＬがらデータを受ける。第９図において、信号Ｃ
５ＬＩおよびＣＬＳ２は、コラムデコーダ（図示せず）
がらのコラムデコード信号を示す。

第１０図は、第９図のＤＲＡＭの読出動作時における主
なノードの電位の波形図である。第１０図を参照しなが
ら、“０”のデータを記憶するメモリセルＭＣが選択さ
れてビット線ＢＬに接続された場合の動作を説明する。

読出時においては、信号ＷＲＩＴＥがローレベルになり
、すべてのビット線ＢＬ、ＢＬが書込データバスＩＬ、
ＩＬから分離される。まず、外部から与えられるロウア
ドレス信号に応答して、ワード線ＷＬが選択され活性化
される。その後、選択されたワード線ＷＬに接続される
メモリセルＭＣに記憶されたデータが、対応するビット
線ＢＬに転送される。その結果、そのデータに従ってビ
ット線ＢＬ上に微小な電圧変化が生じる。このビット線
電圧の微小な変化がＣＭＯＳクロックドインバータＣ１
のコンダクタンス変調を引き起こす。

このコンダクタンス変調は、コラムデコード信号Ｃ３Ｌ
１に応答してＢ１ＣＭＯＳ差動センスアンプＤＳ１の入
力段に与えられる。ＢｉＣＭＯ８差動センスアンプＤＳ
１は既に信号Ｃ３Ｌ１により活性化されており、その高
電流駆動能力により短期間にその小さな信号を増幅する
。ビット線対Ｂ信号電圧は、レベルシフト回路ＬＳおよ
び他のＢｉｃＭＯ３差動センス差動センスアンプリＳ２
ルシフトおよび増幅される。増幅されたデータＲＤ。

ＲＤは、データ出力バッファＤＢに与えられ、出力され
る。同時に、従来のフリップフロップ型センスアンプＦ
Ｓが活性化され、メモリセルデータがリストアされる。

このように、従来のフリップフロップ型センスアンプＦ
Ｓの活性化前または同時に、選択されたメモリセルＭＣ
のデータが読出され、高速読出しが行なわれることにな
る。

書込時においては、信号ＷＲＩＴＥがハイレベルとなり
、第７図に示した従来のＤＲＡＭと同様にして、書込デ
ータバスＩＬ、ＩＬを介してデータの書込みが行なわれ
る。

［発明が解決しようとする課題］ しかしながら、この先行技術においては、各ビット線Ｂ
Ｌ、ＢＬがＢ　ｉ　ＣＭＯ８差動センスアンプＤＳＩの
入力段に直接接続されず、クロックドインバータＣＩを
介して間接的に接続されている。

クロックドインバータＣＩは、−船釣には、第１１図に
示す回路構成を有する。このクロックドインバータは、
相補的に接続されたＰＭＯＳ負荷トランジスタＱＦ　Ｌ
およびＮＭＯＳドライバトランジスタＱＮＤからなるＣ
ＭＯＳインバータ、ならびに、電源電位ｖ０および接地
電位にそれぞれ接続されたカットオフスイッチトランジ
スタＱｐ　ｃおよびＱＮ　ｃを含む。カットオフスイッ
チトランジスタＱＰ　ｃおよびＱＮ　ｃは、コントロー
ルクロックＣＬ　ＯＣＫがローレベルでありかつその相
補信号ＣＬＯＣＫがハイレベルであるときに、インバー
タ動作、すなわち入力ＩＮの出力ＯＵＴへの反転を禁止
する。他方、クロックドインバータは、コントロールク
ロックＣＬＯＣＫがハイレベルになると、通常のインバ
ータとして働く。

先行技術がＢ　ｉ　ＣＭＯ３差動センスアンプに加えて
クロックドインバータを用いる１つの理由は、一般に、
バイポーラトランジスタの入力インピーダンスがＭＯＳ
トランジスタの入力インピーダンスよりもかなり低いか
らである。そのため、ビット線電圧およびＣＭＯＳフリ
ップフロップ型センスアンプの増幅動作に悪影響を与え
ることを避けるために、分離素子が必要となる。もう１
つの理由は、ＢｉＣＭＯ３差動センス差動センスアン水
内ラトランジスタにベース電流を供給するため、および
、その差動センスアンプの入力振幅を増幅するためであ
る。

このように、先行技術においては、クロックドインバー
タが必要であり、読出動作がそのクロックドインバータ
により固有的に遅延するので、読出動作の高速性におい
て不利な点がある。

また、各クロックドインバータは少なくとも４っのトラ
ンジスタを含むので、大規模集積化の達成において占有
面積の観点から他の不利な点を有する。

さらに、先行技術における差動センスアンプは入力電圧
の増幅を加速して出力電圧を供給する正帰還を有さない
ので、高速動作には十分でない。

第１の発明の目的は、ビット線対上のデータを高速に読
出すことができる半導体記憶装置を得ることである。

第２の発明の目的は、高速読出が可能でかつ消費電力の
低減された半導体記憶装置を得ることである。

［課題を解決するための手段］ 第１および第２の発明に係る半導体記憶装置は、行およ
び列状に配置される複数のメモリセルからなるメモリセ
ルアレイと、メモリセルアレイから１行を選択するため
の複数のワード線と、メモリーｆｒｔＩ、アレイから１
列を選択するための複数のビット線とを有し、複数のビ
ット線が折返しビット線対を措成するように配設された
半導体記憶装置であって、行アドレス入力手段、行選択
手段、列アドレス入力手段、列選択手段、１対の書込デ
ータ伝達線、１対の読出データ伝達線、および増幅手段
を備える。

行アドレス入力手段は、外部から与えられる行アドレス
を受ける。行選択手段は、行アドレス入力手段からの行
アドレスに応答して、メモリセルアレイから１行を選択
する。列アドレス入力手段は、外部から与えられる列ア
ドレスを受ける。列選択手段は、列アドレス入力手段か
らの列アドレスに応答して、メモリセルアレイから１列
のメモリセルを選択するために１組のビット線対を選択
する。１対の書込データ伝達線は、データ書込時におい
て、列選択手段の出力に応答して、列アドレスが指定す
る１組のビット線対と接続され、行アドレスおよび列ア
ドレスにより選択されたメモリセルへ書込まれるべきデ
ータを伝達する。１対の読出データ伝達線は、１対の書
込データ伝達線と別に設けられ、データ読出時において
、列アドレスが指定する１組のビット線対上のデータを
伝達する。

第１の発明に係る半導体記憶装置は、列アドレス選択手
段の出力に応答して活性状態となる複数段の増幅手段を
さらに備える。初段の増幅手段は、列アドレスが指定す
る１組のビット線対上のデータを増幅し、最終段の増幅
手段は、前段の増幅手段の出力を増幅し１対の読出デー
タ伝達線に出力する。

第２の発明に係る半導体記憶装置は、外部から与えられ
る読出信号を受ける読出信号入力手段、および列選択手
段の出力および読出信号入力手段からの読出信号に応答
して活性状態となる増幅手段をさらに備える。増幅手段
は、列アドレスが指定する１組のビット線対上のデータ
に従って１対の読出データ伝達線を駆動する。

第１および第２の発明における各増幅手段は、選択され
たビット線対の電圧差を検出する手段、選択されたビッ
ト線対のビット線電圧をそれぞれ増幅する第１および第
２の電圧増幅手段、第１および第２の電圧増幅手段の間
の正帰還信号の流通経路を確立し第１および第２の電圧
増幅手段の電圧変化の割合を増加させる手段、第１およ
び第２の電圧増幅手段に応答して第１および第２の電流
を調整する手段、第１および第２の電流を電圧差に変換
する手段、および電圧差を出力する手段を含む。

［作用］ 第１の発明に係る半導体記憶装置においては、複数段の
増幅手段が、１組のビット線対間に生じた微小な電位差
を直ちに順次増幅し、１対の読出データ伝達線間の電位
差を速やかに十分拡大する。

第２の発明に係る半導体記憶装置においては、データ読
出時にのみ増幅手段が活性化されるので、消費電力が低
減される。

［実施例］ 第１２図は、この発明の基礎となる半導体記憶装置の要
部の構成を示す図であり、２組のビット線対に関連する
部分が代表的に示される。

第１２図において、ビット線ＢＬ、ＢＬは、従来の半導
体記憶装置と同様に、折返しビット線対を構成する。こ
のビット線対ＢＬ、“１Ｔには、センスアンプ活性化手
段４，５により活性化されるフリップフロップ型センス
アンプ２．３が設けられる。また、このビット線対ＢＬ
、ＢＬには、ビット線対ＢＬ、ＢＬの電位をイコライズ
しかつプリチャージするためのイコライズ用ＭＩＳ）ラ
ンジスタＱ７、およびプリチャージ用ＭＩＳ）ランジス
タＱ８．Ｑ９が設けられる。

センスアンプ活性化手段４は、センスアンプ活性化信号
ＳＯに応答してオン状態となリノードＮ１を接地電位に
接続するＮチャネルＭＩＳトランジスタＱ５から構成さ
れる。センスアンプ活性化手段５は、センスアンプ活性
化信号ＳＯに応答してオン状態となりノードＮ２を電源
電位ＶＣＣに接続するＰチャネルＭＩＳ）ランジスタＱ
６から構成される。メモリセル１は、１トランジスタ・
１キヤパシタ型の構成を有し、情報を電荷の形態で記憶
するためのメモリキャパシタＣＯと、ワード線ＷＬ上の
電位に応答してメモリキャパシタＣＯをビット線ＢＬに
接続するためのＭＩＳ）ランジスタＱＯとから構成され
る。メモリキャパシタＣＯのセルプレートは所定の電圧
ＶｓＧに結合される。

ビット線ＢＬ、ＢＬと書込データ伝達線ＩＬ。

ＩＬとの間には、それぞれＮチャネルＭｉｓ）ランジス
タＱ１２．Ｑ１３が接続されており、そのトランジスタ
Ｑ１２，０１３のゲートには書込コラムデコード信号Ｙ
Ｗが与えられる。書込コラムデコード信号ＹＷは、コラ
ムデコード信号Ｙと書込指示信号Ｗとの論理積をとるこ
とにより得られる。

また、高速読出しを可能とするために、カレントミラー
型増幅器３０が設けられる。カレントミラー型増幅器３
０において、ＮチャネルＭｉｓ）ランジスタＱ１６は接
地電位とノードＮ７との間に結合され、ＮチャネルＭＩ
ＳトランジスタＱ１７は接地電位とノードＮ８との間に
結合される。

それらのトランジスタＱ１６．Ｑ１７のゲートはそれぞ
れビット線ＢＬ、ＢＬに接続される。ＮチャネルＭＩＳ
）ランジスタＱ１８はノードＮ７と読出データ伝達線Ｏ
Ｌとの間に接続され、ＮチャネルＭＩＳトランジスタＱ
１９はノードＮ８と読出データ伝達線ＯＬとの間に接続
される。トランジスタＱ１８．Ｑ１９のゲートにはコラ
ムデコード信号Ｙが与えられる。また、ＰチャネルＭＩ
ＳトランジスタＱ１４は電源電位ＶＣＣと読出データ伝
達線ＯＬとの間に結合され、ＰチャネルＭＩＳトランジ
スタＱ１５は電源電位ＶＣＣと読出データ伝達線ＯＬと
の間に結合される。トランジスタＱ１４．Ｑ１５のゲー
トは読出データ伝達線ＯＬに接続される。トランジスタ
Ｑ１５．Ｑ１６が第１の増幅インバータを構成し、トラ
ンジスタＱ１４、Ｑ１７が第２の増幅インバータを構成
する。

また、トランジスタＱ１８．Ｑ１９が活性化トランジス
タを構成する。

この構成においては、ビット線ＢＬ、ＢＬがカレントミ
ラー型増幅器３０の入力ノードを構成し、読出データ伝
達線ＯＬ、ＯＬがカレントミラー型増幅器３０の出力ノ
ードを構成する。トランジスタＱ１６〜Ｑ１９からなる
増幅部分は各ビット線対ＢＬ、ＢＬに設けられる。トラ
ンジスタＱ１４゜Ｑ１５からなる定電流供給部分は読出
データ伝達線ＯＬ、ＯＬに共通に設けられる。また、カ
レントミラー型増幅器３０が用いられるのは、その低電
力損失性、高速動作性および読出データ伝達線ＯＬ、　
ＯＬ　（出力部）とビット線対ＢＬ、ＢＬ（入力部）と
の電気的分離能力による。

このように、上述の構成においては、書込データを伝達
するための書込データ伝達線ＩＬ、ＩＬと読出データを
伝達するための読出データ伝達線ＯＬ、ＯＬとが別々に
設けられており、これにより読出動作の島速化が図られ
ている。

次に、第１２図の半導体記憶装置の動作を第１３図のタ
イミングチャートを用いて説明する。

読出サイクルにおいて、時刻Ｔ１以前においては、イコ
ライズ信号ＥＱがハイレベルにあり、ビット線ＢＬ、Ｂ
ＬはトランジスタＱ７〜Ｑ９を介してプリチャージ電位
ＶａＬ　（１／２・ＶＣＣレベル）にプリチャージされ
ている。そのため、トランジスタＱ１６．Ｑ１７がオン
し、ノードＮ７およびＮ８は接地電位となっている。

時刻Ｔ１において、イコライズ信号ＥＱがローレベルに
立下がると、ビット線ＢＬ、ＢＬはフローティング状態
となる。また、コラムデコード信号Ｙがハイレベルに立
上がると、トランジスタＱ１８、Ｑ１９がオンし、カレ
ントミラー型増幅器３０が活性化される。このとき、書
込コラムデコード信号ＹＷはローレベルのまま変化せず
、したがってトランジスタＱ１２，０１Ｂはオフ状態を
維持する。

時刻Ｔ２において、選択されたワード線ＷＬの電位がハ
イレベルにた立上がると、メモリセル１内の情報がビッ
ト線ＢＬ上へ読出される。メモリセル１内に“１゛のデ
ータが記憶されている場合には、第１３図に実線で示す
ように、ビット線ＢＬの電位がプリチャージ電位よりも
わずかに上昇し、ビット線ＢＬの電位はプリチャージ電
位を保持する。このビット線電位の変化はカレントミラ
ー型増幅器３０により高速に増幅され、読出データ伝達
線ＯＬ、ＯＬへ出力される。この場合は、読出データ伝
達線ＯＬの電位がトランジスタＱ１ｇ、Ｑ１６を介して
高速に接地電位に放電される。

一方、読出データ伝達線ＯＬの電位はプリチャージ電位
のままである。

時刻３において、センスアンプ２，３がセンスアンプ活
性化信号ｓｏ、ｓｏに応答して活性化され、ビット線Ｂ
Ｌ、ＢＬ上の微小な信号電位差がさらに拡大される。こ
れにより、選択されたワード線ＷＬに接続されるメモリ
セル１に対して再書込みが行なわれる。

時刻Ｔ５において、ワード線ＷＬの電位およびコラムデ
コード信号Ｙがローレベルに立下がると、カレントミラ
ー型増幅器３０も不活性状態となる。

これにより、読出データ伝達線ＯＬ、ＯＬ上の電位もト
ランジスタＱ１４．Ｑ１５を介して電源電位ＶＣＣに充
電される。

時刻Ｔ６において、センスアンプ活性化信号５Ｏ１ＳＯ
が不活性状態へ移行すると、それに応じてセンスアンプ
２，３も不活性状態となる。このとき同時に、イコライ
ズ信号ＥＱがハイレベルに立上がり、ビット線ＢＬ、Ｂ
ＬはトランジスタＱ７〜Ｑ９を介してプリチャージ電位
ＶＥＩＬにプリチャージされる。

なお、上述の説明においては、選択メモリセル１が情報
“１″を有する場合について説明したが、選択メモリセ
ル１が情報“０°を有する場合には、第１３図において
破線で示すような信号波形が得られる。

書込サイクルにおいては、書込指示信号Ｗがハイレベル
となる。このとき、書込回路から外部書込データが相補
の形（たとえば“１”　　０゛）で書込データ伝達線Ｉ
Ｌ、ＩＬへ伝達される。

時刻Ｔ１において、イコライズ信号ＥＱがローレベルに
立下がった後、コラムデコード信号Ｙがハイレベルに立
上がる。これにより、書込コラムデコード信号ＹＷが同
時にハイレベルに立上がり、トランジスタＱ１２，０１
３がオンする。その結果、書込データ伝達線ＩＬ、ＩＬ
がビット線ＢＬ。

ＢＬにそれぞれ接続され、ビット線ＢＬの電位が電源電
位ＶＣＣに上昇し、ビット線ＢＬの電位が接地電位に下
降する。

時刻Ｔ３において、センスアンプ２．３がセンスアンプ
活性化信号ｓｏ、ｓｏに応答して活性化される。時刻Ｔ
５において、ワード線ＷＬの電位、コラムデコード信号
Ｙおよび書込コラムデコード信号ＹＷがローレベルに立
下がる。これにより、選択されたメモリセル１へ“１”
のデータが書込まれる。

時刻Ｔ６において、センスアンプ２．３がセンスアンプ
活性化信号ｓｏ、ｓｏに応答して不活性状態となる。こ
のとき同時に、イコライズ信号ＥＱがハイレベ・ルに立
上がるため、ビット線ＢＬ。

ＢＬは再びトランジスタＱ７〜Ｑ９を介してプリチャー
ジ電位ＶａＬにプリチャージされる。その後、書込指示
信号Ｗがローレベルに立下がり、書込データ伝達線ＩＬ
、ＩＬが所定の電位にプリチャージされる。

上記半導体記憶装置においては、ビット線ＢＬ。

ＢＬと読出データ伝達線ＯＬ、ＯＬとは直接接続されて
いない。したがって、読出データ伝達線ＯＬ、ＯＬが有
する負荷容量やその電位レベルがビット線ＢＬ、ＢＬの
電位に何ら影響を及ぼすことはない。また、書込データ
伝達線ＩＬ、ＩＬはトランジスタＱ１２，０１３により
ビット線ＢＬ。

ＢＬと切り離されているため、書込データ伝達線ＩＬ、
ＩＬが有する負荷容量がビット線ＢＬ、ＢＬ上の信号電
位に悪影響を及ぼすこともない。したがって、ワード線
ＷＬの電位の立上がり直後において、ビット線ＢＬ、Ｂ
Ｌ間の微小な電位差がカレントミラー型増幅器３０によ
り検出され情報の読出しが正確かつ高速に行なわれる。

第１４Ａ図は従来の単純な差動センスアンプの回路図を
示し、１１４Ｂ図はカレントミラー型差動増幅器の回路
図を示す。比較を簡単にするために、第１４Ａ図には、
Ｂ１ＣＭＯＳトランジスタの代わりにＭＯＳトランジス
タにより構成される差動センスアンプが示される。

第１４Ａ図の差動センスアンプは、２つのインバータ、
および、その２つのインバータと接地電位との間に設け
られる活性化トランジスタＱｃを含む。一方のインバー
タは、ＮチャネルＭＯＳ駆動トランジスタＱＤＡおよび
ＰチャネルＭＯ３負荷トランジスタＱＬＡからなる。他
方のインバータは、ＮチャネルＭＯ８駆動トランジスタ
Ｑｏ［１およびＰチャネルＭＯＳ負荷トランジスタＱＬ
ａからなる。ノードＮＡおよびノードＮａからは、それ
ぞれデータ出力ＯＵＴおよびＯＵＴが出力される。ノー
ドＮＡおよびＮ８は、トランジスタＱ、ＡおよびＱ１０
を介してハイレベルにプリチャージされている。

信号ＣＬＯＣＫがハイレベルになると、活性化トランジ
スタＱ０がオンする。それにより、ノードＮｃの電位が
引き下げられ、２つのインバータＱＬＡ／ＱＤＡおよび
Ｑｃａ／Ｑｏａが活性化する。このとき、入力信号ＩＮ
およびＩＮにより、駆動トランジスタＱｏ＾およびＱｏ
ａは異なるイ・ンピーダンスになっている。その結果、
ノードＮ、およびＮ、の電位が、駆動トランジスタＱＣ
）ＡおよびＱｏａのインピーダンスに従って成るレベル
に変化する。すなわち、データ出力ＯＵＴおよびＯＵＴ
は互いに独立に変化する。データ出力ＯＵＴおよび００
７間の電圧は入力信号ＩＮおよびＩＮ間の電圧によって
のみ生じるため、あまり大きくない。１、たがって、第
９図の先行技術においては、データ出力ＯＵＴおよび０
０７間の電圧差を十分に増幅するため、レベルシフト回
路および別の差動センスアンプが設けられている。

これに対して、第１４Ｂ図のカレントミラー型増幅器は
、第１４Ａ図の差動センスアンプと同様のトランジスタ
から構成されるが、負荷トランジスタＱＬＡおよびＱＬ
ａのゲートが接地端子の変わりにノードＮ＾に接続され
ている。このような構成においては、ノードＮｌ１１の
レベルがノードＮ＾のレベルにより：Ａ整される。たと
えば、入力信号ＩＮのレベルが入力信号ＩＮのレベルよ
りも高いとき、トランジス、りＱｏ＾はトランジスタＱ
。

らよりも導電性が良くなる。そのため、ノードＮ、の電
位はローレベルにプルダウンする。これにより、負荷ト
ランジスタＱＬＢがより導電状態となる。その結果、ノ
ードＮＢの電位は、第１４Ａ図に示される差動センスア
ンプよりも早くプルアップされる。このような動作は、
２つの出力ＯＵＴおよびＯＵＴ間の一種の正帰還である
。

第１５Ａ図は、第１４Ａ図の差動センスアンプの出力特
性の一例を示し、第１５Ｂ図は、第１４Ｂ図のカレント
ミラー型増幅器の出力特性の一例を示す。これらの特性
は、同じパラメータを用いた回路シミュレーションによ
り得られたものである。

第１５Ａ図および第１５Ｂ図から明らかなように、カレ
ントミラー型増幅器は、活性化後の一定時間内に単純、
な差動センスアンプよりも大きな差動信号電圧を与える
。したがって、カレントミラー型増幅器は、単純な差動
センスアンプよりも動作速度において有利である。

しかし、第１２図の半導体記憶装置の読出サイクルにお
いては、第１３図に示すように、カレントミラー型増幅
器３０がビット線ＢＬ、ＢＬ上に現われる微小な電位差
を増幅し、読出データ伝達線ＯＬ、ＯＬ上に十分なレベ
ルのデータを出力するまでに成る程度の時間を要する。

すなわち、読出時におけるアクセス時間の遅延要素が存
在する。

また、第１２図の半導体記憶装置においては、コラムデ
コード信号Ｙに応答してカレントミラー型増幅器３０が
活性化するので、読出時以外のときにもカレントミラー
型増幅器３０が活性化することになる。そのため、トラ
ンジスタＱ１５．Ｑ１８、Ｑ１６を通して電源電位ＶＣ
Ｃと接地電位ｖ８．との間に不要な電流が流れる。

そこで、次の実施例に示すような半導体記憶装置が発明
された。

第１図は、この発明の一実施例による半導体記憶装置の
主要部の構成を示す回路図である。

第１図の半導体記憶装置が第１２図の半導体記憶装置と
異なるのは次の点である。第１のカレントミラー型増幅
器３０の出力ノードＮｌｌおよびＮ１２には、２つの第
２のカレントミラー型増幅器３１ａおよび３１ｂが接続
されている。第２のカレントミラー型増幅器３１ａの出
力ノードＮ１３および第２のカレントミラー型増幅器３
１ｂの出力ノードＮ１４には、第３のカレントミラー型
増幅器３２が接続されている。読出データ伝達線ＯＬ、
ＯＬは、第３のカレントミラー型増幅器３２の出力ノー
ドを構成している。

第２のカレントミラー型増幅器３１ａは、ＰチャネルＭ
ＩＳトランジスタＱ２０．Ｑ２１およびＮチャネルＭＩ
ＳトランジスタＱ２２．０２３を含む。第２のカレント
ミラー型増幅器３１ｂは、ＰチャネルＭＩＳトランジス
タＱ２４．Ｑ２５およびＮチャネルＭＩＳトランジスタ
Ｑ２６．Ｑ２７を含む。第２のカレントミラー型増幅器
３１ａにおいて、トランジスタＱ２０およびＱ２２が第
１の増幅インバータを構成し、トランジスタＱ２１およ
びＱ２３が第２の増幅インバータを構成する。第２のカ
レントミラー型増幅器３１ｂにおいて、トランジスタＱ
２４およびＱ２６が第１の増幅インバータを構成し、ト
ランジスタＱ２５およびＱ２７が第２の増幅インバータ
を構成する。

ＮチャネルＭＩＳトランジスタＱ２ｇは第２のカレント
ミラー型増幅器３１８．３１ｂの活性化トランジスタと
して用いられる。

第３のカレントミラー型増幅器３２は、ＰチャネルＭＩ
Ｓ）ランジスタＱ３０．Ｑ３１およびＮチャネルＭＩＳ
トランジスタＱ３２．Ｑ３Ｂを含む。第３のカレントミ
ラー型増幅器３２において、トランジスタＱ３０および
Ｑ３２が第１の増幅インバータを構成し、トランジスタ
Ｑ３１およびＱ３３が第２の増幅インバータを構成する
。ＮチャネルＭＩＳトランジスタＱ３４は第３のカレン
トミラー型増幅器３２の活性化トランジスタとして用い
られる。第３のカレントミラー型増幅器３２の出力ノー
ドには読出データ伝達線ＯＬ、ＯＬが接続されている。

また、第２のカレントミラー型増幅器３１ａ。

３１ｂの出力ノードＮ１３．Ｎ１４間には、Ｐチャネル
ＭＩＳ）ランジスタＱ２９が接続されている。トランジ
スタＱ２９は、出力ノードＮ１３゜Ｎ１４の電位をイコ
ライズするために用いられる。

第１のカレントミラー型増幅器３０のトランジスタ０１
８．Ｑ１９、第２のカレントミラー型増幅器３１ａ、３
１ｂのトランジスタ０２８、第３のカレントミラー型増
幅器３２のトランジスタＱ３４およびトランジスタＱ２
９のゲートには、読出コラムデコード信号ＹＲが与えら
れる。読出コラムデコード信号ＹＲは、読出指示信号Ｒ
とコラムデコード信号Ｙとの論理積をとることにより得
られる信号である。

次に、第１図の半導体記憶装置の読出動作を第２図のタ
イミングチャートを参照しながら説明する。

時刻Ｔ１において、イコライズ信号ＥＱがローレベルに
立下がると、トランジスタＱ７〜Ｑ９がオフし、ビット
線ＢＬ、ＢＬはフローティング状態となる。また、読出
コラムデコード信号ＹＲがハイレベルに立上がると、第
１のカレントミラー型増幅器３０が活性化される。この
時、書込コラムデコード信号ＹＷはローレベルのまま変
化しない。

時刻Ｔ２において、選択されたワード線ＷＬの電位がハ
イレベルに立上がると、メモリセル１のトランジスタＱ
Ｏがオンする。たとえば、メモリセル１に“１”のデー
タが記憶されている場合には、ビット線ＢＬの電位がわ
ずかに上昇する。これにより、第１のカレントミラー型
増幅器３０が、直ちにビット線ＢＬ、ＢＬ間の電位差を
増幅し、出力ノードＮｌｌ、Ｎ１２間の電位差を拡大し
始める。

図示されない他の複数組のビット線対にも、同様に、第
１のカレントミラー型増幅器３０の入力部を構成するト
ランジスタ０１６〜Ｑ１９が接続されているので、第１
のカレントミラー型増幅器３０の出力ノードＮｉｌ、Ｎ
１２を構成する配線も長くなる。そのため、第１のカレ
ントミラー型増幅器３０の出力負荷容量も大きくなる。

したがって、第１のカレントミラー型増幅器３０の出力
ノードＮＩＬ、Ｎ１２に十分な電位差が出力されるため
には、第１２図の半導体記憶装置における読出データ伝
達線ＯＬ、ＯＬに十分な電位差が出力されるのと同等の
時間が必要となる。しかし、この実施例の半導体記憶装
置においては、第１のカレントミラー型増幅器３０の出
力ノードＮ１１゜Ｎ１２を入力とする第２のカレントミ
ラー型増幅器３１ａ、３１ｂが時刻Ｔ１において既に読
出コラムデコード信号ＹＲにより活性化されている。

このため、第１のカレントミラー型増幅器３０の出力ノ
ードＮｉｌ、Ｎ１２間に電位差が現われ始めると、第２
のカレントミラー型増幅器３１ａおよび３１ｂは直ちに
その電位差を拡大し出力ノードＮ１３．Ｎ１４に出力す
る。この場合、第２のカレントミラー型増幅器３１ａ、
３１ｂの出力ノードＮ１３．Ｎ１４の出力負荷容量は、
第１のカレントミラー型増幅器３０の出力ノードＮ１１
゜Ｎ１２の出力負荷容量に比較して十分小さい。そのた
め、出力ノードＮ１３．Ｎ１４間に十分な電位差が出力
されるまでに要する時間は、出力ノードＮｉ１．Ｎ１２
間に十分な電位差が出力されるのに要する時間よりも短
縮される。

さらに、第２のカレントミラー型増幅器３１ａ。

３１ｂの出力ノードＮ１３．Ｎ１４を入力とする第３の
カレントミラー型増幅器３２も同様に、時刻Ｔ１におい
て既に読出コラムデコード信号ＹＲにより活性化されて
いる。このため、第３のカレントミラー型増幅器３２は
、第２のカレントミラー型増幅器３１ａ、３１ｂの出力
ノードＮ１３゜Ｎ１４間に現われる微小な電位差を直ち
に増幅し、読出データ伝達線ＯＬ、ＯＬ間の電位差とし
て出力する。すなわち、この例においては、読出データ
伝達線ＯＬの電位をローレベルに引下げ、読出データ伝
達線ＯＬの電位をハイレベルのまま保持する。

その後、読出データ伝達線ＯＬ、ＯＬ間の電位差は、さ
らに別の増幅器（図示せず）により増幅され、外部出力
端子（図示せず）にハイレベルの出力が現われる。

この実施例の場合も、ビット線ＢＬ、ＢＬと読出データ
伝達線ＯＬ、ＯＬとは直接接続されていないので、読出
データ伝達線ＯＬ、ＯＬの負荷容量や電位レベルはビッ
ト線ＢＬ、ＢＬの電位レベルに何ら影響を与えない。

また、読出時には、書込コラムデコード信号ＹＷがロー
レベルとなりトランジスタＱ１２．Ｑ１３がオフしてい
るので、書込データ伝達線ＩＬ。

ＩＬもビット線ＢＬ、ＢＬの電位レベルに何ら影響を与
えない。

したがって、ワード線ＷＬの電位の立上がり直後におい
て速やかな読出データの増幅が可能となり、アクセス時
間を大幅に短縮するすることができる。

時刻Ｔ３において、センスアンプ活性化信号ＳＯ，ＳＯ
に応答して、トランジスタＱ５．Ｑ６がオンし、ノード
Ｎ１がＯＶ１ノードＮ２が電源電位ＶＣＣとなる。これ
により、センスアンプ２゜３が活性化し、ビット線ＢＬ
、ＢＬ間に生じたわずかな電位差を増幅し、ビット線Ｂ
Ｌの電位を電源電位ＶＣＣに、ビット線ＢＬの電位をＯ
Ｖに変化させる。

なお、メモリセル１に“０°のデータが記憶されている
場合には、第２図に破線で示すように、ビット線ＢＬの
電位が電源電位ＶＣＣとなり、ビット線ＢＬの電位がＯ
ｖとなる。

時刻Ｔ５において、ワード線ＷＬの電位がローレベルに
立下がり、読出コラムデコード信号ＹＲがローレベルに
立下がる。時刻Ｔ６においてイコライズ信号ＥＱが再び
ハイレベルになると、トランジスタＱ７〜Ｑ９がオンす
る。これにより、ビット線ＢＬ、ＢＬの電位がＶｅ　ｃ
　／　２レベルのプリチャージ電位ＶＢＬにプリチャー
ジされる。

一方、書込動作においては、書込回路（図示せず）によ
り外部書込データが相補の形（たとえば、ＤＩＮ、ＤＩ
Ｎ）で書込データ伝達線ＩＬ、ＩＬに与えられる。

第２図に一点鎖線で示すように、時刻Ｔ１において、書
込コラムデコード信号ＹＷがハイレベルに立上がると、
トランジスタＱ１２．Ｑ１３がオンし、書込データ伝達
線ＩＬ、ＩＬの電位レベルがビット線ＢＬ、ＢＬに伝達
される。この時、読出コラムデコード信号ＹＲは１点鎖
線で示すようにローレベルのまま変化しない。

時刻Ｔ２において、選択されたワード線ＷＬの電位がハ
イレベルに立上がると、ビット線ＢＬまたはＢＬの電位
がメモリセルに伝達される。このようにして書込みが行
なわれる。

上記実施例においては、第１、第２および第３のカレン
トミラー型増幅器３０．３１ａ、３１ｂ。

３２は、読出コラムデコード信号ＹＲに応答して活性化
されるので、これらのカレントミラー型増幅器はデータ
の書込時には活性化されない。したがって、低消費電力
化が図られる。

なお、上記実施例において、ビット線ＢＬ、ＢＬ上に読
出されるデータを３段のカレントミラー型センスアンプ
によって増幅し読出データ伝達線ＯＬ、ＯＬに出力して
いる。しかし、カレントミラー型増幅器は３段に限られ
ず、ビット線電位を入力信号とするカレントミラー型増
幅器の入力負荷、および、読出データ伝達線ＯＬ、ＯＬ
を出力ノードとするカレントミラー型増幅器の出力負荷
を考慮しして、２段以上のカレントミラー型増幅器を設
け、それらのカレントミラー型増幅器を読出コラムデコ
ード信号により活性化させれば同様の効果が得られる。

第３図は、この発明の一実施例による半導体記憶装置の
全体構成を示すブロック図である。

第３図において、行アドレス入力端子２０１と列アドレ
ス入力端子２０２とが別々に設けられ、各端子を介して
ロウアドレスバッファ２０４およびコラムアドレスバッ
ファ２０５へそれぞれ行アドレス信号および列アドレス
信号が与えられる。

ロウアドレスバッファ２０４およびコラムアドレスバッ
ファ２０５は、チップ゛セレクト信号Ｃ８に応答して、
それぞれ外部から与えられるアドレス信号を内部行アド
レス信号ＲＡおよび内部列アドレス信号ＣＡとして取込
む。ロウデコーダ２０６は、内部行アドレス信号ＲＡに
応答してメモリセルアレイ２０８から１本のワード線を
選択する。

コラムデコーダ２０７は、内部列アドレス信号ＣＡに応
答してコラムデコード信号Ｙを発生しＡＮＤ回路２２２
および２２４に与える。

一方、書込バッファ２２１は、書込端子２１３に与えら
れる書込指示信号ＷをＡＮＤ回路２２２に与える。ＡＮ
Ｄ回路２２２は、コラムデコード信号Ｙと書込指示信号
Ｗとの論理積をとり、書込コラムデコード信号ＶＷとし
て（センスアンプ十入力線）ブロック２１０に与える。

また、読出バッファ２２３は、読出端子２１４に与えら
れる読出指示信号ＲをＡＮＤ回路２２４に与える。ＡＮ
Ｄ回路２２４は、コラムデコード信号Ｙと読出指示信号
Ｒとの論理積をとり、読出コラムデコード信号ＹＲとし
て（カレントミラー型増幅器＋出力線）ブロック２０９
に与える。書込データＤＩＮは、書込回路２１２を介し
て（センスアンプ十入力線）ブロック２１０に与えられ
る。一方、（カレントミラー型増幅器＋出力線）ブロッ
ク２０９にり読出されたデータは読出回路２１１を介し
て出力データＤＯＩＪＴとして出力される。

第３図の構成においては、チップセレクト信号Ｃ５の立
下がりのタイミングで行アドレス信号および列アドレス
信号が同時に取込まれ、ロウデコーダ２０６およびコラ
ムデコーダ２０７に与えられるので、カレントミラー型
増幅器の早期活性化による読出動作の高速化が可能とな
る。

第４図は、この発明の他の実施例による半導体記憶装置
の全体構成を示すブロック図である。

この実施例においては、２つのコラムデコーダ２０７ａ
および２０７ｂが設けられている。列アドレス入力端子
２０２に与えられるアドレス信号は、コラムアドレスバ
ッファ２０５を介してコラムデコーダ２０７ａおよび２
０７ｂに与えられる。

コラムデコーダ２０７ａは、内部列アドレス信号ＣＡに
応答してコラムデコード信号Ｙを発生しＡＮＤ回路２２
４に与える。一方、コラムデコーダ２０７ｂは、内部列
アドレス化−０ＣＡに応答してコラムデコード信号Ｙを
発生しＡＮＤ回路２２２に与える。読出端子２１４に与
えられる読出指示信号Ｒは、読出バッファ２２３を介し
てＡＮＤ回路２２４に与えられる。ＡＮＤ回路２２４は
、コラムデコード信号Ｙと読出指示信号Ｒとの論理積を
とり、読出コラムデコード信号ＹＲとして（カレントミ
ラー型増幅器＋出力線）ブロック２０９に与える。一方
、書込端子２１３に与えられる書込指示信号Ｗは、書込
バッファ２２１を介してＡＮＤ回路２２２に与えられる
。ＡＮＤ回路２２２は、コラムデコード信号Ｙと書込指
示信号Ｗとの論理積をとり、書込コラムデコード信号Ｙ
Ｗとして（センスアンプ十入力線）ブロック２１０に与
える。

この実施例においては、２つのコラムデコーダ２０７ａ
および２０７ｂが設けられているので、各コラムデコー
ダ２０７ａおよび２０７ｂから各ＡＮＤ回路２２４およ
び２２２に与えるコラムデコード信号Ｙの配線が容易と
なる。

なお、この発明は、データの読出時に、ダミーセルに記
憶される電位を比較電位として用いる方式の半導体記憶
装置にも適用することができる。

［発明の効果］ 以上のように第１の発明によれば、読出動作によりビッ
ト線間に生じる微小な電位差が複数段の増幅手段により
増幅されるので、ビット線上の読出データが読出データ
伝達線に高速に読出される。

また、第２の発明によれば、列選択手段の出力と読出信
号の出力とに応答して増幅手段が活性化されるので、低
消費電力化が図られる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置の主
要部の構成を示す回路図である。第２図は第１図の半導
体記憶装置の読出動作および書込動作を説明するための
タイミングチャートである。 第３図は第１図の半導体記憶装置の全体構成を示すブロ
ック図である。第４図はこの発明の他の実施例による半
導体記憶装置の全体構成を示すブロック図である。第５
図は従来の半導体記憶装置の全体構成を示すブロック図
である。第６図は第５図の半導体記憶装置におけるアド
レス信号の取込タイミングを示すタイミングチャートで
ある。 第７図は従来の半導体記憶装置の主要部の構成を示す回
路図である。第８図は第７図の半導体記憶装置の動作を
説明するためのタイミングチャートである。第９図は他
の従来の半導体記憶装置の主要部の構成を示す回路図で
ある。第１０図は第９図の半導体記憶装置の各部の電圧
変化を示す波形図である。第１１図はクロックドインバ
ータの構成を示す回路図である。第１２図はこの発明の
基礎となる半導体記憶装置の主要部の構成を示す回路図
である。第１３図は第１２図の半導体記憶装置の動作を
説明するためのタイミングチャートである。第１４Ａ図
は従来の差動センスアンプの構成を示す回路図であり、
第１４Ｂ図はこの発明に用いられるカレントミラー型増
幅器の構成を示す回路図である。第１５Ａ図は第１４Ａ
図の差動センスアンプの出力特性を示す図であり、第１
５Ｂ図は第１４Ｂ図のカレントミラー型増幅器の出力特
性を示す、図である。 図において、１はメモリセル、２，３はセンスアンプ、
４，５はセンスアンプ活性化手段、３０は第１のカレン
トミラー型増幅器、３１ａ、３１ｂは第２のカレントミ
ラー型増幅器、３２は第３のカレントミラｊ福幅器、Ｎ
ＩＬ、Ｎ１２は第１のカレントミラー型増幅器の出力ノ
ード、Ｎ１３゜Ｎ１４は第２のカレントミラー型増幅器
の出力ノード、ＷＬはワード線、ＢＬ、ＢＬはビット線
、ＩＬ、ＩＬは書込データ伝達線、ＯＬ、ＯＬにを読出
データ伝達線、ＹＲは読出コラムデコード信号、ＹＷは
書込コラムデコード信号である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）行および列状に配置される複数のメモリセルから
   なるメモリセルアレイと、前記メモリセルアレイから１
   行を選択するための複数のワード線と、前記メモリセル
   アレイから１列を選択するための複数のビット線とを有
   し、前記複数のビット線が折返しビット線対を構成する
   ように配設された半導体記憶装置であって、 外部から与えられる行アドレスを受ける行アドレス入力
   手段と、 前記行アドレス入力手段からの行アドレスに応答して、
   前記メモリセルアレイから１行を選択する行選択手段と
   、 外部から与えられる列アドレスを受ける列アドレス入力
   手段と、 前記列アドレス入力手段からの列アドレスに応答して、
   前記メモリセルアレイから１列のメモリセルを選択する
   ために１組のビット線対を選択する列選択手段と、 データ書込時において、前記列選択手段の出力に応答し
   て、前記列アドレスが指定する１組のビット線対と接続
   され、前記行アドレスおよび列アドレスにより選択され
   たメモリセルへ書込まれるべきデータを伝達するための
   １対の書込データ伝達線と、 前記１対の書込データ伝達線と別に設けられ、データ読
   出時において、前記列アドレスが指定する１組のビット
   線対上のデータを伝達するための１対の読出データ伝達
   線と、 前記列選択手段の出力に応答して活性状態となる複数段
   の増幅手段とを備え、 前記複数段の増幅手段のうち初段の増幅手段は、前記列
   アドレスが指定する１組のビット線対上のデータを増幅
   し、前記複数段の増幅手段のうち最終段の増幅手段は、
   前段の増幅手段の出力を増幅し前記１対の読出データ伝
   達線に出力し、 前記複数段の増幅手段の各々は、 前記選択されたビット線対の電圧差を検出する手段、 前記選択されたビット線対のビット線電圧をそれぞれ増
   幅する第１および第２の電圧増幅手段、前記第１および
   第２の電圧増幅手段の間の正帰還信号の流通経路を確立
   し、前記第１および第２の電圧増幅手段の電圧変化の割
   合、を増加させる手段、 前記第１および第２の電圧増幅手段に応答して第１およ
   び第２の電流を調整する手段、 前記第１および第２の電流を電圧差に変換する手段、お
   よび 前記電圧差を出力する手段を含む、半導体記憶装置。
2. （２）行および列状に配置される複数のメモリセルから
   なるメモリセルアレイと、前記メモリセルアレイから１
   行を選択するための複数のワード線と、前記メモリセル
   アレイから１列を選択するための複数のビット線とを有
   し、前記複数のビット線が折返しビット線対を構成する
   ように配設された半導体記憶装置であって、 外部から与えられる行アドレスを受ける行アドレス入力
   手段と、 前記行アドレス入力手段からの行アドレスに応答して、
   前記メモリセルアレイから１行を選択する行選択手段と
   、 外部から与えられる列アドレスを受ける列アドレス入力
   手段と、 前記列アドレス入力手段からの列アドレスに応答して、
   前記メモリセルアレイから１列のメモリセルを選択する
   ために１組のビット線対を選択する列選択手段と、 外部から与えられる読出信号を受ける読出信号入力手段
   と、 データ書込時において、前記列選択手段の出力に応答し
   て、前記列アドレスが指定する１組のビット線対と接続
   され、前記行アドレスおよび列アドレスにより選択され
   たメモリセルへ書込まれるべきデータを伝達するための
   １対の書込データ伝達線と、 前記１対の書込データ伝達線と別に設けられ、データ読
   出時において、前記列アドレスにより選択された１組の
   ビット線対上のデータを伝達するための１対の読出デー
   タ伝達線と、 前記列選択手段の出力および前記読出信号入力手段から
   の前記読出信号に応答して活性化され、前記列アドレス
   が指定する１組のビット線対上のデータに従って前記１
   対の読出データ伝達線を駆動する増幅手段とを備え、 前記増幅手段は、 前記選択されたビット線対の電圧差を検出する手段、 前記選択されたビット線対のビット線電圧をそれぞれ増
   幅する第１および第２の電圧増幅手段、前記第１および
   第２の電圧増幅手段の間の正帰還信号の流通経路を確立
   し、前記第１および第２の電圧増幅手段の電圧変化の割
   合を増加させる手段、 前記第１および第２の電圧増幅手段に応答して第１およ
   び第２の電流を調整する手段、 前記第１および第２の電流を電圧差に変換する手段、お
   よび 前記電圧差を前記１対の読出データ伝達線に与える手段
   を含む、半導体記憶装置。