JPH0218785A

JPH0218785A - 半導体記憶装置

Info

Publication number: JPH0218785A
Application number: JP63167574A
Authority: JP
Inventors: Satoru Udagawa; 宇田川　哲; Kazumasa Yanagisawa; 一正柳沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-07-05
Filing date: 1988-07-05
Publication date: 1990-01-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
ダイナミック型ＲＡＭ　（Ｒａｎｄｏｍ　ＡＣＣ（１！
１ｓ　Ｍｅｍｏｒｙ　）等に利用して特に有効な技術に
関するものである。

〔従来の技術〕

ダイナミック型メモリセルが格子状に配置されてなるメ
モリアレイと、上記メモリアレイを構成する相補データ
線が対応するスイッチＭＯ３ＦＥＴを介して選択的に結
合される相補共通データ線（■１０線）とを具備するダ
イナミック型ＲＡＭがある。上記相補共通データ線には
、ダイナミック型ＲＡＭが書き込みモードとされるとき
選択的に動作状態とされるライトアンプの出力端子と、
ダイナミック型ＲＡＭが読み出しモードとされるとき選
択的に動作状態とされるリードアンプの入力端子が共通
に結合される。

このような相補共通データ線を有するダイナミック型Ｒ
ＡＭについては、例えば、特開昭６１−０７７９４６号
公報に記載されている。

〔発明が解決しようとする課題〕

上記に記載される従来のダイナミック型ＲＡＭには、次
のような問題点がある。すなわち、ダイナミック型ＲＡ
Ｍは、メモリアレイを構成する各相補データ線に対応し
て設けられるセンスアンプを含む０選択されたワード線
に結合されるメモリセルから出力される微小読み出し信
号は、センスアンプの対応する単位増幅回路によって増
幅され、ハイレベル又はロウレベルの２億読み出し信号
とされる。したがって、メモリセルに対する新しい記憶
データの書き込み動作は、ライトアンプから相補共通デ
ータ線を介して、記憶データに従ったフルスイングの書
き込み信号を送出することによって行われる。一方、ダ
イナミック型ＲＡＭが読み出しモードとされるとき、選
択されたメモリセルの保持データに従って形成される２
値読み出し信号は、書き込みモードの場合と同じスイッ
チＭＯ３ＦＥＴ及び相補共通データ線を介して、リード
アンプに伝達される。このとき、相補共通データ線にお
ける信号レベルは、書き込みモードの場合と同様にフル
スイングされる。

ところが、周知のように、相補共通データ線はメモリア
レイに沿って比較的長い距離を引回しされ、比較的大き
な値の負荷容量が結合される。このため、読み出しモー
ドにおいては相補共通データ線の信号レベルが特に制約
を受けていないにもかかわらず、相補共通データ線の負
荷容量をチャージしそのレベルを確立するまでに比較的
長い時間を必要とする。これにより、ダイナミック型Ｒ
ＡＭの読み出し動作の高速化が制限され、その低消費電
力化が妨げられるものである。

この発明の目的は、読み出し動作の高速化と低消費、電
力化を図ったダイナミック型ＲＡＭ等の半導体記憶装置
を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ダイナミック型ＲＡＭ等の半導体記憶装置に
、書き込み用共通データ線と読み出し用共通データ線と
を別個に設け、読み出し用共通データ線を、読み出し用
共通データ線と回路の接地電位との間に直列形態に設け
られカラムアドレス信号に従って選択的にオン状態とさ
れるスイッチＭＯ３ＦＥＴ及びそのゲートがメモリアレ
イの対応するデータ線に結合される増幅ＭＯＳ　Ｆ　Ｅ
Ｔを介してメモリアレイの各データ線に間接的に結合し
、かつその信号振幅を必要最小の値に制限するものであ
る。

（作　　用）上記した手段によれば、ダイナミック型ＲＡＭの読み出
し動作を高速化できるとともに、センスアンプの各単位
増幅回路に要求される駆動能力を小さくし、ダイナミッ
ク型ＲＡ　Ｍの読み出し動作を低消費電力化できる。

〔実施例〕

第３図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。また、第１
図及び第２図には、第３図のダイナミック型ＲＡＭのメ
モリアレイＭＡＲＹＯとその周辺回路及びメインアンプ
ＭＡＯの一実施例の回路図が示されている。これらの図
に従って、この実施例のダイナミック型ＲＡＭの構成と
動作の概要を説明する。第１図ないしｇ１４３図の各回
路ブロックを構成する回路素子は、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのようなｌｌ［ｉの半導体基板上に形成される。

なお、第１図及び第２ＦＩ！Ｊにおいて、チャンネル（
バンクゲート）部に矢印が付加されるＭＯＳＦＥＴはＰ
チャンネル型であり、矢印の付加されないＮチャンネル
ＭＯ３ＦＥＴと区別される。また、図示されるバイポー
ラトランジスタは、すべてＮＰＮ型である。

この実施例のダイナミック型ＲＡＭには、後述するよう
に、書き込み用の相補共通データ線と読み出し用の相補
共通データ線が別個に設けられる。

このうち、書き込み用の相補共通データ線は、従来のダ
イナミック型ＲＡＭと同様に、カラムアドレス信号に従
って選択的にオン状態とされるスイッチＭＯ３ＦＥＴを
介して直接的にメモリアレイの各相補データ線に結合さ
れる。ところが、読み出し用相補共通データ線は、読み
出し用相補共通データ線と回路の接地電位との間に直列
形態に設けられる同様なスイッチＭＯＳ　Ｆ　ＥＴとそ
のゲートがメモリアレイの対応する相補データ線に結合
される増＠ＭＯ５ＦＥＴを介して間接的にメモリアレイ
ＭＡＲＹの各相補データ線に結合される。

さらに、読み出し用相補共通データ線には、電流センス
型のリードアンプが結合され、その信号振幅は、必要最
小の値に制限される。これにより、ダイナミック型ＲＡ
Ｍの読み出し動作が高速化されるとともに、センスアン
プの単位増幅回路に要求される駆動能力が小さくされ、
読み出し動作の低消費電力化が図られる。

さらに、この実施例のダイナミック型ＲＡＭは、入出力
端子の配列が従来のスタティック型ＲＡＭと同一となる
ように設計されることで、いわゆる擬似スタティック型
ＲＡＭ形態とされる。したがって、ロウアドレス信号す
なわちＸアドレス信号ＡＸＯ〜ＡＸｉ及びカラムアドレ
ス信号すなわちＹアドレス信号ＡＹＯ〜ＡＹｊは、それ
ぞれ別個の外部端子を介して入力される。ダイナミック
型ＲＡＭには、制御（８号として、チップイネーブル信
号ＣＢ、　ライトイネーブル信号ＷＥ及び出力イネーブ
ル信号ＯＥが供給される。特に制限されないが、ダイナ
ミック型ＲＡＭは、リフレッシュ制御信号ＲＦに従って
、記憶データのりフレンシェ動作を行う機能もあわせ持
つ。

第３図において、この実施例のダイナミック型ＲＡＭは
、特に制限されないが、対称的に配置される２組のメモ
リアレイＭＡＲＹＯ及びＭＡＲＹｌと、これらのメモリ
アレイに対応して設けられるセンスアンプ５ＡＰＯ，５
ＡＰＬ及び５ＡＮＯ。

ＳＡＮ　１ならびにカラムスイッチＣ３Ｏ及びＣ８Ｉと
を含む。

メモリアレイＭＡＲＹＯ及びＭＡＲＹＩは、第１図のメ
モリアレイＭＡＲＹＯに代表して示されるように、垂直
方向に配置されるｍ＋１本のワード線ＷＯ〜Ｗｍと、水
平方向に配置されるｎ＋１組の相補データ線ＤＯ・ＤＯ
〜Ｄｎ−Ｄｎ及びこれらのワード線と相補データ線の交
点に格子状に配置される（ｍ＋１）Ｘ　（ｎ＋４）個の
ダイナ（ツク型メモリセルとをそれぞれ含む。

メモリアレイＭＡＲＹＯ及びＭＡＲＹＩを構成する各ダ
イナミック型メモリセルは、情報Ｍ積用キャパシタＣ３
及びアドレス選択用ＭＯ３ＦＥＴＱｍを含む、メモリア
レイＭＡＲＹＯ及びＭＡＲＹｌの同一の列に配置される
ｍ＋１個のメモリセルのアドレス選択用Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　ｍのドレインは、対応する相補データ線Ｄ
Ｏ−Ｄｏ〜Ｄｎ・丁τの非反転信号線又は反転信号線に
所定の規則性をもって交互に結合される。また、メモリ
ア、レイＭＡＲＹＯ及びＭＡＲＹＩの同一の行に配置さ
れるＨ＋１個のメモリセルのアドレス選択用ＭＯ３ＦＥ
ＴＱｍのゲートは、対応するワード線ＷＯ〜Ｗｍにそれ
ぞれ共通結合される。各メモリセルの情報蓄積用キャパ
シタＣ３の他方の電極には、所定のセルプレート電圧Ｖ
ｃｐが供給される。

メモリアレイＭＡＲＹＯ及びＭＡＲＹＩを構成するワー
ド線ＷＯ〜Ｗｍは、対応するロウアドレスデコーダＲＡ
ＤＯ及びＲＡＤｌに結合され、択一的に選択状態とされ
る。

ロウアドレスデコーダＲＡＤＯ及びＲＡＤｌには、ブリ
ロウアドレスデコーダＰＲＡＤから所定のプリデコード
信号が供給される。ロウアドレスデコーダＲＡＤＯ及び
ＲＡＤ　ｌは、これらのブリデコード信号に従って、メ
モリアレイＭＡＲＹＯ又はＭＡＲＹＩの対応するワード
線ＷＯ−ｗｍを択一的にハイレベルの選択状態とする。

ブリロウアドレスデコーダＰＲＡＤには、特に制限され
ないが、ロウアドレスバッファＲＡＢから最上位ビット
を除くｉビットの相補内部アドレス信号Ｂ　Ｘ　Ｏ〜ａ
　ｘｉ−１（ここで、例えば非反転内部アドレス信号ａ
ｘＱと反転内部アドレス信号ａｘＱをあわせて相補内部
アドレス信号ａｘＱのように表す、以下同じ）が供給さ
れる。また、後述するタイミング発生回路ＴＧからタイ
ミング信号φＸが供給される。ブリロウアドレスデコー
ダＰＲＡＤは、上記タイミング信号φＸがハイレベルと
されることで、選択的に動作状態とされる。

この動作状態において、ブリロウアドレスデコーダＰＲ
ＡＤは、上記相補内部アドレス信号土ｘＱ〜ａｘｉ−１
を所定の組み合わせでデコードし、上記プリデコード信
号を形成して、ロウアドレスデコーダＲＡＤに供給する
。

ロウアドレスバッファＲＡＢは、アドレスマルチプレク
サＡＭＸを介し、て供給されるロウアドレス信号を保持
すると生もに、これらのロウアドレス信号をもとに、上
記相補内部アドレス信号ａｘθ〜土ｘ１を形成する。

アドレスマルチプレクサＡＭＸの一方の入力端子には、
外部端子ＡＸＯ〜ＡＸＩを介してｌ＋１ビツトのＸアド
レス信号ＡＸＯ〜ＡＸｉが供給され、その他方の入力端
子には、リフレッシュアドレスカウンタＲＦＣからリフ
レッシュアドレス信号ａｒＱ〜ａｒｉが供給される。ア
ドレスマルチプレクサＡＭＸには、さらにタイミング発
生回路ＴＧからタイミング信号φｒｅｆが供給される。

このタイミング信号φｒａｔは、ダイナミック型ＲＡＭ
がリフレッシュモードとされるとき、選択的にハイレベ
ルとされる。アドレスマルチプレクサＡＭＸは、タイミ
ング信号φｖｅｒがロウレベルとされるとき、上記Ｘア
ドレス信号ＡＸＯ〜ＡＸｉを選択し、ロウアドレス信号
としてロウアドレスバッファＲＡＢに伝達する。また、
タイミング信号φｒｅｆがハイレベルとされるとき、上
記リフレッシュアドレス信号ａｒＱ〜ａｒｌを選択し、
ロウアドレス信号としてロウアドレスバッファＲＡＢに
伝達する。

リフレフシュアドレスカウンタＲＦＣは、特に制限され
ないが、タイミング発生回路ＴＧから供給されるタイミ
ング信号φｒｃに従って歩進動作を行い、上記リフレッ
シュアドレス信号ａｒＯ〜ａｒｔを形成する。

一方、メモリアレイＭＡＲＹＯ及びＭＡＲＹＩを構成す
る相補データ線は、その一方において、対応するセンス
アンプ５ＡＰＯ及びＳＡＰ　１の対応する単位回路に結
合される。また、その他方において、対応するセンスア
ンプ５ＡＮＯ及び５ＡＮ１の対応する単位回路に結合さ
れ、さらに対応するカラムスイッチＣ８Ｏ及びＣ５１の
対応する単位回路に結合される。

センスアンプ５ＡＰＯ及びＳＡＰ　１は、メモリアレイ
ＭＡＲＹＯ及びＭＡＲＹＩの各相補データ線に対応して
設けられるｆｉ＋１個の単位回路を含む、これらの単位
回路は、第１図に例示的に示されるように、共通ソース
線ＳＰと対応するメモリアレイの各相補データ線ＤＯ・
ＤＯ〜Ｄｎ　−Ｄｎとの間に設けられる１対のＰチャン
ネルＭＯ３ＦＥＴＱ６及びＱ７をそれぞれ含む、ＭＯ３
ＦＥＴＱ６及びＱ７は、そのゲート及びドレインが互い
に交差接続されることで、ランチ形態とされる。

共通ソース線ＳＰには、タイミング発生回路ＴＧから供
給されるタイミング信号φｐａに従って選択的にオン状
態とされるＰチャンネル型の駆動ＭＯ３ＦＥＴＱ５を介
して、回路の電源電圧Ｖｃｃが選択的に供給される。

同様に、センスアンプ５ＡＮＯ及び５ＡＮＩは、メモリ
アレイＭＡＲＹＯ及びＭＡＲＹＩに対応して設けられる
ｆｉ＋１個の単位回路を含む、これらの単位回路は、第
１図に例示的に示されるよ・うに、共通ソース線ＳＮと
対応するメモリアレイの各相補データ線ＤＯ・ＤＯ〜Ｄ
ｎ−Ｄｎとの間に設けられる１対のＮチャンネルＭＯ３
ＦＥＴＱ２３及びＣ２４をそれぞれ含む。ＭＯ３ＦＥＴ
Ｑ２３及びＣ２４は、そのゲート及びドレインが互いに
交差接続されることで、ラッチ形態とされる。共通ソー
ス線ＳＮには、タイミング発生回路ＴＧから供給される
タイミング信号φｐａに従って選択的にオン状態とされ
るＮチャンネル型の駆動ＭＯ３ＦＥＴＱ２２を介して、
回路の接地電位が選択的に供給される。

これにより、センスアンプ５ＡＰＯ及び５ＡＰ１の各単
位回路のＰチャンネルＭＯ３ＦＥＴＱ６及びＣ７とセン
スアンプ５ＡＮＯ及び５ＡＮＩの対応する単位回路のＮ
チャンネルＭＯＳ　Ｆ　ＥＴＱ２３及びＣ２４は、１個
の単位増幅回路を構成する。これらの単位増幅回路は、
上記タイミング信号φｐａがハイレベルとされ共通ソー
ス線ＳＰ及びＳＮに回路の電源電圧Ｖｃｃ及び接地電位
が供給されることによって、選択的に動作状態とされる
。

この動作状態において、各単位増幅回路は、メモリアレ
イＭＡＲＹＯ及びＭＡＲＹＩの選択されたワード線に結
合されるｎ＋１個のメモリセルから対応する相補データ
線を介して出力される微小読み出し信号を増幅し、ハイ
レベル又はロウレベルの２値読み出し信号とする。

カラムスイッチＣ８Ｏ及びＣ３Ｉは、特に制限されない
が、メモリアレイＭＡＲＹＯ及びＭＡＲＹｌの各相補デ
ータ線に対応して設けられるｎ＋１個の単位回路を含む
、これらの単位回路は、第１図に例示的に示されるよう
に、メモリアレイＭＡＲＹＯ及びＭＡＲＹＩの各相補デ
ータ線ＤＯ・ＤＯ〜Ｄｎ　−Ｄｎと書き込み相補共通デ
ータ線（第１の共通データ！Ｊｉｔ）ＷｌｏｏＬ又は厘
１０１Ｌあるいは％Ｖ１００Ｒ又はＷＩＯＩＲ（ここで
、例えば非反転信号線Ｗ１００Ｌと反転信号線Ｗ１００
Ｌをあわせて書き込み相補共通データ線Ｗ１００Ｌのよ
うに表す、以下同じ）との間に設けられる１対のＮチャ
ンネルＭＯ３ＦＥＴ　（第１のＭＯＳＦＥＴ）Ｃ３１及
びＣ３２を含む。これらのＭＯ３ＦＥＴＱ３１及びＣ３
２は、そのゲートが隣接する単位回路の同様な１対のＮ
チャンネルＭＯ５ＦＥＴのゲートに共通結合され、カラ
ムアドレスデコーダＣＡＤから対応する書き込みデータ
線選択信号ＹＷＯ，ＹＷ２ないしＹＷｎ−１がそれぞれ
供給されることで、スイッチＭＯＳ　Ｆ　ＥＴとして機
能する。これにより、メモリアレイＭＡＲＹＯ及びＭＡ
ＲＹＩの相補データ線ＤＯ・下τ〜Ｄｎ−−は、ダイナ
ミック型ＲＡＭが書き込みモードとされ対応する上記書
き込みデータ線選択信号ＹＷＯ，ＹＷ２ないしＹＷｎ−
１が択一的にハイレベルとされることで２組ずつ同時に
選択され、書き込み相補共通データ線光ｔ　ＯＯＬ及び
ＷＩＯＩＬあるいはＷｌｏｏＲ及び光１０１Ｒに選択的
に結合される。

カラムスイッチＣ５Ｏ及びＣ８１の各単位回路は、さら
に回路の接地電位と読み出し相補共通データ線（第２の
共通データ線）Ｒ１００Ｌ又は−Ｒ１１０１Ｌあるいは
尺１００Ｒ又は凡１０１　Ｒとの間に直列形態に設けら
れる２対のＮチャンネルＭＯ３ＦＥＴＱ２７及びＣ２８
（第３のＭＯＳＦＥＴ）ならびにＣ２９及びＣ３０（第
２のＭＯＳＦＥＴ）をそれぞれ含む、このうち、１対の
ＭＯ３ＦＥＴＱ２７及びＣ２８は、そのゲートがメモリ
アレイＭＡＲＹＯ及びＭＡＲＹＩの対応する相補データ
線ＤＯ・■１〜Ｄｎ−Ｄｎの非反転信号線及び反転信号
線にそれぞれ結合されることで、増幅ＭＯ３ＦＥＴとし
て機能する。また、他の１対のＭＯ３ＦＥＴＱ２９及び
Ｃ３０は、そのゲートが隣接する単位回路の同様な１対
のＮチャンネルＭＯ３ＦＥＴのゲートに共通結合され、
カラムアドレスデコーダＣＡＤから対応する読み出しデ
ータ線選択信号ＹＲＯ，ＹＲ２ないしＹＲｎ−１がそれ
ぞれ供給されることで、スイッチＭＯ３ＦＥＴとして機
能する。これにより、メモリアレイＭＡＲＹＯ及びＭＡ
ＲＹＩ（７）相補データ線ＤＯ−Ｄ。

〜Ｄｎ−Ｄｎは、ダイナミック型ＲＡＭが読み出しモー
ドとされ対応する上記読み出しデータ線選択信号ＹＲＯ
，ＹＲ２ないしＹＲｎ−１が択一的にハイレベルとされ
ることで２組ずつ同時に選択され、挾み出し相補共通デ
ータ線−Ｒ１００Ｌ及び且１０１ＬあハイはＲ１００Ｒ
及びＲＩＯＩＲに選択的に接続される。

つまり、この実施例のダイナミック型ＲＡＭには、書き
込み用の相補共通データ線と読み出し用の相補共通デー
タ線が別個に２組ずつ設けられ、メモリアレイＭＡＲＹ
Ｏ及びＭＡＲＹＩの相補データ線はそれぞれ２組ずつ選
択され、書き込み用又は読み出し用の相補共通データ線
に選択的に接続される。このとき、書き込み用の相補共
通データ線は、カラムスイッチＣ８Ｏ又はＣ３Ｉの対応
するスイッチＭＯＳＦＥＴＱ３１及びＱ３２を介して、
選択された相補データ線に直接的に結合される。ところ
が、読み出し用の相補共通データ線は、カラムスイッチ
Ｃ８Ｏ又はＣ３Ｉの対応する増幅ＭＯ３ＦＥＴＱ２７及
びＱ２８のゲートを介して間接的に結合される。これに
より、読み出し用相補共通データ線の信号振幅を縮小し
、統み出し動作の高速化を図ることができる。

カラムスイッチＣ８Ｏ及びＣ３Ｉの各単位回路は、特に
制限されないが、ＮチャンネルＭＯ３ＦＥＴＱ２５及び
Ｑ２６からなるプリチャージ回路を含む、ＭＯ３ＦＥＴ
Ｑ２６は、そのソース及びドレインがメモリアレイＭＡ
ＲＹＯ又はＭＡＲＹｌの対応する相補データ線ＤＯ・Ｄ
Ｏ〜Ｄｎ−Ｄπにそれぞれ結合され、そのゲートには、
タイミング発生回路ＴＯからタイミング信号φｐＣが共
通に供給される。ＭＯＳＦＥＴＱ２５は、そのドレイン
がメモリアレイＭＡＲＹＯ又はＭＡＲＹＩの対応する相
補データ線の非反転信号線ＤＯ〜Ｄｎに結合され、その
ソースは所定の定電圧Ｖ）Ｉに結合される。この定電圧
■Ｈは、特に制限されないが、回路の電源電圧Ｖｃｃの
１／２すなわちハーフプリチャージレベルとされる。Ｍ
Ｏ３ＦＥＴＱ２５のゲートには、上記タイミング信号φ
ｐｃが共通に供給される。ＭＯ３ＦＥＴＱ２５及びＱ２
６は、上記タイミング信号φｐｃがハイレベルとされる
とき一斉にオン状態とされ、メモリアレイＭＡＲＹＯ及
びＭＡＲＹＩのすべての相補データ線ＤＯ・ＤＯ〜［）
ｎ−Ｄｎをハーフプリチャージレベルとする。

カラムアドレスデコーダＣＡＤには、ブリカラムアドレ
スデコーダＰＣＡＤから所定のプリデコード信号が供給
される。カラムアドレスデコーダＣＡＤは、これらのプ
リデコード信号に従って、上記書き込みデータ線選択信
号ＹＷＯ，ＹＷ２ないしＹＷｎ−１又は読み出しデータ
線選択信号ＹＲＯ，ＹＲ２ないしＹＲｎ−１を択一的に
ハイレベルの選択状態とする。

ブリカラムアドレスデコーダＰＣＡＤには、特に制限さ
れないが、カラムアドレスバッファＣＡＢから最上位ビ
ットを除くｊビットの相補内部アドレス信号ａｙＱ−１
ｙｊ−１が供給され、タイミング発生回路ＴＧからタイ
ミング信号φｙが供給される。ブリカラムアドレスデコ
ーダＰＣＡＤは、上記タイミング信号φｙがハイレベル
とされることで、選択的に動作状態とされる。この動作
状態において、ブリカラムアドレスデコーダＰＣＡＤは
、上記相補内部アドレス信号上ｙＯ〜ａｙｊ−１を所定
の組み合わせでデコードし、上記プリデコード信号を形
成して、カラムアドレスデコーダＣＡＤに供給する。

カラムアドレスバッフ７ＣＡＢは、外部端子ＡＹＯ−Ａ
Ｙｊを介して供給されるｊ　十１ビットのＹアドレスｉ
ｇ号ΔＹＯ〜ＡＹＪを保持し、これらのＹアドレス信号
をもとに、上記相補内部アドレス信号ａｙＱ〜土ｙｊを
形成する。

メインアンプＭＡＯ及びＭＡＬは、第２図のメインアン
プＭＡＯに代表して示されるように、それぞれ２対のラ
イトアンプＷＡＯＬＰ−ＷＡＯＬＮ及びＷＡＯＲＰ−Ｗ
ＡＯＲＮならびにＷＡＩＬＰ−ＷＡＩＬＮ及びＷＡＩＲ
Ｐ−ＷＡＩＲＮと、２個のプリアンプＰＡＯＬ及びＰＡ
ＯＲならびにＰＡＩＬ及びＰＡＩＲと、１個のリードア
ンプＲＡＯ及びＲＡＩを含む。

上記書き込み相補共通データ線Ｗ１００Ｌ及びＷｌｏｏ
Ｒは、特に制限されないが、メインアンプＭＡＯの対応
するライトアンプＷＡＯＬＰ−ＷＡＯＬＮ及びＷＡＯＲ
Ｐ−ＷＡＯＲＮの出力端子にそれぞれ結合される。また
、読み出し相補共通データ線Ｒ１００Ｌ及びＲ１０ＯＲ
は、メインアンプＭＡＯの対応するプリアンプＰ　Ａ　
ＯＬ及び１）ＡＯＲの入力端子にそれぞれ結合される。

同様に、書き込み相補共通データ線光１０１Ｌ及びｗｒ
。

ＩＲは、図示されないメインアンプＭＡＩの対応するラ
イトアンプＷＡＩＬＰ−ＷＡＩＬＮ及びＷ人ＩＲＰ−Ｗ
ＡＩＲＮの出力端子にそれぞれ結合される。また、続み
出し相補共通データ線ＲＩＯＩＬ及びＲＩＯＩＲは、メ
インアンプＭＡＩの対応するプリアンプＰＡＩＬ及びＰ
ＡＩＲの入力端子にそれぞれ結合される。

以下、メインアンプＭＡＯの場合を例に、その具体的な
構成と動作の概要を説明する。メインアンプＭＡＬにつ
いては、類推されたい。

メインアンプＭＡＯのライトアンプＷＡ　ＯＬ　Ｐ・Ｗ
ＡＯＬＮ及びＷＡＯＲＰ−ＷＡＯＲＮは、第２図に例示
的に示されるように、ＣＭＯＳインバータ回路Ｎ３及び
Ｎ４と、上記インバータ回路Ｎ３及びＮ４の出力信号を
それぞれ受けるバイポーラトランジスタＴｌｌ及びＮチ
ャンネルＭＯ３ＦＥＴＧ：１．２１とを含む、インバー
タ回路Ｎ３には、ＰチャンネルＭＯ３ＦＥＴＱ３を介し
て、回路の電源電圧Ｖｃｃが選択的に供給される。また
、インバータ回路Ｎ４には、ＰチャンネルＭＱＳＦＥＴ
Ｑ４を介して、回路の電源電圧ＶＣＣが選択的に供給さ
れる。インバータ回路・Ｎ３の入力端子は、各ライトア
ンプの非反転入力端子とされ、インバータ回路Ｎ４の入
力端子は、各ライトアンプの反転入力端子とされる。バ
イポーラトランジスタＴ１１のエミッタ及びＭＯ３ＦＥ
ＴＱ２１のドレインは共通結合されて各ライトアンプの
出力端子とされ、前述のように、書き込み相補共通デー
タ線濯１００Ｌ及びＷｌｏｏＲの非反転信号線又は反転
信号線にそれぞれ結合される。

メインアンプＭＡＯのライトアンプＷＡＯＬＰ及びＷＡ
ＯＲＰの非反転入力端子には、後述するデータ入出力回
路Ｉ１０の出力信号ｗｍのインバータ回路Ｎｌによる反
転信号が供給される。また、その反転入力端子には、上
記インバータ回路Ｎ１の出力信号のインバータ回路Ｎ２
による反転信号すなわちデータ入出力回路Ｉ１０の出力
信号ｗｍが供給される。同様に、ライトアンプＷＡＯＬ
Ｎ及びＷＡＯＲＮの非反転入力端子には、上記インバー
タ回路Ｎ２の出力信号すなわちデータ入出力回路Ｉ１０
の出力信号ｗｍが供給される。また、その反転入力端子
には、上記データ入出力回路１１０の出力信号ｗｍのイ
ンバータ回路Ｎ１による反転信号が供給される。ライト
アンプＷＡＯＬＰ及びＷＡＯＬＮの上記ＰチャンネルＭ
Ｏ３ＦＥＴＱ３及びＱ４のゲートには、ナントゲート回
路ＮＡＧ２の出力信号が供給される。同様に、ライトア
ンプＷＡ　ＯＲＰ及びＷＡＯＲＮの上記ＰチャンネルＭ
Ｏ３ＦＥＴＱ３及びＱ４のゲートには、ナントゲート回
路ＮＡＧ１の出力信号が供給される。

ナントゲート回路ＮＡＧ１及びＮＡＧ２の一方の入力端
子には、タイミング発生回路ＴＧから夕・イミング信号
φｗａが供給される。ナントゲート回路ＮＡＧ１及びＮ
ＡＧ２の他方の入力端子には、上ｉｌのロウアドレスバ
ッファＲＡＢから、非反転内部アドレス信号ａｘｌ及び
反転内部アドレス信号ａｘｉがそれぞれ供給される。

これらのことから、ライトアンプＷＡＯＬＰ及びＷＡＯ
ＬＮは、上記タイミング信号φｗａがハイレベルとされ
かつ反転内部アドレス信号ａｘｌがハイレベルとされこ
とで、ナントゲート回路ＮＡＧ２の出力信号がロウレベ
ルとされるとき、選択的に動作状態とされる。この動作
状態において、ライトアンプＷＡＯＬＰ及びＷＡＯＬＮ
は、データ入出力回路Ｉ１０の出力信号ｗｍに従った非
反転書き込み信号及び反転書き込み信号を形成し、書き
込み相補共通データ線Ｗ１００Ｌに送出する。

このとき、書き込み相補共通データ線Ｗ１００Ｌは、回
路の電源電圧ＶｃｃからトランジスタＴｌｌのベース・
エミッタ電圧を差し引いたレベルをハイレベルとし、回
路の接地電位をロウレベルとするほぼフルスイングの信
号振幅とされる。同様に、ライトアンプＷＡ　ＯＲＰ及
びＷＡＯＲＮは、上記タイミング信号φｗａがハイレベ
ルとされかつ非反転内部アドレス信号ａｘｉがハイレベ
ルとされことで、ナントゲート回路ＮＡＧＩの出力信号
がロウレベルとされるとき、選択的に動作状態とされる
。この動作状態において、ライトアンプＷＡＯＲＰ及び
ＷＡＯＲＮは、上記データ入出力回路Ｉ１０の出力信号
ｗｍに従った非反転書き込み信号及び反転書き込み信号
を形成し、書き込み相補共通データ線Ｗ１００Ｒに送出
する。これらの書き込み信号は、同様にほぼフルスイン
グの信号振幅とされる。上記タイミング信号φｗａがロ
ウレベルとされるとき、メインアンプＭＡＯのすべての
ライトアンプの出力は、ハイインピーダンス状態とされ
る。

一方、メインアンプＭＡＯのプリアンプＰＡＯＬ及びＰ
ＡＯＲは、バイポーラトランジスタＴｌ及びＴ２を身む
カスケード回路を基本構成とする。

トランジスタＴ　Ｉ及びＴ２のベースは共通結合され、
所定の基準電位Ｖｇ２が供給される。また、トランジス
タＴ１及びＴ２のエミッタは、各プリアンプの入力端子
とされ、前述のように、対応する読み出し相補共通デー
タ線−Ｒ１００Ｌ及びＲ１００Ｒにそれぞれ結合される
。

これにより、トランジスタＴＩ及びＴ２を含む上記カス
ケード回路は、対応する読み出し相補共通データ線Ｒ１
００Ｌ及びＲ１００Ｒに対する電流センス型の増幅回路
として機能する。このとき、読み出し相補共通データ線
４Ｒ工１００Ｌ及びＲ１００Ｒの信号レベルの中心値は
、上記基準電位Ｖｇ１からトランジスタＴ１及びＴ２の
ベース・エミッタ電圧を差し引いた値とされろ、また、
トランジスタＴ１及びＴ２のコレクタには、読み出し相
補共通チー１’ｆｆ１ＲＩ　ＯＯＬ又ハＲＩ　ＯＯＲノ
ミ改変化すなわち上述のカラムスイッチＣ８Ｏの増幅Ｍ
Ｏ３ＦＥＴＱ２７及びＱ２８のゲート電圧言い換えると
メモリアレイＭＡＲＹＯの選択された相補データ線の２
値読み出し信号に従った読み出し信号電圧が得られる。

この実施例において、カスケード回路によって得られる
読み出しく４号電圧は、トランジスタＴＩ及びＴ２のコ
レクタ側に設けられる負荷抵抗の値を適当に設定するこ
とで、必要最小の信号振幅を持・つように設計される。

これらの読み出し信号重圧は、トランジスタＴ３及びＴ
４からなる出カニミッタフォロワ回路を介して、リード
アンプＲＡＯの二つの入力端子にそれぞれ供給される。

メインアンプＭＡＯのリードアンプＲＡＯは、特に制限
されないが、２組の差動トランジスタＴ７・Ｔ８及びＴ
５・Ｔ６を含む、差動トランジスタＴ７・Ｔ８のベース
は、リードアンプＲＡＯの一方の入力端子とされ、上記
プリアンプＰ、ＡＯＬの出力信号が供給される。同様に
、差動トランジスタＴ５・Ｔ６のベースは、リードアン
プＲＡＯの他方の入力端子とされ、上記プリアンプＰＡ
ＯＲの出力信号が供給される。差動ｉ・ランジスタＴ７
・Ｔ８の共通結合されたエミッタと回路の接地電位との
間には、直列形態のＮチャンネルＭＯ３ＦＥＴＱ１５〜
Ｑ１７が設けられる。同様に、差動トランジスタＴ５・
Ｔ６の共通結合されたエミッタと回路の接地電位との間
には、直列形感のＮチャンネルＭＯＳＦＥＴＱＩ　８〜
Ｑ２０が設けられる。このうち、ＭＯ５ＦＴ：Ｆ、ＴＱ
Ｉ　５及びＱｌＢのゲートには、タイミング発生回路Ｔ
Ｏからタイミング信号φ「ａが供給される。このタイミ
ング信号φｒａは、ダイナミック型ＲＡＭが読み出しモ
ードで選択状態とされるとき、所定のタイミングで一時
的にハイレベルとされる。ＭＯＳＦＥＴＱ１６のゲート
には、上記反転内部アドレス信号ａｘｉが供給され、Ｍ
ＯＳＦＥＴＱＩ　９のゲートには、非反転内部アドレス
信号ａｘｌが供給される。ＭＯＳＦＥＴＱＩ　７及びＱ
２０は、そのゲートに所定の基準電位Ｖｇｌが供給され
ることで、定電流源として機能する。

トランジスタＴ７のコレクタは、（・ランジスタＴ５の
コレクタに共通結合され、さらに出カニミッタフォロワ
回路を構成するトランジスタＴ９のベースに結合される
。トランジスタ′ｒ７及びＴ　５の共通結合されたコレ
クタと回路の電源電圧Ｖｃｃとの間には、負荷抵抗とレ
ベルクランプ用のダイオードが設けられる。］・ランジ
スタ１゛９のエミッタ電圧は、ダイオードによりレベル
シフトされた後、メインアンプＭＡＯの反転出力信号ｍ
ｏＯとされる。メインアンプＭＡＯの反転出力信号ｒｎ
　。

Ｏは、後述するデータ入出力回路Ｉ１０に供給されると
ともに、ＮチャンネルＭＯ３ＦＥＴＱＩ　２及びＱ１４
からなる帰還増幅回路を介して、上記トランジスタＴ７
及びＴ５の共通結合されたコレクタに帰還される。これ
により、トランジスタ′ｒ９と上記帰遷増幅回路は、出
力ランチとして機能する。同様に、トランジスタＴ８の
コレクタは、トランジスタＴ６のコレクタに共通結合さ
れ、さらに出カニミッタフォロワ回路を構成するトラン
ジスタＴＩＯのベースに結合される。トランジスタＴ８
及びＴ６の共】ｍ結合されたコレクタと回路の電源電圧
Ｖｃｃとの間には、負荷抵抗とレベルクラユ／ブ用のダ
イオードが設りられる。トランジスタＴＩＯのエミッタ
電圧は、ダ・イオードによりレベルシフトされた後、メ
インアンプＭＡＯの非反転出力（δ号ｍｏＱとされる。

メインアンプＭＡＯの非反転出力信″；′ｆｍＯＯは、
後述するデータ入出力回路Ｉ１０に供給されるとともに
、ＮチャンネルＭＯ３ＦＥＴＱＩＩ及びＱ１３からなる
帰還増幅回路を介して、上記トランジスタＴ８及びＴ６
の共通結合されたコレクタに帰還される。これにより、
トランジスタＴＩＯと上記帰還増幅回路は、出力ランチ
として樋、能する。

これらのことから、タイミング信号φｒａがハイレベル
とされるとき、反転内部アドレス信号ａｘ１がハイレベ
ルであると、差動トランジスタＴ７・Ｔ８が選択的に動
作状態とされる。したがって、プリアンプＰＡＯＬの出
力信号がリードアンプＲＡＯによりさらに増幅され、相
補出力信号ｍｏＯ・ｍｏＯとしてデータ入出力回路Ｉ１
０に伝達される。一方、タイミング信号φｒａがハイレ
ベルとされるとき、非反転内部アドレス信号ａｘｉがハ
イレベルであると、代わって差動トランジスタＴ５・Ｔ
６がｊ３択的に動作状態とされる。したかって、プリア
ンプＰ　Ａ　ＯＲの出力信号がリードアンプＲＡＯによ
りさらに増幅され、相補出力信号ｍｏｏ−ｍｏＱとして
データ入出力回路Ｉ１０に伝達される。

デー・タ入出力回路Ｉ１０は、特に制限されないが、デ
ータ入力回路とデータ出力回路を含む、また、メインア
ンプＭＡＯから供給される上記相補出力信号１１ｍｏｏ
（ここで、例えば非反転出力信号ｍｏＱと反転出力信号
ｍｏＱをあわせて相補出力信号二〇〇のように表す、以
下同じ）とメインアンプＭＡＬから供給される相補出力
信号ｍｏｌを選択的に上記データ出力回路に伝達する出
力選択回路とを含む。このうち、データ出力回路には、
タイミング発生回路ＴＯからタイミング信号−φＯｅが
供給され、出力選択回路には、上述のロウアドレスバッ
ファＲＡＢから最上位ビットの相補内部アドレス信号ａ
ｙＪが供給される。タイミング信号φＯｅは、ダイナｔ
７り型ＲＡＭが読み出しモードで選択状態とされるとき
、所定のタイミングで一時的にハイレベルとされる。

データ入出力回路Ｉ１０のデータ入力回路は、ダイナミ
ック型ＲＡ　Ｍが書き込みモードとされるとき、データ
入出力端子ＤＩＯを介して供給されルＥ　ＣＬレベル又
はＴＴＬレヘレベ書き込みデータを、ＭＯＳレベルの書
き込み信号に変換する。

これらの書き込み信号は、上述の出力信号Ｗ　ｍとして
、メインアンプＭＡＯ及びＭＡＬのライトアンプに共通
に供給される。

一方、データ入出力回路■／○の出力選択回路は、メイ
ン７ンブＭＡ、Ｏ及びＭＡＬのリードアンプから供給さ
れる相補出力信号線ユｏＱ及び二〇ｌを、相補内部アド
レス信号ａｙｊに従って選択的にデータ出力回路に伝達
する。すなわち、出力選択回路は、上記相補内部アドレ
ス信号土ｙｊが論理“０”とされるとき、メインアンプ
ＭＡＯから供給される相補出力信号ユＯＯを選択し、デ
ータ出力回路に伝達する。また、上記相補内部アドレス
イ８号ａｙｊが論理“１″とされるとき、メインアンプ
ＭＡＩから供給される相補出力信号二〇１を選択し、デ
ータ出力回路に伝達する。

データ入出力回路Ｉ１０のデータ出力回路は、上記タイ
ミング信号φＯｅがハイレベルとされることで、選択的
に動作状、侘とされる。この動作状態において、データ
出力回路は、上記出力選択回路を介して出力される読み
出し信号を、データ入出力端子ＤＩＯから送出する。タ
イミング信号φｏｅがロウレベルとされるとき、データ
出力回路の出力はハイインピーダンス状態とされる。

タイミング発生回路ＴＯは、外部から制御信号として供
給されるチップイネーブル信号ＣＥ、　　ラ正及びリフ
レッシュ制御信号正丁をもとに、上記各種のタイミング
信号を形成し、ダイナミック型ＲＡＭの各回路に供給す
る。

以上のように、この実施例のダイナミック型ＲＡＭには
、書き込み用の相補共通データ線と読み出し用の相補共
通データ線が別個に設けられる。

このうち、蒼き込み用の相補共通データ線は、従来のダ
イナミック型ＲＡＭと同様に、カラムアドレス信号に従
って選択的にオン状態とされるスイッチＭＯ３ＦＥＴを
介して、直接的にメモリアレイの各相補データ線と結合
される。また、読み出し用の相補共通データ線は、読み
出し用の相補共通データ線と回路の接地電位との間に直
列形態に設けられカラムアドレス信号に従って選択的に
オン状態とされるスイッチＭＯ９ＦＥＴとそのゲートが
メモリアレイの対応する相補データ線に結合される増幅
ＭＯ３ＦＥＴを介して、間接的にメモリアレイの各相補
データ線と結合される。さらに、書き込み用の相補共通
データ線は、その信号振幅がフルスイングされるが、読
み出し用の相補共通データ線は、対応するメインアンプ
に設けられる電流センス型の増幅回路に結合され、その
信号振幅は、必要最小の値に制限される。このため、こ
の実施例のダイナミック型ＲＡＭは、読み出し動作が高
速化されるとともに、センスアンプの単位増幅回路に要
求される駆動能力が小さくて済み、読み出し動作が低消
費電力化される。

以上の本実施例に示されるように、この発明をダイナミ
ック型ＲＡＭ等の半導体記憶装置に通用することで、次
のような効果が得られる。すなわち、（１１ダイナミック型ＲＡＭ等の半導体記憶装置に、書
き込み用共通データ線と読み出し用共通データ線とを別
個に設け、読み出し用共通データ線を、読み出し用共通
データ線と回路の接地電位との間に直列形態に設けられ
カラムアドレス信号に従って選択的にオン状態とされる
スイッチＭＯ３ＦＥＴとそのゲートがメモリアレイの対
応するデータ線に結合される増＠ＭＯ３ＦＥＴを介して
、メモリアレイの各データ線に間接的に結合し、かつそ
の信号振幅を必要最小の値に制限することで、読み出し
用共通データ線のチャージ・ディスチャージ時間を短縮
し、ダイナミック型ＲＡＭの読み出し動作を高速化でき
るという効果が得られる。

（２）上記（１）項により、各データ線に対応して設け
られるセンスアンプの単位増幅回路に要求される駆動能
力を小さくし、そのレイアウト所要面積を縮小できると
いう効果が得られる。

（３）上記ｉ１１項及び（２）項により、ダイナミック
型ＲＡＭの読み出し動作の低消費電力化を図ることがで
きるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に固定される
ものではなく、その要旨を逸脱しない範凹で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、カラムスイッチＣＳＯの増＠ＭＯＳＦＥＴＱ２７及
びＱ２８には、ダイナミック型ＲＡＭが読み出しモード
で選択状態とされるとき選択的に回路の接地電位が供給
されるようにしてもよい、また、スイッチＭＯ３ＦＥＴ
Ｑ２９及びＱ３０は、上記増幅ＭＯ３ＦＥＴＱ２７及び
Ｑ２８の接地電位側に設けてもよい。

この場合、増幅ＭＯ３ＦＥＴＱ２７及びＱ２８のソース
を共通結合することで、スイッチＭＯ３ＦＥＴを１個に
することもできる。第２図において、メインアンプＭＡ
ＯのプリアンプＰＡＯＬ及びＰＡＯＲは、特にカスケー
ド回路である必要はない。

また、各書き込み相補共通データ線及び読み出し相補共
通データ線とメインアンプＭＡＯ及びＭＡｌの組み合わ
せは、特にこの実施例によって制限されるものではない
、第３図において、ダイナミック型ＲＡＭは４組以上の
メモリアレイを持つものであってもよいし、アドレスマ
ルチプレクス方式を採るものであってもよい。さらに、
第１図及び第２図に示されるメモリアレイとその周辺回
路及びメインアンプ等の具体的な回路構成や、第３図に
示されるダイナミック型ＲＡＭのブロック構成及び各制
御信号やアドレス信号の組み合わせ等、種々の実施形態
を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である擬似スタティック型
ＲＡＭ形態とされるダイナミック型ＲＡＭに通用した場
合について説明したが、それに限定されるものではなく
、例えば、通常のダイナミック型ＲＡＭやその他の各種
半導体記憶装置及びメモリ内蔵型のマイクロコンビエー
タ等にも通用できる０本発明は、少なくとも共通データ
線を有する半導体記憶装置及びこのような半導体記憶装
置を内蔵するディジタル装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ダイナミック型ＲＡＭ等の半導体記憶装
置に、書き込み用共通データ線と読み出し用共通データ
線とを別個に設け、読み出し用共通データ線を、読み出
し用共通データ線と回路の接地電位との間に直列形態に
設けられカラムアドレス信号に従って選択的にオン状態
とされるスイッチＭＯ３ＦＥＴとそのゲートがメモリア
レイの対応するデータ線に結合される増幅Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔを介して、メモリアレイの各データ線に間接的
に結合し、かつその信号振幅を必要最小の値に制限する
ことで、ダイナミック型ＲＡＭの読み出し動作を高速化
し、その低消費電力化を図ることができるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
のメモリアレイ及びその周辺回路の一実施例を示す回路
図、第２図は、第１図のダイナミック型ＲＡＭのメインアン
プの一実施例を示す回路図、第３図は、第１図のメモリアレイ及び第２図のメインア
ンプを含むダイナミック型ＲＡＭの一実施例を示すブロ
ック図である。ＭＡＲＹＯ，ＭＡＲＹ＋　・・・メモリアレイ、５ＡＰ
Ｏ，５ＡＰＩ、５ＡＮＯ，５ＡＮＩ・・・センスアンプ
、ｃｓｏ、ｃｓｉ・・・カラムスイッチ、ＣＡＤ・・・
カラムアドレスデコーダ。ＭＡＯ，ＭＡＩ・・・メインアンプ、ＷＡＯＩ−Ｐ、　
　ＷＡＯＬＮ、　　ＷＡＯＲＰ、ＷＡＯＲＮ　・　・　
・ライトアンプ、ＰＡＯＬ、ＰＡＯＲ・・・プリアンプ
、ＲＡＯ・・・リードアンプ。Ｃｓ・・・情報蓄積用キャパシタ、Ｑｍ・・・アドレス
選択用ＭＯ３ＦＥＴ、Ｑｌ〜Ｑ７・・・ＰチャンネルＭ
Ｏ３ＦＥＴ％Ｑｌｌ〜Ｑ３２・・・ＮチャンネルＭＯ３
ＦＥＴ、Ｔｌ〜Ｔｌｌ・・・ＮＰＮ型バイポーラトラン
ジスタ、ＮｌへＮ５・・・ＣＭＯＳインバータ回路、Ｎ
ＡＧＩ、ＮＡＧ２・・・ナントゲート回路。ＲＡＤＯ，ＲＡＤＩ・・・ロウアドレスデコーダ、ＰＣ
ＡＤ・・・ブリカラムアドレスデコーダ、Ｐ　ＲＡ、　
Ｄ・・・ブリロウアドレスデコーダ、ＣＡｒ３・・・カ
ラムアドレスデコーダ、ＲＡＢ・・・ロウアドレスバッ
ファ、ＡＭＸ・・・アドレスマルチプレクサ、ＲＦＣ・
・・リフレッシュアドレスカウンタ、Ｉｌｏ・・・デー
タ入出力回路、ＴＧ・・・タイミング発生回路。

Claims

【特許請求の範囲】１、書き込みモードにおいてメモリアレイの指定される
データ線が選択的に結合され、書き込み信号が比較的大
きな振幅で伝達される第１の共通データ線と、読み出し
モードにおいて上記メモリアレイの指定されるデータ線
が選択的に結合され、読み出し信号が比較的小さな振幅
で伝達される第２の共通データ線とを具備することを特
徴とする半導体記憶装置。２、上記第１の共通データ線は、上記第１の共通データ
線と上記メモリアレイの各データ線との間にそれぞれ設
けられ書き込みモードにおいてカラムアドレス信号に従
って選択的にオン状態とされる第１のＭＯＳＦＥＴを介
して、上記メモリアレイの指定されるデータ線と選択的
に結合され、上記第２の共通データ線は、上記第２の共
通データ線と第１の電源電圧との間に直列形態に設けら
れ読み出しモードにおいて上記カラムアドレス信号に従
って選択的にオン状態とされる第２のＭＯＳＦＥＴ及び
そのゲートが上記メモリアレイの対応するデータ線にそ
れぞれ結合される第３のＭＯＳＦＥＴを介して上記メモ
リアレイの指定されるデータ線と選択的に結合されるも
のであることを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。３、上記半導体記憶装置は、ダイナミック型ＲＡＭであ
ることを特徴とする特許請求の範囲第１項又は第２項記
載の半導体記憶装置。