JPS60136084A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、０ＭＯ３（相補型ＭＯ３）又はバイポーラ型スタテ
ィック型ＲＡＭ　（ランダム・アクセス・メモリ）に利
用して有効な技術に関するものである。

〔背景技術〕

従来より、特開昭５６−５８１９３号公報によって、Ｃ
ＭＯＳスタティック型ＲＡＭにおける動作の高速化を図
るため、読み出し／誓込み回路及びディジット線選択回
路にバイポーラ型トランジスタを採用したものが公知で
ある。

このような半導体記憶装置にあっては、バイポーラ型ト
ランジスタに動作（バイアス）電流を常時供給し続ける
ものであるため、その消費電流が極めて大きく、バッテ
リーバックアップをその大きな特長とするＣＭＯＳスタ
ティック型ＲＡＭとしては、バッテリーバックアップが
不能になるという重大な欠陥を有するものとなる。また
、この読み出し回路は、カラムスイッチ回路としてバイ
ポーラ型トランジスタを用いるとともに、このカラムス
イッチ回路を通して選択されたメモリセルに電流を供給
して、その読み出し信号を得るものである。しかし、上
記読み出し電流の電流値は、メモリセルのＭ　ＯＳ　Ｆ
　Ｅ　Ｔのコンダクタンス特性により決定されるため大
きくできない。なぜなら、上記電流値を大きくするため
には、その素子サイズを大きくしなければならないが、
大記憶容量化のためにメモリセルの素子サイズは大きく
できないからである。したがって、上記公知の半導体記
憶装置は、バイポーラ型トランジスタを用いたにもかか
わらず、あまり読み出し動作を速くできない。また、カ
ラムスイッチ回路をバイポーラ型トランジスタで構成す
るため、カラムアドレスデコーダ回路の出力信号（選択
／非選択）レベルの設定が難しくなるという問題も有す
る。

〔発明の目的〕

この発明の目的は、無効電流の発生を防止しつつ、動作
の高速化を達成した半導体集積回路装置を提供すること
にある。

この発明の伯の目的は、ＣＭＯ５回路における低消費電
力性を損なうことなく、動作の高速化を図ったＣＭＯＳ
スタティック型ＲＡＭを提供することにある。

この発明の更に他の目的は、大幅な低消費電力化を達成
したバイポーラ型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願におい−ご開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。

すなわち、バイポーラ型トランジスタの動作期間にのみ
その動作電流を流す電流源としてのＭＯＳＦＥＴを用い
ることにより、高速化と低消費電力化とを達成した半導
体集積回路装置を得るものである。

〔実施例１〕 第１図には、この発明をＣＭＯＳスタティック型ＲＡＭ
に適用した場合の一実施例の回路図が示されている。特
に制限されないが、同図のＲＡＭは、公知のバイポーラ
（Ｂｉ）及び０ＭＯ３（相補型ＭＯ３）集積回路（ＩＣ
）技術によって１個のシリコン単結晶のような半導体基
板」二に形成される。端子Ａ　ｘ　ｒ　’Ａ　ｙ　＋　
Ｄ　＋ｎ、Ｄ　ｏｕ　ｔ　＋　Ｗ　Ｅ及びＣ８は、その
外部端子とされる。なお、同図において電源供給端子は
省略されている。特に制限されないが、この実施例のＣ
ＭＯＳスタティック型ＲＡＭは、約６４にビンｉ・の記
憶容量を持つようされる。そして、後述するコモンデー
タ線における浮遊容量を削減するため、メモリアレイが
４個に分割されて構成される。

メモリセルＭＣは、その１つの具体的回路が代表とし°
Ｃ示されており、ゲートとドレインが互いに交差結線（
ランチ形態）された記憶（駆動）ＭＯ３ＦＥＴＱＩ、Ｃ
２と、上記ＭＯ’Ｓ　Ｆ　ＥＴ’Ｑ　１　。

Ｃ２のドレインと電源電圧ＶＤＤとの間には、特に制限
されないが、情報保持用のポリ（多結晶）シリコン層で
形成された高抵抗Ｒ１，Ｒ２が設けられている。そして
、上記ＭＯ３ＦＥＴＱＩ、Ｑ２の共通接続点と相補デー
タ線（又はディジット線）ＤＯ，Ｄｏとの間に伝送ゲ−
）ＭＯ３ＦＥＴＱ３、Ｃ４が設けられている。他のメモ
リセルＭＣも相互において同様な回路構成にされている
。

これらのメモリセルＭＣは、マトリックス状に配置され
て、代表として示されているメモリアレイＭ−ＡＲＹＯ
を構成する。すなわち、同じ行に配置されたメモリセル
の伝送ゲート型ＭＯＳ　Ｆ　ＥＴＱ３．Ｇ４等のゲート
は、それぞれ対応するワード線Ｗ１及びＷ２に共通に接
続され、同じ列に配置されたメモリセルの入出力端子し
才、それぞれ対応する一対の相補データ線ＤＯ，Ｄｏ及
びＤｌ、Ｄｌに接続される。

上記メモリセルＭＣにおいて、それを低消費電力にさせ
るため、その抵抗Ｒ１は、ＭＯＳ　Ｆ　ＥＴＱｌがオフ
状態にされているときのＭＯ３ＦＥＴＱ２のゲート電圧
をしきい値電圧以上に維持させることができる程度の高
抵抗値にされる。同様に抵抗Ｒ２も高抵抗値にされる。

言い換えると、上記抵抗Ｒ１は、ＭＯＳ　Ｆ　ＥＴＱ　
１のドレインリーク電流によってＭＯ３ＦＥＴＱ２のゲ
ート容量（図示しない）に蓄積されている情報電荷が放
電させられてしまうのを防ぐ程度の電流供給能力を持つ
ようにされる。

この実施例に従うと、メモリアレイが０ＭＯ３−ＩＣ技
術によって製造されるにもがかわらず、上記のようにメ
モリセルＭＣはｎチャンネルＭＯ３ＦＥＴとポリシリコ
ン抵抗素子とから構成される。上記ポリシリコン抵抗素
子に代えてｐチに５ンネルＭＯＳ　Ｆ　ＥＴを用いる場
合に比べ、メモリセル及びメモリアレイの大きさを小さ
くできる。すなわち、ポリシリコン抵抗を用いた場合、
駆動Ｍ０ＳＦＥＴＱ１又はＧ２のゲ−１・電極と一体的
に形成できるとともに、それ自体のサイズを小型化でき
る。ぞｔ、て、ｐチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔを用
いたときのように、駆動Ｍｏ５ＦＥＴＱ１．Ｇ２から比
較的大きな距離を持って離さなければならないことがな
いので無駄な空白部り）が生じない。

同図において、ワード線Ｗ１は、ＸアドレスデコーダＸ
−ＤＣＲで形成された選択信号を受ける駆動回路ＤｖＩ
によって選択される。他のワード線Ｗ２についても同様
である。

上記ＸアドレスデコーダＸ−ＤＣＲは、相互において類
似のノアゲート回路Ｇｌ、０２等により構成される。こ
れらのノアゲート回路Ｇｌ、Ｇ２等の入力には、図示し
ない適当な回路装置から供給される外部アドレス信号Ａ
ｘを受けるＸアドレスバッファＸ−ＡＤＢで加工された
内部相補アドレス信号が所定の組合せにより印加される
。

上記メモリアレイＭ−ＡＩ？Ｙ０における一対のデータ
線ＤＯ，ＤＯ及びＤｌ、五１は、特に制限されないが、
それぞれデータ線選択のための伝送ゲ−１−Ｍ０５ＦＥ
ＴＱ９．ＱＩＯ及びＱｌｌ、Ｇ１２から構成されたカラ
ムスイッチ回路を介してコモンデータ線ＣＤＯ，ＣＤＯ
に接続される。このコモンデータ線ＣＤＯ，ＣＤＯには
、読み出し回路Ｒの入力端子と、書込み回路Ｗの出力端
子が接続される。図示しない他のメモリアレイＭ−ＡＲ
ＹＯ〜メモリアレイＭ−ＡＲＹ３のコモンデータ線もそ
れぞれ上記読み出し回路Ｒの対応する入力端子と、書込
み回Ｔａｗの対応する出力端子に接続される。上記読み
出し回路Ｒの出力端子は、データ出力端子Ｄｏｕｔに読
み出し信号を送出し、書込み回路Ｗの入力端子には、デ
ータ入力端子Ｄｉｎから供給される書込みデータ信号が
印加される。

上記カラムスイッチ回路を構成するＭＯ３ＦＥＴＱ９．
ＱＩＯ及びＱｌｌ、Ｇ１２のゲートには、それぞれＹア
ドレスデコーダＹ−ＤＣＲがら選択信号Ｙｌ、Ｙ２が供
給される。このＹ７１゛レスデコーダＹ　７　Ｄ　ＣＲ
は、相互において類似のノアゲート回路Ｇ３．Ｇ４等に
より構成される。これらのノアゲート回路Ｇ３．Ｇ４の
入力には、図示しない適当な回路装置から４ＪＬ給され
る外ｎ１けｔルス信号Ａｙを受けるＹアドレスバッファ
Ｙ−ＡＤＢで加工された内部相補アドレス信号が所定の
組合せにより印加される。

制御回路ＣＯＮは、外部端子ＷＥ、Ｃ百からの制御信号
を受けて、内部制御タイミング信号を形成する。

この実施例では、特に制限されないが、チップ非選択時
にデータ線の負荷ＭＯ３ＦＥＴＱ５等といずれか１つ選
択状態とされたワード線に接続されたメモリセルＭＣの
伝送ゲートＭＯ３ＦＥＴＱ３等及びオン状態となってい
る記憶ＭＯ３ＦＥＴＱ１等を通して直流電流が流れるの
を防止するため、上記ＸアドレスデコーダＸ−ＤＣＲを
構成するノアゲート回路Ｇ１．Ｇ２等の入力に上記制御
回路ＣＯＮにより形成さた非選択状態の内部チップ選択
信号コのハイレベルによって、全ワード線を非選択状態
としている。

第２図には、上記読み出し回路の一実施例の回路図が示
されている。

この実施例では、上記メモリアレイＭ−ＡＲＹ０からの
読み出し信号を増幅するセンスアンプＳＡ０として、差
動形態のバイポーラ型トランジスタＴ１．Ｔ２が用いら
れる。すなわち、上記コモンデータ線ＣＤＯ，ＣＤＯに
現れたメモリセルの読み出し電圧は、上記差動トランジ
スタＴＩ、Ｔ２のベースに供給される。これらの差動ト
ランジスタＴＩ、Ｔ２の共通エミッタには、動作タイミ
ング信号φｐａｏを受けるＮチャンネルＭＯ５ＦＥＴＱ
１３が設けられる。他の代表として示されているメモリ
アレイＭ−ＡＲＹ３に対しても同様な差動トランジスタ
Ｔ３．Ｔ４と、ＮチャンネルＭＯ３ＦＥＴＱＩ　４とで
構成されたセンスアンプＳＡ３が設けられる。そして、
上記差動トランジスタＴＩ、Ｔ２及びＴ３，７４等の対
応するコレクタは、それぞれ共通化されて後述するメイ
ンアンプＭＡの一対の入力端子に接続される。

各差動トランジスタの共通エミッタに設けられるＭＯ３
ＦＥＴＱＩ　３．Ｑｌ　４のゲートに供給される動作タ
イミング信号φｐａｏ　ｒ　φｐａ３は、チップが選択
状態にされ、読み出し動作状態にされたときにロウレベ
ル（論理″０″）になる読み出し制御信号ＷＥ　＋　Ｃ
５、！：、上記メモリアレイＭ　−Ａ　ＲＹ０〜Ｍ−Ａ
ＲＹ３の選択動作に用いられる相補アドレス信号ａｘｉ
、−ａｙ’ｌとを受けるノア＜Ｎ０Ｒ）ゲート回路Ｇ５
．Ｇ６により形成される。これによって、読み出し動作
のために選択されたメモリアレイに対応した１つのセン
スアンプＳＡの動作電流を形成するＭＯＳＦＥＴのみが
オン状態となり、残り３個のセンスアンプＳＡのＭＯＳ
ＦＥＴはオフ状態になる。

上記共通化された各センスアンプ５ＡＯ−３Ａ３を構成
する差動トランジスタＴ’ｌ、Ｔ２〜Ｔ３゜Ｔ４のそれ
ぞれのコレクタは、メインアンプＭＡの初段回路を構成
するベース接地型の増幅トランジスタＴ５．Ｔ６のエミ
ッタにそれぞれ接続される。これらのトランジスタＴ５
．Ｔ６のベースには、次のバイアス回路によって形成さ
れたバイアス電圧が供給されている。すなわち、電源電
圧ＶＤＤと回路の接地電位点との間に、上記電源電圧Ｖ
ＤＤをレベルシフトする直列形態のダイオードＤＩ。

Ｄ２とバイアス電流を流すＮチャンネルＭＯ３ＦＥＴＱ
１６とが直列形態に接続される。また、上記ダイオード
Ｄ１にけ、並列形態にＮチャンネルＭＯ３ＦＥＴＱ２３
が設けられ１．：のＭＯ３ＦＥＴＱ２３とゲートには、
特に制限されないが、読み出し動作のときにロウレベル
になる読み出し制御信号ＷＥ　＋　Ｃ３が供給される。

また、上記トランジスタＴ５．Ｔ６のそれぞれのエミッ
タにはそのバイアス電流を形成するＮチャンネルＭＯ３
ＦＲＴＱ１５．Ｇ１７が設けられる。これらのＭＯ３Ｆ
ＥＴＱ１５．Ｇ１７のゲートには、上記読み出し動作の
時にハイレベルになる制御信号ＷＥ　−Ｃ５が供給され
ることによって、読み出し動作の時のみ上記ＭＯ３ＦＥ
ＴＱＩ　５〜Ｑ１７がオン状態となり、それぞれのバイ
アス電流を形成する。

また、上記トランジスタＴ５．Ｔ６のコレクタと電源電
圧ＶＤＤとの間には、負荷手段としてそれぞれ並列形態
にされたＰチャンネルＭＯ３ＦＥＴＱ２０．Ｃ２１とＮ
チャンネルＭＯ３ＦＥＴＱ２２、Ｇ２４が設けられる。

上記ＰチャンネルＭＯ３ＦＥＴＱ２Ｇ、Ｃ２１のゲート
は、回路の接地電位が定常的に供給されることによって
常時オン状態となり、ＮチャンネルＭＯ８ＦＥＴＱ２２
゜Ｇ２４のゲートには、上記読み出し制御信号ＷＩＥ＋
ＣＳが供給される。

これらのトランジスタＴ５．”Ｉ’６のコレクタ出力は
、エミッタフォロワトランジスタＴ７．Ｔ８を通してデ
ータ出力バッファＤＯＢに伝えられる。

上記トランジスタＴ７．Ｔ８のエミッタには、その動作
電流を形成するＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　ＴＣ１
８，Ｃ１９がそれぞれ設けられ、上記読み出し制御信号
ＷＥＣ３が供給される。

この実施例回路の動作の一例を第３図に示したタイミン
グ図に従って説明する。

読み出し動作においては、ライトイネーブル信号ＷＥが
ハイレベルにされ、チップ選択信号Ｃ３がロウレベルさ
れる。これにより、読み出し制御信号−Ｅ　−Ｃ５がハ
イレベルに、その反転信号ＷＥ！　＋　Ｃ３がロウレベ
ル（図示せず）になる。したがって、例えば、このとき
供給されたアドレス信号ａｘｉ。

ａｙｉがロウレベルならノアゲート回路Ｇ５が開いてそ
の出力信号φｐａＯがハイレベルになすＭＯ３ＦＥＴＱ
１３がオン状態にする。これにより差動トランジスタＴ
１．Ｔ２に動作電流が流れるので、メモリアレイＭ−Ａ
ＲＹ０からの読み出し信号を増幅してコレクタから送出
する。

一方、メインアンプＭＡの制御信号ＷＥ　−ＣＳがハイ
レベルになるので、電流源を構成するＭＯ３ＦＥＴＱ１
．５〜Ｑ１９がオン状態になって、それぞれのトランジ
スタＴ５〜Ｔ８に動作電流を形成するので、上記センス
アンプＳＡＯの出力信号を増幅して図示しないデータ出
力バッファＤＯＢに供給するので、外部端子から読み出
し出力信号Ｄｏｕｔが得られる。

なお、他のメモリアレイＭ−ＡＲＹ　１〜Ｍ−ＡＲＹ３
のセンスアンプＳＡＩ〜ＳＡ３は、その動作タイミング
信号ｐａｌ〜φｐａ３がロウレベルになって動作電流を
形成するＭＯ３ＦＥＴＱ１４等がオフ状態になるので、
出力ハイインピーダンス状態となる。これにより、メイ
ンアンプＭＡには、上記選択されたメモリアレイＭ−Ａ
ＲＹＯの出力電流のみが供給される。

また、書込み動作にあっては、同図に破線で示すように
上記ライトイネーブル信号ＷＥがロウレベルになるため
、上記制御信号ＷＥ　−Ｃ５がロウレベルに、ｗｇ＋ｃ
ｓがハイレベルになる。これにより、センスアンプＳＡ
Ｏ〜ＳＡ３とメインアンプＭＡの増幅トランジスタの動
作電流を形成するＭＯ３ＦＥＴＱ１３〜Ｑ１９が全てオ
フ状態になって、これらの動作を禁止するものである。

このとき、メインアンプＭＡの初段回路のバイアス電圧
は、ＭＯ３ＦＥＴＱ２１）オン状態によって約ｖｏｏ−
Ｖｆ（ＶｆはダイオードＤ２の順方向電圧）にしている
。また、負荷手段としてのＮチャンネルＭＯ３ＦＥＴＱ
２２及びＣ２４もオン状態としてエミッタフォロワトラ
ンジスタＴ７．Ｔ８のベース電位を共に高くして、その
出力信号を受けるデータ出力バラ２１回路ＤＯＢの入力
段回路を構成するところのＰチャンネルＭＯ３ＦＥＴが
共にオフ状態になるようにしている（図示せず）。

〔実施例２〕 第４図には、この発明をバイポーラ型ＲＡＭに適用した
場合の一実施例の回路図が示されている。

同図のＲＡＭは、上記８８１図の回路と同様な半導体集
積回路の製造技術によって、１個のシリコンのような半
導体基板上において形成される。端子ＸＡＯないしＸＡ
ｋ、ＹＡＯないしＹＡＩ、Ｄｏｕｔ　、Ｄｉｎ、Ｃ３，
ＷＥ、−Ｖｅｅ及びＧＮＤは、その外部端子とされる。

なお、電源端子−Ｖｅｅ、　ＧＮＤは、同図には示され
ていない。また、同図においては、第１図の実施例回路
と異なり、トランジスタを示す回路記号をＱで表し、Ｍ
ＯＳＦＥＴをＭで表している。

メモリアレイＭ−ＡＲＹを構成する複数のメモリセルの
うち、１つのメモリセルについてのみ具体的回路が同図
に示されている。メモリセルとしては、特に制限されな
いが、そのベース、コレクタ間が互いに交差結線された
駆動ｎｐｎ）ランジスタＱ１２．Ｑ１３と、そのコレク
タにそれぞれ設けられた負荷ｐｎ、ｐトランジスタＱ１
４．Ｑ２５とで構成されたフリップフロップが用いられ
ている。上記駆動ｎｐｎ　）ランジスタＱ１２．Ｑ］３
は、特に制限されないが、マルチエミッタ構造とされて
いる。そして、その一方のエミッタが共通化され、他方
のエミッタがメモリセルの入出力端子とされ、代表とし
て示されている一対の相補データ線Ｄｏ、ＤＯにそれぞ
れ接続される。なお、上記駆動ｎｐｎ）ランジスタＱ１
２．Ｑ１３は、ベース及びコレクタがそれぞれ共通接続
された２つのトランジスタにより、それぞれ構成するも
のとしでもよい。また、上記負荷トランジスタＱ１４．
Ｑ１５は、並列形態にされた負荷抵抗とクランプダイオ
ードとに置き換えるものであってもよい。上記負荷トラ
ンジスタＱ１４ｉＱ１５の共通化されたエミッタは、代
表として示されているワード線Ｗ０に接続される。

上記代表として示されているメモリセルを中心として、
横の行には同様なｍ個のメモリセルが配置され（同図で
は、ブランクボックスにて１個のみが示されている）、
上記ワード線Ｗ０に接続される。この横の行には、上記
ワード線Ｗ０に対応した保持電流線ＳＴＯが設けられて
おり、メモリセルの駆動トランジスタＱ１２．Ｑ１３の
上記共通化された一方のエミッタが接続される。同様に
代表として示された他の行（ワード線Ｗ　ｎ　、保持電
流線５Ｔｎ）についても上記同様にメモリセルが接続さ
れる。これらの保持電流線ＳＴＯ，ＳＴｎには、メモリ
セルへの保持電流を形成する定電流源１ｓｔ（図示せず
）がそれぞれ設けられている。

また、縦の列には、上記同様なｎ個のメモリセルが配置
され、相補データ線Ｄｏ、ＤＯにその入出力端子が共通
に接続される。このように行５列にｍＸｎ個のメモリセ
ルが配置され、メモリアレイＭ、−ＡＲ’／が構成され
る。

代表として示された上記ワード線ＷＯ，Ｗｎは、アドレ
スデコード信号ＸＯ，Ｘｎを受けるワード線駆動トラン
ジスタＱ１６．ＱＩ７により、選択／非選択が行われる
。これらのアドレスデコード信号ＸＯ，Ｘｎは、Ｘアド
レスデコーダＸ−ＤＣＲによって形成される。

図示しない適当な回路装置から供給されるアドレス信号
は、外部端子ＸＡＯないしＸＡｋを介してアドレスバッ
ファＸＡＢ０ないしＸＡＢｋに入力される。これらのア
ドレスバッファＸＡＢＯないしＸＡＢｋば、人力′ｒド
レス信号に従った非反転アドレス信号１反転アドレス信
号を加工形成して上記ＸアドレスデコーダＸ−ＤＣＨに
伝える。

これによりＸアドレスデコーダＸ−ＤＣＲが１つのワー
ド線選択信号を形成するので、１つのワード線選択が行
われる。

この実施例においては、代表として示された相補データ
線ＤＯ，Ｄｏは、カラムスイッチとしてのトランジスタ
Ｑ１８．Ｑ２０を介して、図示しない他の相補データ線
に対しても共通に設けられ、内部チップ選択信号ｃｓに
よってオン状態となって読み出し／書込み電流１ｒを形
成するＮチャンネルＭＯ３ＦＥＴＭ１．Ｍ３に接続され
る。上記カラムスイッチとしてのトランジスタＱ１８．
Ｑ２０のベースには、ＹアドレスデコーダＹ−ＤＣＲで
形成されたアドレスデコード信号ＹＯが印加される。す
なわち、図示しない適当な回路装置から供給されたアド
レス信号は、外部端子ＹＡＯないしＹＡＩを介してアド
レスバッファＹＡＢ０ないしＹＡＢＩに入力される。こ
れらのアドレスバッファＹＡＢＯないしＹＡＢ　ｌは、
入力アドレス信号に従った非反転アドレス信号１反転ア
ドレス信号を加工形成して上記ＹアドレスデコーダＹ−
ＤＣＨに伝える。これによりＹアドレスデコーダＹ−Ｄ
ＣＲが１つのデータ線選択信号を形成する。

これによって、一対の相補データ線の選択が行われる。

　この実施例では、特に制限されないが、非選択時のデ
ータ線に所定のバイアス電圧を与えるために、次のバイ
アス回路が設けられる。すなわち、そのコレクタに回路
の接地電位が与えられたトランジスタＱ２１のベース、
コレクタ間に直列形態とされたダイオードＤ３と抵抗Ｒ
６が設けられる。そして、この直列ダイオードＤ３と抵
抗Ｒ６は、上記カラムスイッチトランジスタと同様なト
ランジスタＱ１９を介して上記同様な電流Ｉｒを形成す
るＮチャンネルＭＯＳ　Ｆ　ＥＴＭ　２　ニ接続される
。上記トランジスタＱ２１は、特に制限されないが、マ
ルチエミッタ構造とされ、それぞれ相補データ線ＤＯ，
Ｄｏに接続される。

一方、この相補データ線ＤＯ，Ｄｏには、微小定電流源
が結合されている。すなわち、定電圧Ｖｂ１をベースに
受け、エミッタに抵抗が設けられたトランジスタＱ２３
（Ｑ２４）により、常時微小定電流の吸い込みを行って
いる。

これにより、非選択時のデータ線電位は、約ダイオード
Ｄ３の順方向電圧とトランジスタ。２１のベース、エミ
ッタ間電圧とを加えた電圧でバイアスされる。なお、相
補データ線ＤＯ，ＤＯが選択された時には、上記ＭＯ３
ＦＥＴＭ２のオン状態により形成した電流１ｒがトラン
ジスタＱ１９を通して抵抗Ｒ６に流れるのでトランジス
タＱ２１がオフして、相補データ線ＤＯ，ＤＯは選択さ
れたメモリセルの記憶情報に従った電位にされる。

代表として示された行のメモリセルの書込み／読み出し
のために、相補データ線Ｄｏ、Ｄｏにば、そのエミッタ
が結合された電流切り換えスイッチトランジスタＱ７．
Ｑ６が設けられる。これらのトランジスタＱ７．Ｑ６の
コレクタ出力は、メインアンプＭＡの入力に伝えられる
。メインアンプＭＡは、その増幅動作を行うとともに、
ＥＣＬ　（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉ
ｃ）で構成されたデータ出カバソファＤＯＢの入力レベ
ルに合致させた出力信号を形成する。データ出カバソフ
ァＤＯＢは、外部端子Ｄｏｕｔから送出する読み出し出
力信号を形成する。上記メインアンプＭＡは、上記第１
図の実施例回路と類似の回路によって構成される。

上記電流切り換えスイッチトランジスタＱ７゜Ｑ６のベ
ースには、書込回路ＷＡの出力電圧Ｖｌ。

■２が印加される。この出力電圧Ｖｌ、Ｖ２を形成する
書込回路ＷＡは、差動トランジスタＱ１〜Ｑ３と、その
共通エミッタに設けられた定電流源と、上記トランジス
タＱｌ、Ｑ２のコレクタにそれぞれ設けられた抵抗Ｒ１
，Ｒ２と、この抵抗Ｒ１、Ｒ２とトランジスタＱ３のコ
レクタとの共通接続点と、接地電位との間に設げられた
抵抗Ｒ３とで構成される。上記トランジスタＱｌ、Ｑ２
のベースには、後述するデータ人カバソファＤＩＢから
の書込みデータ信号ｄｉｎ、ｄ、ｌｎが印加され、トラ
ンジスタＱ３のベースには、後述する制御回路Ｃ０ＮＴ
からの内部ライトイネーブル信号ｗｅが供給される。

この実施例では、特に制限されないが、読み出し動作の
とき、上記書込回路ＷＡの出力電圧Ｖｌ。

ｖ２に前記入力データ信号ｄ　ｉｎ、ｄ　ｉｎのレベル
変化に従ったノイズが発生するのを防止するため、デー
タ人カバソファＤＩＢは、次の回路構成とされる。すな
わち、外部端子Ｄｉｎから供給された書込みデータ信号
を受けるトランジスタＱ８と、そのベースに入力信号を
識別するための基準電圧Ｖｂ２が印加されたトランジス
タＱ９とが差動形態にされる。この差動トランジスタＱ
ｓ、Ｑ９のコレクタにそれぞれ抵抗Ｒ４，Ｒ５が設けら
れる。そして、この差動１〜ランジスタＱ８．Ｑ９のコ
レクタ出力は、エミッタフォロワトランジスタＱ２５゜
Ｑ２６のベースに印加され、これらのトランジスタＱ２
５．Ｑ２６のエミッタから上記書込回路ＷＡに伝えられ
るデータ信号ｄ　ｉｎ＋　ｄ　ｔｎが出力される。読み
出し動作のとき、外部端子Ｄｉｎからの信号に従って上
記データ信号ｄ　ｉｎ、ｄ　ｉｎが変化しないようにす
るため、上記差動トランジスタＱＢ。

Ｑ９の共通エミッタには、差動トランジスタＱ１０のコ
レクタが接続される。このトランジスタＱ１０のベース
には、上記内部ライトイネーブル信号ｗｅを識別するた
めの基準電圧Ｖｂ３が印加される。上記トランジスタＱ
ＩＯと差動形態にされたトランジスタＱｌｌのベースに
は、上記内部ライトイネーブル信号７覆が印加さる。こ
のトランジスタＱｌｌのコレクタば、ダイオードＤＩ、
Ｄ２を通して上記差動トランジスタＱＢ、Ｑ９のコレク
タに接続される。

この実施例では、チップ非選択状態での無効電流を削減
するため、特に制限されないが、」−記憶トランジスタ
Ｑ１〜Ｑ５及びトランジスタ（ユ８〜Ｑｌｌ、Ｑ２５．
Ｑ２６の動作型ｆＬｒ１〜［４は、内部チップ選択信号
Ｃ３によりオン状態になるＮチャンネルＭＯ８ＦＥＴｌ
Ｖ４４〜Ｍ９により形成される。

外部端子ＷＥ、Ｃ３から供給された制御信号を受ける制
御回路Ｃ０ＮＴは、上記データ出カバアップＤ　ＯＢの
動作制御信号、上記書込回路ＷＡ及びデータ人カバソフ
ァＤＩＢに供給される上記内部ライトイネーブル信号７
１及び上記内部チ・７プ選択信号Ｃ９を形成する。

このチップを選択するために、制御信号ｃｓがロウレベ
ルにされると、この制御回路Ｃ０ＮＴは、ハイレベルの
内部チップ選択信号Ｃ３を形成する。

これに対して、このアンプを非選択状態にするために、
制御信号Ｃ８がハイレベルにされたときには、ロウレベ
ルの内部チップ選択信号ｃｓを制御回路Ｃ０ＮＴが形成
する。

読み出し動作は、端子ＷＥがハイレベルとされ、端子Ｃ
３がロウレベルとされた時に行われる。この時、データ
人力バッファＤＩＢは、端子ＷＥのハイレベルにより上
記ライトイネーブル信号７；がハイレベルになっている
ため、トランジスタ。

１Ｏがオフ状態となり、トランジスタＱｌｌがオン状態
となってダイオードＤ１．Ｄ２を通して抵抗Ｒ４，Ｒ５
に１／２づつの電流Ｉ４を流す。したがって、外部端子
Ｄｉｎからの信号に無関係にその出力レベルを中間レベ
ルに固定して、読み出し動作状態で、外部端子Ｄｉｎの
変化によるノイズがその読み出し基準電圧Ｖｌ、　Ｖ２
　（Ｖｒｅｆｃ）に現れるのを防止するものである。

この実施例では、上記メモリアレイＭ−ＡＲＹの読み出
し／書込み電流１ｒ、及び代表として示されている書込
回路ＷＡの動作電流がＭＯＳＦＥＴにより形成されるよ
うにするとともに、上記内部チップ選択信号ｃｓにより
上記ＭＯ３ＦＥＴが動作させられるようにしたことによ
り、チップ非選択状態での無駄な電流が流れるを防止す
るものである。他の周辺回路であるアドレスデコーダＸ
−ＤＣＲ，Ｙ−ＤＣＩ？の動作電流を形成する電流源回
路も上記内部チップ選択信号ｃｓを受けてオン状態とな
る同様なＭＯＳＦＥＴにより構成することによって、そ
の無効電流を削減するものである。なお、チップ非選択
状態でアドレスデコーダＸ−ＤＣＲ，Ｙ−１）ＣＲの動
作電流を形成するＭＯＳＦＥＴをオフ状態としたとき、
その出力信号が非選択レベルになるようにされるもので
ある。

この実施例では、チップ選択信号を用い、チップ非選択
状態とチップ選択状態とで、トランジスタの動作電流を
形成するＭＯＳＦＥＴをオフ／オン状態に切り換えるこ
とにより、チップ非選択状態での無駄な電流消費を削減
するものであるが、チップ選択状態においても、アドレ
ス信号の変化検出回路と、この検出出力により、アドレ
スバッファ、アドレスデコーダ、メモリアレイＭ−ＡＲ
Ｙ、読み出し回路又は書込み回路の順に時系列的に動作
させるタイミング信号を形成する回路とを設けて、それ
ぞれの動作タイミング信号に従って時系列的に動作の必
要なタイミングのみに各回路ブロックを動作状態にする
ものであってもよい。

この場合には、チップ選択状態においてもその電流消費
を削減することができる。

なお、上記実施例１及び２においては、バイポーラトラ
ンジスタの動作電流を形成するとき、そのＭ　Ｏ’Ｓ　
Ｆ　Ｅ　Ｔは、飽和領域で動作させられている。これに
より、ＭＯＳＦＥＴは、バイポーラトランジスタに対し
て、はり一定（定電流）の動作電流を形成することがで
きるものである。

また、実施例１において、高速動作化を図るために、ア
ドレスバッファＡＤＢ、アドレスデコーダＤ　ＣＨなど
のそれぞれが、ＭＯＳＦＥＴとバイポーラ型トランジス
タとにより構成された場合（例えば、ＭＯＳＦＥＴによ
り必要な論理回路が構成され、次段を高速駆動できるよ
うに、バイポーラ型トランジスタで構成されたドライバ
ー回路が上記論理回路の出力信号を受けるように設けら
れた場合）、バイポーラ型トランジスタの動作電流をＭ
ＯＳＦＥＴにより形成するようにするとともに、このＭ
ＯＳＦＥＴを上述したのと同様に制御することにより、
ＲＡＭの低消費電力化と高速化とを図ることが可能とな
る。また、この場合、上述したアドレス信号の変化検出
回路と同様なアドレス信号の変化検出回路と、上述した
タイミング信号を形成する回路と同様なタイミング信号
形成回路とを設けておいて、上述したのと同様にアドレ
スバッファ、デコーダ、センスアンプ、盲込み回路又は
読み出し回路の順に時系列的に必要なタイミングのとき
にのみ動作させるようにしてもよい。このようにすれば
、チップ選択状態においても、低消費電力化を図ること
が可能となる。

なお、アドレス信号の変化を検出する回路の具体的構成
は、周知であるので、その詳細な説明は省略するもので
ある。

〔効　果〕

（１）比較的大きな動作電流を必要とするバイポーラ型
トランジスタの動作電流を形成する回路としてその動作
期間中にのみオン状態となるＭＯＳＦＥＴを用いること
によって、その無駄な電流消費が削減できるから、大幅
な低消費電力化を図ることができるという効果が得られ
る。

（２１ＣＭ　ＯＳスタティック型ＲＡＭにおけるセンス
アンプとして、バイポーラ型トランジスタにより構成さ
れた差動トランジスタを用いることによってデータ線に
はその電流増幅率の逆比例に従った微少電流しか流れな
い。言い換えると、メモリセルのセルサイズを小さくし
てその電流駆動能力を小さくしても、センスアンプの動
作電流（を大きくできる。これにより、高速読み出し動
作を実現できるという効果が得られる。

（３）センスアンプを構成する差動トランジスタの動作
電流を形成する回路として読み出し動作のときのみオン
状態になるＭ　ＯＳ　Ｆ　Ｅ　Ｔを用いることにより、
無駄な電流消費を削減できるという効果が得られる。こ
れにより、ＣＭＯＳスタティック型ＲＡＭの特長である
低消費電力性を損なうことがなく、バイポーラ型トラン
ジスタ回路を用いつつバッテリーバックアップ等の動作
も可能になる。

（４）メモリアレイＭ−ＡＲＹを複数個に分割するとと
もに、センスアンプにアドレスデコーダｖＩＡｆＩｉＡ
を設けることによって、いっそうの低消費電力化と高速
動作化とを実現することができるという効果が得られる
。

（５）バイポーラ型ＲＡＭにおけるメモリアレイＭ−Ａ
ＲＹの読み出し／書込み電流及び書込回路、続出回路等
の周辺回路の電流源としてチップ選択状態のときのみオ
ン状態となるＭＯＳ　Ｆ　ＥＴを用いることによって、
チップ非選択状態での無駄な電流を大幅に削減できると
いう効果が得られる。

（６）　ＲＡ　Ｍにおける各回路ブロックの動作電流を
形成する回路としてＭＯＳ　Ｆ　ＥＴを用いるとともに
、アドレス信号の変化検出信号に基づいてこれらの回路
ブロックを時系列的に必要なタイミングで動作させるこ
とにより、チップ選択状態での無駄な電流消費をも削減
できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例回路のメモリセルは、上記情報保持用抵抗に代え、ｐ
チャンネルＭＯＳ　Ｆ　Ｅ　’Ｉ’を用いるものであっ
てもよい。また、上記ＣＭＯ３回路に代え、ｎチャンネ
ルＭＯ３ＦＥＴか又はｐチャンネルＭＯ３ＦＥＴのＭ　
Ｏ３ＦＥＴ一方により構成するものとしてもよい。また
、その周辺回路の具体的回路構成及びタイミング制御は
、種々の実施形態を採ることができるものである。

また、バイポーラ型トランジスタの動作電流を形成する
ＭＯＳＦＥＴは、ＰチャンネルＭＯ３ＦＥＴにより構成
するものの他、これらのＭＯＳＦＥＴのゲートには、所
定の定電圧をその動作タイミング時に供給するものであ
ってもよい。

〔利用分野〕

以上の説明では本願発明者によってなされた発明をその
背景となった技術分野であるＣＭＯＳスタティック型Ｒ
ＡＭ及びバイポーラ型ＲＡＭに適用した場合について説
明したが、これに限定されるものではなく、信号の増幅
、伝達等を行うバイポーラ型トランジスタと、その動作
電流を形成する回路を含む半導体集積回路装置に広く利
用できるものである。

【図面の簡単な説明】

第１図は、この発明をＣＭＯＳスタティック型ＲＡＭに
適用した場合の一実施例を示す回路図、第２図は、第１
図に示した実施例におし」る臥ろ出し回路の一実施例を
示す回路図、 第３図は、その動作の一例を説明するためのタイミング
図、 第４図は、この発明をバイーラ型ＲＡＭに適用した場合
の一実施例を示す回路図である。

Claims (1)

1. 【特許請求の範囲】 １、バイポーラ型トランジスタと、このバイポーラ型ト
   ランジスタの動作期間にのみその動作電流を流す電流源
   としてのＭＯＳＦＥＴとを含むことを特徴とする半導体
   集積回路装置。 ２、上記バイポーラ型トランジスタは、ＭＯＳＦＥＴで
   構成されたスタティック型メモリセルからの読み出し信
   号を受ける差動トランジスタであり、上記ＭＯ３ＦＥＴ
   は、上記差動トランジスタの共通エミッタ側に設けられ
   、読み出し制御信号に従って動作電流を形成するもので
   あることを特徴とする特許請求の範囲第１項記載の半導
   体集積回路装置。 ３、上記差動トランジスタのコレクタ出力信号は、バイ
   ポーラ型トランジスタを増幅素子とし、その動作期間中
   のみにオン状態となって電流源負荷を構成するＭＯＳＦ
   ＥＴとからなる増幅回路により増幅されるものであるこ
   とを特徴とする特許請求の範囲第２項記載の半導体集積
   回路装置。 ４、上記ＭＯＳ　Ｆ　ＥＴは、バイポーラ型ＲＡＭにお
   ける定電流源を構成し、チップ選択状態のときにオン状
   態となってそれに接続されるバイポーラ型トランジスタ
   の動作電流を形成するものであることを特徴とする特許
   請求の範囲第１項記載の半導体集積回路装置。 ５、上記バイポーラ型ＲＡＭは、アドレス（ｉＩ＋変化
   検出回路と、書込み／Ｖｔみ出し動作に従った時系列的
   なタイミング信号を形成するタイミング発生回路とを備
   え、各回路ブロックの定電流源を構成するＭＯＳＦＥＴ
   が上記タイミング信号に従って時系列に動作させられる
   ものであることを特徴とする特許請求の範囲第４項記載
   の半導体集積回路装置。