JPS59229783A

JPS59229783A - バイポ−ラ型ｒａｍ

Info

Publication number: JPS59229783A
Application number: JP58102568A
Authority: JP
Inventors: Kazuyasu Akimoto; 秋本　一泰; Tetsuo Nakano; 哲夫中野; Yukio Kato; 行男加藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-06-10
Filing date: 1983-06-10
Publication date: 1984-12-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、バイポーラ型トランジスタにより構成され
たＲＡＭ　（ランダム・アクセス・メモリ）に適用して
有効な技術間するもので、例えば、高速バイポーラ型Ｒ
ＡＭに使用して有効な技術に関するものである。

〔背景技術〕

第１図には、本願発明に先立って本発明者が考えた書込
回路ＷＡの回路図が示されている。

この書込回路ＷＡは、書込み動作モードにおいて内部ラ
イトイネーブル信号ｗｅがロウレベルにされるので、差
動トランジスタＱ３がオフとなり、データ人力バッフ７
ＤＩＢからの書込みデータ信号ｄ　ｉｎ、　　ｄ　Ｉｎ
を受ける他の差動トランジスタＱｌ。

Ｑ２のうち一方がオン状態に、他方がオフ状態になる。

したがって、エミッタフォロワ出力トランジスタＱ４．
Ｑ５を通した出力電圧Ｖｌ、Ｖ２は、読み出しのための
基準電圧Ｖｒｅｆｃに対して一方がロウレベルに、他方
がＶｒｅｆｃレベルになるという書込み信号である。こ
の出力電圧Ｖｌ、Ｖ２は、代表とし°Ｃ示されている相
補データ線り、　Ｄにエミッタがそれぞれ接続されたト
ランジスタＱ６゜Ｑ７のようなセンスゲートを構成する
トランジスタのベースに供給される。したがって、上記
ロウレベルの書込み信号を受けるトランジスタＱ７　（
又はＱ６）がオフ状態となってデータ線Ｄ（又はＤ）に
書込み電流が流れ、上記Ｖｒｅｆｃレベルの書込み信号
を受けるトランジスタＱ６　（又はＱ７）がオン状態と
なってデータ線Ｄ（又はＤ）に書込み電流を流さないと
いう書込み動作を行う。

上記出力トランジスタＱ５．Ｑ４のエミッタは、同様な
他のデータ線のセンスゲートに対しても共通に接続され
るため、その寄生容量値が比較的大きな値になる。した
がって、ロウレベルの書込み信号の立ち下がりの速度を
速くするため、上記出力トランジスタＱ４．Ｑ５のエミ
ッタには、比較的大きな電流値の電流を流す必要がある
。

本願発明者は、上記出力トランジスタＱ４．　Ｑ５のう
ち、一方のみがロウレベルの書込み信号を形成するもの
であることに着目して、その無効電流の削減を図ること
を考えた。

〔発明の目的〕

この発明の目的は、低消費電力化を図ったバイポーラ型
ＲＡ　Ｍを提供することにある。

この発明の他の目的は、高速書込み動作化を図ったバイ
ポーラ型ＲＡ　Ｍを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわぢ、書込み動作モードにおいて、書込み信号を形
成する一対の出力トランジスタに対して択一的にロウレ
ベルを形成する定電流を流すようにすることによって、
無効電流の削減を達成するものである。

〔実施例〕

第２図には、この発明の一実施例の回路図が示されてい
る。同図のバイポーラ型ＲＡＭは、公知の半導体集積回
路の製造技術によって、１個のシリコンのような半導体
基板上において形成される。

端子ＸＡＯないしＸＡｋ、ＹＡＯないしＹＡＩ。

Ｄｏｕｔ　、Ｄｉｎ、Ｃ３，ＷＥ、−Ｖｅｅ及びＧＮＤ
は、その外部端子とされる。

メモリセルは、その１つが具体的回路として示されてい
るように、特に制限されないが、そのベース、コレクタ
間が互いに交差結線された駆動ｎｐｎ）ランジスタＱ１
２．Ｑ１３と、そのコレクタにそれぞれ設けられた負荷
ｐｎｐ）ランジスタＱ１４．Ｑ１５とで構成されたフリ
ップフロップが用いられている。上記駆動ｎｐｎトラン
ジスタＱ１２．Ｑ１３は、特に制限されないが、マルチ
エミッタ構造とされる。そして、その一方のエミッタが
共通化され、他方のエミッタがメモリセルの入出力端子
とされ、代表として示されている一対の相補データ（又
はディジット）線ＤＯ，Ｄ。

゛にそれぞれ接続される。なお、上記駆動ｎｐｎ）ラン
ジスタＱ１２．Ｑ１３は、ベース及びコレクタがそれぞ
れ共通接続された２つのトランジスタにより、それぞれ
構成するものとしてもよい、また、上記負荷トランジス
タＱ１４．Ｑ１５は、並列形態にされた負荷抵抗とクラ
ンプダイオードとに置き換えるものであってもよい。

上記負荷トランジスタＱ１４．Ｑ１５の共通化されたエ
ミッタは、代表として示されているワード線ＷＯに接続
される。

上記代表として示されているメモリセルを中心として、
横の行には同様なｍ個のメモリセルが配置され（同図で
は、ブラックボックスにて１個のみが示されている）、
上記ワード線ＷＯに接続される。この横の行には、上記
ワード線ＷＯに対応した保持電流線ＳＴＯが設けられて
おり、メモリセルの駆動トランジスタＱ１２．Ｑ１３の
上記共通化された一方のエミッタが接続される。同様に
代表として示された他の行（ワード線Ｗ　ｎ　、保持電
流ｅｌＡ　Ｓ　Ｔ　ｎ　）についても上記同様にメモリ
セルが接続される。これらの保持電流線ＳＴＯ，ＳＴｎ
には、メモリセルへの保持電流を形成する定電流源ｌ５
ｔ（図示せず）がそれぞれ設けられている。

また、縦の列には、上記同様なｎ個のメモリセルが配置
され、相補データ線Ｄｏ、Ｄｏにその入出力端子が共通
に接続される。このよう行２列にｍ　Ｘ　ｎ個のメモリ
セルが配置され、メモリアレイＭ−ＡＲＹが構成される
。

代表として示された上記ワード線ＷＯ，Ｗｎは、アドレ
スデコード信号ＸＯ，Ｘｎを受けるワード＊ｇ動トラン
ジスタＱ１６．Ｑ１７により、選択／非選択が行われる
。これらのアドレスデコード信号Ｘ　Ｏ＋　Ｘ　ｎは、
ＸアドレスデコーダＸ−ＤＣＲによって形成される。

図示しない適当な回路装置から供給されるアドレス信号
は、外部端子ＸＡＯないしＸＡｋを介してアドレスバッ
ファＸＡＢＯないしＸＡＢｋに入力される。これらのア
ドレスバッフ１ＸＡＢＯないしｘＡｍｋは、入力アドレ
ス信号に従った非反転アドレス信号２反転アドレス信号
を形成して上記ＸアドレスデコーダＸ−ＤＣＨに伝える
。これによりＸアドレスデコーダＸ−ＤＣＲが１つのワ
ード線選択信号を形成するので、１つのワード線選択が
行われる。

代表として示された相補データ線ＤＯ，ＤＯは、カラム
スイッチとしてのトランジスタＱ１Ｂ、Ｑ２０を介して
、図示しない他の相補データ線に対しても設けられた定
電流源（ｒに接続される。

上記カラムスイッチとしてのトランジスタＱ１８゜Ｑ２
０のベースには、ＹアドレスデコーダＹ−ＤＣＲで形成
されたアドレスデコード信号ＹＯが印加される。

図示しない適当な回路装置から供給されたアドレス信号
は、外部端子ＹＡＯないしＹＡＩを介してアドレスバッ
ファＹＡＢＯないしＹＡＢＩに入力される。これらのア
ドレスバッファＹＡＢＯないしＹＡＢ　１は、入力アド
レス１１号に従った非反転アドレス信号２反転アドレス
信号を形成して上記ＹアドレスデコーダＹ−ＤＣＲに伝
える。これによりＹアドレスデコーダＹ−ＤＣＲが１つ
のデータ線選択信号を形成するので、上記一対のデータ
線選択が行われる。

この実施例では、特に制限されないが、非選択時のデー
タ線に所定のバイアス電圧を与えるために、次のバイア
ス回路が設けられる。

そのコレクタに回路の接地電位が与えられたトランジス
タＱ２１のベース、コレクタ間に直列形態とされたダイ
オードＤ３と抵抗Ｒ６が設けられる。そして、この直列
ダイオードＤ３と抵抗Ｒ６は、上記カラムスイッチトラ
ンジスタと同様なトランジスタＱ１９を介して上記同様
な定電流源■ｒに接続される。上記トランジスタＱ２１
は、特に制限されないが、マルヂエミッタ構造とされ、
それぞれ相補データ線ＤＯ，ＤＯに接続される。

一方、この相補データ線Ｄｏ、ＤＯは、微小定電流源に
結合されている。すなわち、定電圧Ｖｉａ１をベースに
受け、エミッタに抵抗が設けられたトランジスタＱ２３
（Ｑ２４）により、常時微小定電流の吸い込みを行って
いる。

これにより、非選択時のデータ線電位は、約ダイオード
Ｄ３の順方向電圧とトランジスタＱ２１のベース、エミ
ッタ間電圧とを加えた電圧でバイアスされる。なお、相
補データ線ＤＯ，ＤＯが選択された時には、定電流源１
ｒで形成した選択電流１ｒがトランジスタＱ１９を通し
て抵抗Ｒ６に流れるのでトランジスタＱ２１がオフして
、相補データ線ＤＯ，ＤＯは選択されたメモリセルの記
憶情報に従つた電位にされる。

代表として一示された行のメモリセルの書込み／読み出
しのために、相補データ線ＤＯ，ＤＯには、そのエミッ
タが結合された電流切り換えスイッチ（センスゲート）
　トランジスタＱ７．Ｑ６が設けられる。これらのトラ
ンジスタＱ７．Ｑ６のコレクタ出力は、センスアンプＳ
Ａの入力に伝えられる。センスアンプＳＡは、その増幅
動作を行うとともに、Ｅ　ＣＬ、　（Ｅｍｌｔｔｅｒ　
　Ｃｏｕｐｌｅｄ　　Ｌｏｇｉｃ）で構成されたデータ
出力バッファＤＯＢの入力レベルに合致さた出力信号を
形成する。

データ出力バッフ７ＤＯＢは、外部端子Ｄｏｕｔから送
出する読み出し出力信号を形成する。

上記センスゲートトランジスタＱ７．Ｑ６のベースには
、書込回路ＷＡの出力電圧Ｖｌ、Ｖ２が印加される。

この出力電圧Ｖｌ、Ｖ２を形成する書込回路ＷＡは、差
動形態のトランジスタＱ１〜Ｑ３と、その共通エミッタ
に設けられた定電流源と、上記トランジスタＱｌ、Ｑ２
のコレクタにそれぞれ設けられた抵抗Ｒ１，Ｒ２と、こ
の抵抗Ｒ１，Ｒ２とトランジスタＱ３のコレクタとの共
通接続点と、接地電位との間に設けられた抵抗Ｒ３とで
構成される。上記トランジスタＱｌ、Ｑ２のベースには
、後述するデータ人力バッファＤＩＲからの書込みデー
タ信号ｄ　ｉｎ、　　ｄ　ｌｎが印加され、トランジス
タＱ３のベースには、後述する制御回路Ｃ０ＮＴからの
内部ライトイネーブル信号；τが印加される。

この実施例では、上記書込回路ＷＡの無効電流を削減す
るため、出力電圧Ｖ１．Ｖ２を形成するエミッタフォロ
ワ出力トランジスタＱ４．Ｑ５のエミッタに、差動トラ
ンジスタＱ３１．Ｑ３０で構成された電流切り換え回路
を介して定電流源■が設けられる。そして、上記一方の
差動トランジスタＱ３１のベースには、後述するデータ
人力バッファＤＩＲで形成された非反転データ信号ｄｉ
ｎが印加され、他方の差動トランジスタＱ３０のベース
には、反転データ信号ｄｉｎが印加されることによって
、上記定電流源ｌの定電流が択一的に流れる。

上記データ人力バッファＤＩＢは、次の回路構成とされ
る。外部端子Ｄｉｎから供給された書込みデータ信号を
受けるトランジスタＱＢと、そのベースに入力信号を識
別するための基準電圧Ｖｂ２が印加されたトランジスタ
Ｑ９とが差動形態にされる。この差動トランジスタＱＢ
、Ｑ９のコレクタにそれぞれ抵抗Ｒ４，Ｒ５が設けられ
る。そして、この差動トランジスタＱＢ、Ｑ９のコレク
タ出力は、エミッタフォロワトランジスタＱ２５．Ｑ２
６のベースに印加され、これらのトランジスタＱ２５、
Ｑ２６のエミッタから上記書込回路ＷＡに伝えられる相
補データ信号ｄ　ｉｎ、　　ｄ　ｉｎが出力される。

上記差動トランジスタＱＢ、Ｑ９の共通エミッタには、
差動トランジスタＱＩＯのコレクタが接続される。この
トランジスタＱＩＯのベースには、上記内部ライトイネ
ーブル信号讐１を識別するための基準電圧Ｖｂ３が印加
される。上記トランジスタＱＩＯと差動形態にされたト
ランジスタＱｌｌのベースには、上記内部ライトイネー
ブル信号ｉｉが印加さる。このトランジスタＱｌｌのコ
レクタは、ダイオードＤ１．Ｄ２を通して上記差動トラ
ンジスタＱＢ、Ｑ９のコレクタに接続される。

そし°ζ、この差動トランジスタＱＩＯ，Ｑｌｌの共通
エミッタに定電流源が設けられる。

また、外部端子ＷＥ、Ｃ３から供給された制御信号を受
ける制御図ｆｌｌｉＣＯＮＴにより、上記データ出力バ
ッファＤＯＢの動作制御信号と、上記書込回路ＷＡ及び
データ人力バッファＤＩＢに供給される上記内部ライト
イネーブル信号７；が形成される。

この実施例回路の動作を次に説明する。

今、端子Ｃ８がロウレベルとされ、端子ＷＥがねウレベ
ルとされる書込み動作モードにおいては、上記内部ライ
トイネーブル信号ｗｅが電圧Ｖｂ３より低くなワてデー
タ人力バッファＤＩＢのトランジスタＱｌｌがオフ状態
となり、トランジスタＱ１０がオン状態となるので外部
端子Ｄｉｎからの信号に従った相補データ信号ｄ　ｉｎ
、　　ｄ　ｉｎが書込回路ＷＡに伝えられる。

書込回路ＷＡのトランジスタＱ３は、上記内部ライトイ
ネーブル信号ｗｅがロウレベルとなった時オフ状態にな
り、上記データ信号ｄ　ｉｎ、　　ｄ　ｉｎを受ける差
動トランジスタＱｌ、Ｑ２により、ハイレベル、ロウレ
ベルの書込み信号を形成する。

今、非反転データ信号ｄｉｎがハイレベルで、反転デー
タ信号ｄ１ｎがロウレベルなら、トランジスタＱ３１が
オン、Ｑ３０がオフ状態となるため、トランジスタＱ４
にのみ定電流Ｉが流れ、トランジスタＱ５にはほとんど
電流が流れずトランジスタＱ６のベース電流のみ流れる
。その結果、出力電圧ｖ１はロウレベルとなり、出力電
圧Ｖ２はＱ５にはほとんど電流が流れないためハイレベ
ルとなる。このとき、上記非反転データ信号ｄｉｎを受
ける差動トランジスタＱ３１がオン状態となるので、上
記出力電圧ｖ１を形成するための定電流■を流すものと
なる。これにより、センスゲートトランジスタＱ７がオ
フ状態となってデータ線ＤＯが選択されたとき書込み電
流Ｊｒを流すので、ワード線の選択動作によって選択さ
れたメモリセルへの書込みが行われる。このように本実
施例の書込回路ＷＡは、トランジスタＱ３１又はＱ３０
のオン、オフ状態によりロウレベルの出力電圧ｖ１又は
ｖ２を形成する方の出方トランジスタ側にのみ上記定電
流Ｉを択一的に流すようにするものである。なお、上記
の電流がほとんど流れない出方トランジスタＱ５　（又
はＱ４）は、後述する基準電圧Ｖｒｅｆｃより高いレベ
ルの出力電圧Ｖ２（又はＶｌ）を形成することにより、
センスゲートトランジスタＱ６（又はＱ７）をオン状態
として、上記選択されたデータ線Ｄｏ（又はＤＯ）の書
込み電流１ｒを吸収してしまうものである。

上記データ出力バンフｙＤＯＢは、端子ＷＥがハイレベ
ルとされ、端子ｃｓがロウレベルとすした時に動作状態
にされる。この時、データ人力バッファＤＩＢは、端子
ＷＥのハイレベルにより上記ライトイネーブル信号７τ
がハイレベルになっているため、トランジスタＱＩＯが
オフし、トランジスタＱｌｌがオンしてダイオードＤ１
．　Ｄ２を通して抵抗Ｒ４，Ｒ５に１／２づつの定電流
を流す。したがワて、外部端子Ｄｉｎからの信号に無関
係にその出力レベルを中間レベルに固定する。

また、書込み回路ＷＡは、上記ライトイネーブル信号Ｗ
τがハイレベルになっているため、トランジスタＱｌ、
Ｑ２がオフし、トランジスタＱ３がオンして選択された
メモリセルの保持電圧の中間レベルに設定された読み出
し基準電圧Ｖｒｅｆｃを形成して上記トランジスタＱ６
．Ｑ７のベースに伝える。そして、上記データ人力バッ
ファＤＩＢの出力の中間レベルにより、上記差動トラン
ジスタＱ３０．Ｑ３１には、定電流Ｉが１／２づつ流れ
るので、上記基準電圧Ｖｒｅｆｃを形成することができ
る。この実施例では、上記外部端子Ｄｉｎからの信号が
変化してもデータ人力バッファＤＩＨの出力が一定の固
定レベルになっているため、このような読み出し動作モ
ードにおいて、無意味な信号がトランジスタＱ１．Ｑ２
のベースに伝えられないから、そのベース、コレクタ間
の寄生容量を介して基準電圧Ｖｒｅｆｃにノイズが発生
することを防止することもできる。

〔効　果〕

（１）書込回路ＷＡにおいて、ロウレベルの書込み電圧
を形成するための定電流をその書込みデータ信号に従っ
て選択的に流すようにすることによって、必要な定電流
源の数を削減することができるという効果が得られる。

（２）上記（１）により、消費電流を削減することがで
きるから低消費電力化を達成することができるという効
果が得られる。ちなみに、上記定電流１の電流値は、高
速書込み動作化を達成するためには、約４ｍＡ程度と大
きな電流値に設定されるものであり、特に、×４ビット
のように複数ビットからなるデータ信号を並列的に書込
み／読み出しを行うバイポーラ型ＲＡＭにあっては、１
６ｍＡもの消費電流の削減を図ることができるものであ
る。

（３）上記１１）により、同じ消費電力とする場合には
、定電流Ｉの電流値を２倍に大きくできるから、その高
速書込み動作化を達成することができるという効果が得
られる。

（４）入力データバッファＤＩＢに、読み出し動作にお
いて固定の中間レベルを出力する機能を付加することに
よって、その出力信号を差動電流切りえ回路に入力する
だけで書込み動作での択一的な電流供給と、読み出し動
作における基準電圧Ｖｒｅｆｃを形成するためにほり等
しい１／２の電流を両出力トランジスタに供給するとい
う２１Ｍ類の電流切り換え動作を簡単な回路により達成
できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない０例えば、上記出方トラ
ンジスタ。４及び。

５は、ダーリントン形態のトランジスタにより構成する
ものであってもよい。また、書込回路ＷＡは、２値（ロ
ウレベルと’Ｖｒｅｆｃ）により書込み！作を行うもの
であってもよい。

そして、バイポーラ型ＲＡＭを構成する他の１辺回路の
具体的回路構成も、種々の実施形態を。

ることができるものである。

〔利用分野〕

この発明は、バイポーラ型ＲＡＭに広く通用”ることが
できるものである。

【図面の簡単な説明】

第１図は、本願発明に先立って考えた書込み回路の一例
を示す回路図、第２図は、この発明の一実施例を示す回路図。ある。ＸＡＢＯないしＸＡＢｋ・・Ｘアドレスバラ。ア、ＹＡＢＯないしＹＡＢ　１・・Ｙアドレスバ・ファ
、ＳＡ・・センスアンプ、ＷＡ・・書込回１ＤＯＢ・・
データ出カバソファ、ＤＩＢ・・デ・タムカバソファ、
Ｃ０ＮＴ・・制御回路、Ｘ−］ＣＲ・・Ｘアドレスデコ
ーダ、Ｙ−ＤＣＲ・パアドレスデコーダ代理人弁理士　高欄　明夫カ昭　　　　　　　　　　　　第　　１　　図ヒ」＆〕？

Claims

【特許請求の範囲】１、読み出し動作モードの制御信号に従って外部入力デ
ータ信号を受けるトランジスタのスイッチング動作を禁
止してその出力信号を一定の固定電位にする機能を持つ
データ入カバソファと、一対のデータ線にエミッタがそ
れぞれ接続されたセンスゲートを構成する一対のトラン
ジスタのベースに書込み信号をそれぞれ供給するエミッ
タフォロワ出力トランジスタ及び上記データ入カバソフ
ァからの出力信号に従って上記出力トランジスタのエミ
ッタに択一的な定電流又はほり等しい１／２の定電流を
流す電流切り換え回路とを含む書込回路とを具備するこ
とを特徴とするバイポーラ型ＲＡＭ。２、上記バイポーラ型ＲＡＭは、複数ビットのデータを
並列的に書込み及び読み出しを行うものであることを特
徴とする特許請求の範囲第１項記載のバイポーラ型ＲＡ
Ｍ。