JPS60211687A - バイポ−ラ型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、バイポーラ型ＲＡＭ　（ランダム・アクセ
ス・メモリンに関するもので、例えば、差動出力回路を
用いるものに利用して自効な技術に関するものである。

〔背景技術〕

バイポーラ型ＲＡＭの読み出し回路として、第１図に示
すような差動出力回路を用いた場合、次のような問題の
生じることが本願発明者の研究によって明らかにされた
。すなわち、選択されたメモリセルの記憶情報に従って
、一方のベース接地型増幅トランジスタＱ３０　（又は
Ｑ３１）エミッタに電流が流れるので、その分コレクタ
出力がロウレベルになる。これを差動増幅出力回路が受
ａノで、ハイレベル又はロウレベルの出力信号を送出す
るものである。このような状態から、相補データ線を切
り換えて、異なるメモリセルから同じ記憶情報を読み出
す時、瞬時的に上記ベース接地型増幅トランジスタに流
れていた電流が遮断されるので、ロウレベルの読み出し
信号がハイレベル側に復帰しようとする。これを差動出
力回路がそのまま増幅し゛で出力信号を変化さるという
切り換えノイズが発生する。このため、同し記憶情報を
読み出したにもかかわらず、上記ノイズ波形分だけ出力
が舘定するまのでの時間が遅くなってしまうという欠点
がある。なお、相補データ線を切り換えて、扉なるメモ
リセルから′ｆ！、（反転）記憶情報を読め出す時には
、上記ロウレベルの読み出し信号がハ・ｆし・ベル側に
変化することが差動出力回路の反転動作を助長するよう
に作用するので、何ら問題になることばない。バイポー
ラ型ＲＡＭについては、特願昭５７−３８０３３号、特
願昭５８−１５ｔｓｓ１ｑに詳しく述べられている。

〔発明の目的〕 この発明の目的は、高速読み出しを実現したバイポーラ
型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわら、選択された相補データ線からの読み出し電流
がエミッタ側から供給されるベース接地型の増幅トラン
ジスタの動作電流を形成するトランジスタに、上記ベー
ス接地型増幅トランジスタの出力信号を受Ｌ−する差動
出力回路の出力信号を帰還することによって、上記読み
出し電流の変化に対して逆に変化する動作電流を形成さ
せるようにするものである。

〔実施例〕

第２図には、この発明の一実施例の回路図が示されてい
る。同図のバイポーラ型ＲＡＭは、公知の半導体集積回
路の製造技術によって、１個のシリコンのような半導体
基板上において形成される。

端子ＸＡＯないしＸＡｋ、ＹＡＯないしＹＡＩ。

Ｄｏｕｔ　、Ｄｉｎ、Ｃ３，ＷＥ、−Ｖｅｅ及びＧＮＤ
は、その外部端子とされる。

メモリセルＭＣは、特に制限されないが、例えばその１
つのメモリセルＭＣ０Ｏの具体的回路が代表として示さ
れているように、そのベース、コレクタ間が互いに交差
結線された駆動ｎｐ、ｎ）ランジスタＱ５．Ｑ６と、そ
のコレクタにそれぞれ設けられた負荷ｐｎｐトランジス
タＱ７．Ｑ８とで構成されたフリップフロップ回路が用
いられる。

上記駆動ｎｐｎ　トランジスタＱ５．Ｑ６は、特に制限
されないが、マルチエミッタ構造とされる。

これらのトランジスタＱ５．Ｑ６の一方のエミッタが共
通化され、他方のエミッタがメモリセルの入出力端子と
され、代表として示されている一対の相補データ（又は
ディジット）線ＤＯ，ＤＯにそれぞれ接続される。

なお、上記駆動ｎｐｎ　）ランジスタＱ５．Ｑ６は、ベ
ース及びコレクタがそれぞれ共通接続された２つのトラ
ンジスタにより、それぞれ構成するものとしてもよい。

上記メモリセルを構成する負荷ｐｎｌ））ランジスタＱ
７．ＱＢの共通化されたエミッタは、代表として示され
ているワード線ＷＯに接続される。

上記代表として示されているメモリセルＭＣ０Ｏを中心
として、横の行には同様なｍ＋１個のメモリセルが配置
され（同図では、ブラックボックスにて１個のメモリセ
ルＭＣ０ｍのみが示されている）、上記ワード線ＷＯに
接続される。この横の行には、上記ワード線ＷＯに対応
した保持電流線ＳＴＯが設けられており、メモリセルの
駆動トランジスタＱ５．Ｑ６の上記共通化された一方の
エミッタが接続される。同様に代表として示された他の
行（ワード線Ｗ　ｎ　、保持電流線Ｓ　Ｔ　ｎ　）につ
いても上記同様にメモリセルＭ　Ｃｎ　Ｏ−Ｍ　Ｃｒｉ
ｍが接続される。これらの保持電流線ＳＴＯ，ＳＴｎに
は、メモリセルへの保持電流１ｓｔを形成する定電流源
としてのトランジスタＱｌ、Ｑ２がそれぞれ設けられて
いる。

また、縦の列には、上記同様なｎ＋１個のメモリセルが
配置され、相補データ線ＤＯ，ＤＯにその入出力端子が
共通に接続される。このような行。

列に（ｍ＋１）Ｘ　（ｎ＋１）個のメモリセルが配置さ
れ、メモリアレイＭ−ＡＲＹが構成される。

代表として示された上記ワード線ＷＯ，Ｗｎは、特に制
限されないが、Ｘアドレスデコード信号ＸＯ，Ｘｎを受
けるダーリントン形態のワード線駆動トランジスタＱ３
．Ｑ３’　（Ｑ４．Ｑ４′）によって、選択／非選択が
行われる。これらのＸアドレスデコード信号ＸＯ，Ｘｎ
は、ＸアドレスデコーダＸＤＣＲによって形成される。

図示しない適当な回路装置から供給されるアドレス信号
は、外部端子ＸＡＯないしＸＡｋを介してアドレスバッ
ファＸＡＢＯないしＸＡＢｋに入力される。これらのア
ドレスバッファＸＡＢ　ＯないしＸＡＢｋは、入力アド
レス信号に従った非反転アドレス信号２反転アドレス信
号を形成して上記ＸアドレスデコーダＸＤＣＲに伝える
。これによりＸアドレスデコーダＸＤＣＲが１つのワー
ド線選択信号を形成するので、１つのワード線選択が行
われる。

代表として示された相補データ線Ｄｏ、Ｄｏは、カラム
スイッチとしてのトランジスタＱｌｌ、Ｑ１３を介して
、図示しない他の相補データ線に対しても設けられた定
電流源１ｒに接続される。上記定電流源１ｒは、そのベ
ースに定電圧Ｖｂ３が印加され、そのエミッタに抵抗Ｒ
４，Ｒ６が設けられたトランジスタＱ１５．Ｑ’１７に
より構成される。上記カラムスイッチとしてのトランジ
スタＱ１１、Ｑ１３のベースには、Ｙア１ルスデコーダ
ＹＤＣＲで形成されたＹアドレスデコード信号ＹＯが印
加される。

図示しない適当な回路装置から供給されたアドレス信号
は、外部端子ＹＡＯないしＹＡＩを介してアトレスバッ
ファＹＡＢＯないしＹＡＢＩに入力される。これらのア
ドレスバッファＹＡＢ　ＯないしＹＡＢ　Ｉは、入力ア
ドレス信号に従った非反転アドレス信号２反転アドレス
信号を形成して上記ＹアドレスデコーダＹＤＣＲに伝え
る。これによりＹアドレスデコーダＹＤＣＲが１つのデ
ータ線選択信号を形成するので、上記一対のデータ線選
択が行われる。

この実施例では、特に制限されないが、非選択時のデー
タ線に所定のバイアス電圧を与えるために、次のバイア
ス回路が設けられる。そのコレクタに回路の接地電位が
与えられたトランジスタＱ１４のベース、コレクタ間に
直列形態とされたダイオードＤ１と抵抗Ｒ３が設けられ
る。そして、この直列ダイオードＤ１と抵抗Ｒ３は、上
記カラムスイッチトランジスタと同様なトランジスタＱ
１２を介して上記同様な定電流源１ｒに接続される。上
記トランジスタＱ１４は、特に制限されないが、マルチ
エミッタ構造とされ、それぞれ相補データ線ＤＯ，Ｄｏ
に接続される。一方、相補データ線ＤＯ，ＤＯには、微
小定電流源に結合されている。すなわち、定電圧Ｖｂｌ
をベースに受け、エミッタに抵抗ＲＬｅＲ２）が設けら
れたトランジスタＱ２１　（Ｑ２２）により、常時微小
定電流の吸い込みを行っている。

これにより、非選択時のデータ線電位は、約ダイオード
ＤＩの順方向電圧とトランジスタＱ１４のベース、エミ
ッタ間電圧とを加えた電圧でバイアスされる。なお、相
補データ線ＤＯ，ＤＯが選択された時には、定電流源１
ｒがトランジスタＱ１２を通して抵抗Ｒ３に流れるので
トランジスタＱ１４がオフして、相補データ線ＤＯ，Ｄ
ｏは選択されたメモリセルの記憶情報に従った電位にさ
れる。また、上記各定電流源１ｒには、そのベースに所
定の定電圧Ｖｂ２が印加されたトランジスタＱＩ８ない
しＱ２０がそれぞれ設けられる。この電圧Ｖｂ２は、Ｙ
アドレスデコード信号の選択レベルに対し一ζ少し低（
設定されている。

したがって、例えば、相補データ線がＤＯ，ＤＯからＤ
ｉ、Ｄｉ　（図示せず）のように切り換えられるカラム
スイッチの切り換え時において、デコード信号ＹＯの電
圧が上記定電圧Ｖｂ２より低くなると、トランジスタＱ
ｌｌないしＱ１３がオフして、トランジスタＱ１８ない
しＱ２０がオンすることにより、まず相補データ線ＤＯ
，Ｄｏの電流１ｒが遮断される。次いで、デコード信号
Ｙ１の電圧が上記定電圧Ｖｂ２より高くなると、トラン
ジスタＱ１８ないしＣ２０がオフして、その相補データ
線Ｄ１．Ｄｉのカラムスイッチを構成するトランジスタ
（図示せず）がオンする。このように、２つの相補デー
タ線間で定電流１ｒがアドレスデコード出力レベルに従
った電流分配比の下に双方に流れるのを防止している。

したがって、この実施例では、データ線の切り換え時に
おいて、半選択状態が生しない。

代表として示された行のメモリセルの書込み／読み出し
のために、相補データ線Ｄｏ、Ｄｏには、そのエミッタ
が結合された電流切り換えスイッチトランジスタＱ９．
ＱＩＯが設けられる。

これらの１〜ランジスタＱ９．ＱＩＯのコレクタ出力は
、読み出し回路ＲＡの入力に伝えられる。

読み出し回路ＲＡは、差動増幅出力回路を含み、上記ト
ランジスタＱ９．ＱＩＯのコレクタ出力信号を増幅して
外部端子Ｄｏｕｔから送出する。

上記電流切り換えスイッチトランジスタＱ９゜ＱＩＯの
ベースには、書込み回路ＷＡの出力電圧Ｖｌ、Ｖ２が印
加される。上記外部端子Ｄｉｎから供給された書込みデ
ータ信号を受けるデータ人カバソファＤＩＢで形成され
た相補データ信号が上記書込み回路ＷＡに伝えられる。

また、外部端子ＷＥ、Ｃ３から供給された制御信号を受
ける制御回路Ｃ０ＮＴにより、上記読み出し回路ＲＡと
書込み回路ＷＡの動作制御信号が形成される。

端子ＷＥがハイレベルとされ、端子Ｃ３がロウレベルと
された読み出し動作の時、書込み回路ＷＡは、３巽択さ
れたメモリセルの保持電圧の中間レベルに設定された読
み出し基準電圧■ｒｅｆｃを形成して上記トランジスタ
Ｑ９．ＱＩＯのベースニ伝える。

一方、特に制限されないが、端子Ｃ８がロウレベルとさ
れ、端子ＷＥがロウレベルとされた時、書込み回１ｉ？
ｆＷＡは、端子Ｄｉｎから供給された書込みデータ信号
にばった書込みハ・Ｃレベル、ロウレベル信号を形成し
て上記トランジスタＱ“〕、Ｑ１０のベースに伝える。

上記書込みハイレベル、ロウレベル信号は、それぞれ選
択されたメモリセルの保持電圧のハイレベルより高く、
上記保持電圧のロウレベルより低く設定される。このよ
うな３値レベルによる書込み／読み出し方式は、公知で
あるので、その詳細な動作説明を省略する。なお、書込
み動作は、２値レベルで行ってもよい。

特に制限されないが、その高速動作化のために上記Ｘア
ドレスバッファＸＡＢＯ−ＸＡＢｋ、Ｙアドレスバッフ
ァＹＡＢＯ−ＹＡＢＩ、ＸアドレスデコーダＸＤＣＲ，
ＹアドレスデコーダＹＤＣＲ１書込み回路ＷＡ、読み出
し回路ＲＡ及び制御回路Ｃ０ＮＴ等の周辺回路は、ＥＣ
Ｌ回路によって構成されている。

特に制限されないが、上記メモリセルＭＣの保持電流１
ｓｔを形成する定電流として、次の回路が用いられる。

上記トランジスタＱｌ　（Ｃ２）のエミッタは、電源電
圧−Ｖｅｅに直接接続される。これらのトランジスタＱ
ｌ、Ｑ２のベースと電源電圧−Ｖｅｅとの間には、ダイ
オード（又はダイオード形態のトランジスタ）Ｄ５．Ｄ
６が設けられることによって、それぞれ電流ミラー回路
を構成する。特に制限されないが、上記ダイオードＤ５
゜Ｄ６のアノード側には、共通の負荷抵抗Ｒ１３が設け
られる。

この実施例においては、保持電流を形成す、るトランジ
スタＱｌ　（Ｃ２）のエミッタは、特に制限されないが
、直接電源電圧−Ｖｅｅに接続されており、エミック抵
抗を設ける場合のようなエミ・７り抵抗による電圧降下
分、おおよそ０．８Ｖ程度分だけ上記トランジスタＱｌ
　（Ｃ２）の飽和マージンが拡大される。また、１〜ラ
ンジスタＱｌ　（Ｃ２）のベースは、ダイオ−ＦＤ５（
Ｄ６）の分岐点に接続されており、１−ランジスタＱｌ
　（Ｃ２）とダイオードＤ５　（Ｄ６）の順方向電圧降
下の差みこより、トランジスタＱｌ　（Ｃ２）の電流、
すなわち、保持電流１ｓｔを決定するよう構成されてい
る。

第３図には、上記読み出し回路ＲＡの一実施例の回路図
が示されている。

上記代表として示されたトランジスタＱ９．Ｑ１０等の
コレクタば、他の相補データ線に対して設けられた同様
なトランジスタのコレクタとそれぞれ共通化されて、ベ
ース接地型の増幅トシンシスタＱ３０．Ｑ３１のエミッ
タに接続される。このトランジスタＱ３０．Ｑ３１のベ
ースには、バイアス電圧ＶＢが共通に供給される。また
、上記トランジスタＱ３０．Ｑ３１のコレクタには、負
荷抵抗Ｒ２０，Ｉ’２２１がそれぞれ設けられる。

上記トランジスタＱ３０．Ｑ３１のコレクタ出力は、そ
れぞれトランジスタＱ３２．Ｑ３３と定電流源とで構成
されたエミソタフロワ回路を介して差動増幅トランジス
タＱ３４．Ｑ３５のベースに供給される。これらの差動
増幅Ｉ・ランジスタＱ３４、Ｑ３５のコレクタには、そ
れぞれ負荷抵抗Ｒ２２，Ｒ２３が設けられ、共通エミッ
タには定電流源が設けられる。そして、これらの差動増
幅トランジス々Ｑ３４．Ｑ３５のコレクタ出力ば、それ
ぞれトランジスタＱ３７．Ｑ３８と定電流源とで構成さ
れたエミッフォロワ回路に供給される。なお、上記トラ
ンジスタｏ３１．０３Ｂと定電流源との間には、それぞ
れ直列形態にされたレベルシフト用のダイオードＤＩＯ
，Ｄｌｌ及びＤ１２、Ｄ１３が設けられる。上記差動増
幅回路の出力信号を受けるエミッタフォロワ回路のレベ
ルシフトされた出力信号は、上記ベース接地型増幅トラ
ンジスタＱ３０．Ｑ３１の動作電流を形成する電流源ト
ランジスタＱ３９．Ｑ４０に帰還される。すわなわ、ト
ランジスタＱ３８によって形成された出力信号は、レベ
ルシフト用のダイオードＤ１２．Ｄ１３を介し゛ζトラ
ンジスタＱ４０のベースに帰還される。また、トランジ
スタＱ３７によって形成された出力信号は、レベルシフ
ト用のダイオードＤＩＯ，Ｄｌｌを介し”ごトランジス
タＱ３９のベースに帰還される。なお、これらの電流源
としてのトランジスタＱ３９．Ｑ４０のエミッタには、
それぞれエミッタ抵抗Ｒ２４，Ｒ２５が設けられている
。

また、特に制限されないが、上記差動増幅トランジスタ
Ｑ３５のコレクタ出力は、オープンエミッタ構成の出力
トランジスタＱ３６を介して外部端子Ｄｏｕｔから送出
される。

次に、この実施例の読み出し回路ＲＡの動作を第４図の
波形図に従って説明する。

例えば、第１図において、選択されたメモリセルＭＣ（
１０のトランジスタＱ５がオフ状態でＱ６がオン状態の
ときには、読み出し基準電圧Ｖｒｅｆｃ（Ｖｌ、Ｖ２）
が供給される電流切り換えスイッチトランジスタＱ９が
オン状態に、ＱＩＯがオフ状態になる。これにより相補
データ線ＤＯにおけるの読み出し電流１ｒは、トランジ
スタＱ９を通してベース接地型増幅トランジスタＱ３０
に流れるものとなる。これによって、そのコレクタ出力
電圧Ｖａは、その分低くなってロウレベルになる。

これに対して、ベース接地型増幅トランジスタＱ３１に
は上記電流１ｒが流れなないから、そのコレクタ出力ｖ
ｂは、バイアス電流に従ったハイレベルになっている。

この状態では、差動トランジスタＱ３４がオン状態に、
差動トランジスタＱ３５がオフ状態になるので、外部端
子Ｄｏｕｔはハイレベルにされる。

この状態から、相補データ線が切り換えられると、上記
トランジスタＱ３０に流れていた読み出し電流が流れな
くなる。これによって、そのコレクタ出力Ｖａがハイレ
ベルに復旧しようとする。

これを差動増幅回路が増幅するので、そのコレクタ出力
Ｖａ″がロウレベルに、ｖｂ’　がハイレベルに変化す
るので、上記ハイレベルの出力信号が一旦ロウレベルに
変化するような切り換えノイズが発生しようとする。し
かしながら、この実施例では、上記コレクタ出力Ｖａ”
、ｖｂ’　がエミッタフォロワ回路を介して上記ベース
接地型増幅トランジスタＱ３０．Ｑ３１の動作電流を形
成する電流源トランジスタＱ３９．Ｑ４０に帰還されて
いるので、その変化を抑えるように作用する。すなわち
、上記コレクタ出力ｖｂ′のハイレベルへの変化によっ
て、トランジスタＱ３９によって形成されるバイアス電
流を増加させるので、上記流れていた読み出し電流１ｒ
の減少分を補うように作用する。これにより、そのコレ
クタ出力Ｖａのハイレベルへの変化Ｍ（切り換えノイズ
）は、同図に点線で示すうよに低減させられる。また、
上記コレクタ出力Ｖａ’　のロウレベルへの変化によっ
て、トランジスタＱ４０によって形成されるバイアスミ
流を減少させるので、そのコレクタ出力ｖｂを同図に点
線で示すようにハイレベル側に変化させる。これにより
、差動増幅回路に供給される切り換えノイズが相対的に
小さくなる。これによって、上記相補データ線の切り換
えによって同じ記憶ｔ＋￥報を読み出す時に、出力端子
Ｄｏｕｔに発生ずるノイズが大幅に低減できる。

（効　果〕 差動出力回路の相補的な出力信号を読み出し電流を受け
るベース接地型増幅トランジスタのバイアス電流を形成
するトランジスタに帰還させることによって、相補デー
タ線の切り換え時に発生する切り換えノイズを低減する
ことができる。これによって、同じ記憶情報を読み出し
時に、出力信号が一旦逆方向に変化するという切り撓え
ノイズが大幅に低減できるから、出力信号が確定するま
での時間の短縮ができるから、読み出し動作の高速化を
図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に晶づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。上記メモリセルの構成
は、上記負荷手段としてのｐｎｐ）ランジスタに並列形
態の高抵抗を設けるもの、あるいは、上記ｐｎｐ　トラ
ンジスタに代え負荷手段として、並列形態の抵抗とクラ
ンプダイオードとを用いるものとしてもよい。このよう
に、メモリセルは種々の実施形態を採ることができる。

また、その他の周辺回路の具体的回路構成は、種々の変
形を採ることができるものである。

〔利用分野〕

この発明は、バイポーラ型ＲＡＭに広く利用できるもの
である。

【図面の簡単な説明】

第１図は、この発明に先立って考えられた差動出力回路
の一例を示す回路図、 第２図は、この発明の一実施例を示すバイポーラ型ＲＡ
Ｍの回路図、 第３図は、その読み出し回路の一実施例を示す回路図、 第４図は、その動作を説明するための波形図である。 ＭＣ・・メモリセル、ＸＡＢＯないしＸＡＢ　ｋ・・Ｘ
アドレスバッファ、ＹＡＢＯないしＹＡＢｌ・・Ｙアド
レスバッファ、Ｘ−ＤＣＲ・・Ｘアドレスデコーダ、Ｙ
−ＤＣＲ・・Ｙアドレスデコーダ、ＲＡ・・読み出し回
路、ＷＡ・・書込み回路、ＤＩＢ・・データ人カバソフ
ァ、Ｃ０ＮＴ・・制御回路 代理人弁理士　高橋　門人 第　１　図 第　３　図 第　４　図

Claims (1)

1. 【特許請求の範囲】 １、選択された相補データ線からの読み出し電流がエミ
   ッタに流れ、コレクタに負荷抵抗が設＆、ｌられたベー
   ス接地型の増幅トランジスタＱ３０．Ｑ３１と、これら
   の増幅トランジスタのコレクタ出力を受ける差動出力回
   路と、上記ベース接地型増幅トランジスタのエミッタに
   設けられ、上記差動出力回路の出力信号に従って上記読
   み出し電流の変化に対し°ζ述に変化する動作電流を形
   成するトランジスタとを含む読み出し回路を具備するこ
   とを特徴とするバイポーラ型ＲＡＭ。 ２、−ヒ記ベース接地型増幅トランジスタの出力信号は
   、エミッタフォロワ回路を介して上記差動増幅回路に供
   給されるものであり、上記差動出力回路の出力信号は、
   エミッタフォロワ回路により形成されるものであること
   を特徴とする特許請求の範囲第１項記載のバイポーラ型
   ＲＡＭ。 ３、上記相補データ線の選択回路は、二重選択防止回路
   が設けられるものであることを特徴とする特許請求の範
   囲第１又は第２項記載のバイポーラ型Ｒ／’、Ｍ。