JPS63266692A

JPS63266692A - 半導体記憶装置

Info

Publication number: JPS63266692A
Application number: JP62099775A
Authority: JP
Inventors: Kazuhisa Miyamoto; 和久宮本; Shuichi Miyaoka; 修一宮岡; Masanori Odaka; 小高　雅則
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-04-24
Filing date: 1987-04-24
Publication date: 1988-11-02
Also published as: KR880013170A; US4899314A; KR970003711B1; US5047986A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
ＥＣＬ　（エミッタ・カップルド・ロジック）回路によ
り構成されるバイボー５１ＭＲＡＭ　（ランダム・アク
セス・メモリ）などに利用して有効な技術に関するもの
である。

〔従来の技術〕

ＥＣＬ回路によって構成されるバイポーラ型ＲＡＭがあ
る。このバイポーラ型ＲＡＭには、その電源電圧を−５
，２ｖとする１０Ｋタイプと、−４゜５ｖとする１００
Ｋタイプの２種類がある。

バイポーラ型ＲＡＭについては、例えば、特開昭５８−
６０４８７号公報に記載されている。

〔発明が解決しようとする問題点〕

上記のようなバイポーラ型ＲＡＭの周辺回路を構成する
入力回路及び論理ゲート回路は１、差動トランジスタを
含む電流スイッチ回路をその基本構成とする。これらの
論理ゲート回路の論理スレフシホルトレベルは、差動ト
ランジスタの一方のベースに供給される参照電位−ｖｂ
ｂによって設定される。

バイポーラ型ＲＡＭは、上記参照電位−ｖｂｂを形成す
るため、第５図に示されるようなレベル生成回路ＶＧ３
及びエミッタフォロア出力回路ＶＯ３からなる１０Ｋタ
イプの定電圧発生回路と、レベル生成回路ＶＧ４及びエ
ミッタフォロア出力回路ＶＯ４からなる１００にタイプ
の定電圧発生回路ＶＧ４の両方を内蔵する。これらの定
電圧発生回路は、バイポーラ型ＲＡＭに供給される電源
電圧に応じて、マスター・スライスにより択一的に有効
とされる。これらの定電圧発生回路ＶＣ３及びＶＯ２は
、例えば第４図に示されるように、半導体基板ＳＵＢの
両端にそれぞれ形成され、有効とされる定電圧発生回路
から半導体基板ＳＵＢ内のすべての回路に参照電位−ｖ
ｂｂが供給される。

したがって、参照電位−ｖｂｂの供給線が長くなり、そ
の配線抵抗等によって参照電位−ｖｂｂが低下する。こ
のため、入力回路や論理ゲート回路の論理スレ７シホル
ドレベルが変化し、バイポーラ型ＲＡＭの動作が不安定
となる。

一方、定電圧発生回路ＶＧ３及びＶＯ２によって形成さ
れる参照電位−ｖｂｂは、電流スイッチ回路を構成する
比較的多数のトランジスタのベースに供給される。した
がって、複数の電流スイッチ回路が同時に状態遷移しそ
のトランジスタのベース電流が変化することによって、
参照電位−ｖｂｂが変動する。これを防止するため、第
５図に示されるように、比較的大きな静電容量を持つキ
ャパシタＣ５・Ｃ６又はＣ７・Ｃ８を付加し、基準レベ
ルの変動を抑える方法が効果的とされる。ところが、こ
の方法を採った場合、バイポーラ型ＲＡＭに内蔵される
二つの定電圧発生回路ＶＧ３及びＶＯ２のそれぞれに、
比較的大きな面積を必要とするキャパシタＣ５・Ｃ６又
はＣ７・Ｃ８を設けなくてはならない、このため、半導
体基板のレイアウト効率が低下し、チップサイズが大型
化してしまう。

この発明の目的は、参照電位の変動を抑え動作の安定化
を図ったバイポーラ型ＲＡＭなどの半導体記憶装置を提
供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、１０Ｋタイプ及び１００にタイプの定電圧発
生回路を構成するレベル生成回路及びエミッタフォロア
出力回路を半導体基板の両端にそれぞれ配置し、上記２
個のエミッタフォロア出力回路の基準レベル入力端子を
共通接続し、さらに供給される電源電圧に従って選択的
に一方のレベル生成回路に結合することで、半導体基板
の両側から近接する周辺回路にそれぞれ参照電位を供給
するものである。

〔作　用〕

上記した手段によれば、参照電位の供給線を短くするこ
とができ、配線抵抗による参照電位等の低下を防止し、
バイポーラ型ＲＡＭなどの半導体記憶装置の動作を安定
化できる。

〔実施例〕

第２図には、この発明が通用されたバイポーラ型ＲＡＭ
の一実施例の回路ブロック図が示されている。同図のＲ
ＡＭは、公知の半導体集積回路の製造技術によって、１
個のシリコンのような半導体基板上において形成される
。

この実施例のバイポーラ型ＲＡＭは、ＥＣＬ回路をその
基本構成とし、−５，２Ｖを電源電圧とする１０Ｋタイ
プと−４，５ｖを電源電圧とする１００にタイプに切り
換え使用することができる。バイポーラ型ＲＡＭは、そ
れぞれ半導体基板の両側に配置される２組のレベル生成
回路ｖＧ１及びＶＯ２とエミッタフォロア出力回路ＶＯ
Ｉ及びＶ。

２を内蔵する。これらのレベル生成回路及びエミッタフ
ォロア出力回路は、供給される電源電圧に応じて選択的
に組み合わされて動作状態とされ、１０にタイプの定電
圧発生回路又はＬＯＯＫタイプの定電圧発生回路として
機能する。特に制限されないが、この実施例においてバ
イポーラ型ＲＡＭは１０Ｋタイプとされ、参照電位−ｖ
ｂｂ及び基準電位−Ｖｃｓは、レベル生成回路ＶＧＩと
エミッタフォロア出力回路ＶＯＩ及びＶＯ２からなる１
０にタイプの定電圧発生回路によって形成され各回路に
供給される。

第２図において、メモリアレイＭ−ＡＲＹは、同図の水
平方向に配置されるｍ＋１本のワード線ＷＯ〜Ｗｍと、
同図の垂直方向に配置されるｎ＋１組の相補データ線Ｄ
Ｏ・ＤＯ〜Ｄｎ−Ｄｎ及びこれらのワード線と相補デー
タ線の交点に格子状に配置される（ｍ＋１）Ｘ　（ｎ＋
１）個のメモリセルＭＣによって構成される。

それぞれのメモリセルＭＣは、特に制限されないが、例
えば第２図に例示的に示されるように、そのベースとコ
レクタが互いに交差接続されるＮＰＮ型の駆動トランジ
スタＱ２５及びＱ２６と、これらの駆動トランジスタの
コレクタにそれぞれ設けられるＰＮＰ型の負荷トランジ
スタＱ４３及びＱ４４とからなるフリフプフロンブ回路
により構成される。メモリセルＭＣの駆動トランジスタ
Ｑ２５及びＱ２６は、特に制限されないが、マルチエミ
ッタ構造とされ、それぞれ二つのエミ７りを持つ、この
うち、一方のエミッタは共通接続され、さらに後述する
保持電流供給線！３に結合される。駆動トランジスタＱ
２５及びＱ２６の他方のエミッタは、メモリセルの入出
力端子とされ、相補データ線（ピント線又はディジット
線）ＤＯ・ＤＯの非反転信号線及び反転信号線にそれぞ
れ接続される。一方、メモリセルＭＣを構成する負荷ト
ランジスタＱ４３及びＱ４４のエミッタは共通接続され
、さらに対応するワード線ＷＯに結合される。

同様に、メモリアレイＭ−ＡＲＹの同一の列に配置され
るｍ＋１個のメモリセルＭＣの入出力端子は、対応する
相補データ線ＤＯ・σ１〜Ｄｎ・丁１の非反転信号線又
は反転信号線にそれぞれ共通に結合される。また、メモ
リアレイＭ−ＡＲＹの同一の行に配置されるｎ＋１個の
メモリセルＭＣの負荷トランジスタの共通接続されたエ
ミッタは、対応するワード線ＷＯ〜Ｗｍにそれぞれ共通
に結合される。すべてのメモリセルＭＣの駆動トランジ
スタＱ２５及びＱ２６の共通接続されたエミッタは、保
持電流供給線Ｉｓに結合され、さらに、保持電流供給回
路Ｉｓに結合される。

保持電流供給回路Ｉｓは、特に制限されないが、定電圧
発生回路ＶＧＩ又はＶＯ２から基準電位−Ｖｃｓを受け
、メモリセルＭＣに所定の記憶保持電流を流す機能を持
つ、この記憶保持電流はバイポーラ型ＲＡＭが非選択状
態とされるときも流されるため、その値はメモリセルＭ
Ｃが記憶データを保持しうる程度の比較的小さな値とさ
れる。

メモリアレイＭ−ＡＲＹを構成するワード線ＷＯ−％−
Ｗｍは、ＸアドレスデコーダＸＤＣＲに結合され、その
うちＸアドレス信号ＡＸＯ〜ＡＸｉによって指定される
１本のワード線が択一的にハイレベルの選択状態とされ
る。

外部の装置から供給されるＸアドレス信号ＡＸＯ〜ＡＸ
ｉは、外部端子ＡＸＯ〜ＡＸｉを介してＸアドレスバッ
ファＸＡＤＨに供給される。ＸアドレスバンファＸＡＤ
Ｂは、これらのＸアドレス信号ＡＸＯ〜ＡＸｉをもとに
、相補内部アドレス信号ａｘＱ〜ａｘｉ（ここで、例え
ばＸアドレス信号ＡＸＯと同相の内部アドレス信号ａｘ
Ｑと逆相の内部アドレス信号丁Ｔ１をあわせて相補内部
アドレス信号ａｘＯと表す、以下同じ）を形成し、Ｘア
ドレスデコーダＸＤＣＲに供給する。

ＸアドレスデコーダＸＤＣＲは、ＸアドレスバフファＸ
ＡＤＢから供給される相補内部アドレス信号ａｘＱ〜土
ｘｉをデコードし、対応する１本のワード線をハイレベ
ルの選択状態とする。

一方、メモリアレイＭ−ＡＲＹを構成する相補データ線
ＤＯ−ＩＴて〜Ｄｎ−庇は、第２図の相補データ線ＤＯ
・■τ及びＤｎ−丁子に代表して示されるように、対応
するカラムスイッチ用トランジスタＱ３３・Ｑ３４ない
しＱ３５・Ｑ３６を介して、対応するトランジスタＱ３
９・Ｑ４０ないしＱ４１・Ｑ４２のコレクタにそれぞれ
結合される。これらのトランジスタＱ３９・Ｑ４０ない
しＱ４１・Ｑ４２は、そのエミッタが回路の電源電圧−
Ｖｅｅに結合されそのベースに所定のバイアス電圧−Ｖ
ｂ２が供給されることによって、畜き込み・読み出し動
作のための定電流源として機能する。

カラムスイッチ用のトランジスタＱ３３・Ｑ３４〜Ｑ３
５・Ｑ３６のベースには、後述するＹアドレスデコーダ
ＹＤＣＲから対応するデータ線選択信号ＹＯ〜Ｙｎがそ
れぞれ供給される。これらのデータ線選択信号Ｙ　Ｏ＝
　Ｙ　ｎは、通常ロウレベルの非選択状態とされ、Ｙア
ドレス信号ＡＹＯ〜ＡＹｊが対応する組み合わせとされ
るとき択一的にハイレベルの選択状態とされる。

外部から供給されるＹアドレス信号ＡＹＯ〜ＡＹｊは、
外部端子ＡＹＯ−ＡＹｊを介してＹアドレスバッファＹ
ＡＤＢに供給される。ＹアドレスバンファＹＡＤＢは、
これらのＹアドレス信号ＡＹＯ〜ＡＹｊをもとに、相補
内部アドレス信号土ｙＯ〜ａｙｊを形成し、Ｙアドレス
デコーダＹＤＣＲに供給する。

ＹアドレスデコーダＹＤＣＲは、ＹアドレスバフファＹ
ＡＤＢから供給される相補内部アドレス信号ａｙＯ〜ａ
ｙｊをデコードし、対応するデータ線選択信号ＹＯ−Ｙ
ｎを択一的にハイレベルの選択状態とする。これにより
、対応する対のカラムスイッチ用トランジスタＱ３３・
Ｑ３４〜Ｑ３５・Ｑ３６が選択的にオン状態となる。

この実施例では、特に制限されないが、非選択状態とさ
れる相補データ線に所定のバイアス電圧を与えるため、
次のようなバイアス回路が設けられる。すなわち、相補
データ線ＤＯ・ＤＯ〜Ｄｎ・Ｄｎは、その一方において
対応するトランジスタＱ２１・Ｑ２２〜Ｑ２３・Ｑ２４
及び抵抗Ｒ１３・Ｒ１４〜Ｒ１５・Ｒ１６を介して、回
路の電源電圧−Ｖｅｅに結合される。トランジスタＱ２
１・Ｑ２２〜Ｑ２３・Ｑ２４のゲートは共通接続され、
図示されない伯の定電圧発生回路によって形成される所
定のバイアス電圧−ｖｂｌが供給される。これにより、
トランジスタＱ２１・Ｑ２２〜Ｑ２３・Ｑ２４及び抵抗
Ｒ１３・Ｒ１４〜Ｒ１５・ＲＩＧはそれぞれ定電流源と
し°ζ機能し、対応する相補データ線ＤＯ−Ｄｏ〜Ｄｎ
−Ｄに対して常時微小定電流の吸い込み動作を行う。

一方、相補データ線ＤＯ・■１〜１）ｎ−百１は、その
他方において、対応するＮＰＮ）ランジスタＱ３１〜Ｑ
３２の第１及び第２のエミツタにそれぞれ結合される。

これらのトランジスタＱ３１〜Ｑ３２のコレクタは回路
の接地電位に結合され、そのベースとコレクタすなわち
回路の接地電位との間には、直列形態とされるダイオー
ドＤ１及び抵抗Ｒ１７ないしダイオードＤ２及び抵抗Ｒ
１８がそれぞれ設けられる。また、トランジスタＱ３１
〜Ｑ３２のベースは、さらに上記カラムスイッチ用トラ
ンジスタＱ３３・Ｑ３４〜Ｑ３５・Ｑ３６と並列形態に
設けられるカラムスイッチ用トランジスタＱ３７〜Ｑ３
Ｂを介して、トランジスタＱ４３〜Ｑ４４のコレクタに
それぞれ結合される。

これらのトランジスタＱ４３〜ＱＱ４４は、そのエミツ
タが回路の電源電圧−Ｖｅｅに結合されそのベースにバ
イアス電圧−Ｖｂ２を受けることによって、定電流源と
して機能する。

相補データ線が非選択状態とされるとき、対応するカラ
ムスイッチ用トランジスタＱ３７〜Ｑ３８はオフ状態と
なる。このため、各相補データ線の非反転信号線及び反
転出力信号線の電位は、はぼダイオードＤＩ−Ｄ２の順
方向電圧にトランジスタＱ３１〜Ｑ３２のベース・エミ
ッタ電圧を加えた電圧にバイアスされる。一方、相補デ
ータ線が選択状態とされるとき、対応するカラムスイッ
チ用トランジスタＱ３７〜Ｑ３８が択一的にオン状態と
なるため、対応するトランジスタＱ４３〜Ｑ４４からト
ランジスタＱ３７〜Ｑ３Ｂを介して比較的大きな電流が
抵抗Ｒ１７〜Ｒ１Ｂに流される。これにより、トランジ
スタＱ３１〜Ｑ３２がオフ状態となり、対応する１組の
相補データ線のレベルが選択されたメモリセルの記憶情
報に従った電位となる。このとき、対応する他のカラム
スイッチ用トランジスタＱ３３・Ｑ３４〜Ｑ３５・Ｑ３
６が選択的にオン状態となり、相補データ線ＤＯ−１５
’ｌ〜Ｄｎ−ｆｌｌｉ”ｉには対応するトランジスタＱ
３９・Ｑ４０〜Ｑ４１・Ｑ４２を介して比較的大きな電
流が流される。また、選択されたワード線に結合される
ｆｉ＋１個のメモリセルＭＣには、対応するワード線が
ハイレベルとされることによって比較的大きな動作電流
が供給される。これにより、選択された相補データ線の
非反転信号線及び反転信号線のレベルはともに上昇しつ
つそのレベル差が拡大される。

さらに、相補データ線ＤＯ・百］〜Ｄｎ−Ｄ石には、第
２図に例示的に示されるように、そのエミッタが対応す
る相補データ線の非反転信号線又は反転信号線に結合さ
れる電流切り換えスイッチ用トランジスタＱ２７・Ｑ２
８〜Ｑ２９・Ｑ３０がそれぞれ設けられる。これらの電
流切り換え用トランジスタＱ２７　・Ｑ２８〜Ｑ２９−
　Ｑ３０（７）コレクタは相補信号線Ｓ１・ｓ２に結合
され、さらにセンスアンプＳＡの入力端子に結合される
。

また、これらの電流切り換え用トランジスタＱ２７・Ｑ
２８〜Ｑ２９・Ｑ３０のベースは、同様に相補信号線Ｖ
ｌ−Ｖ２に結合され、さらにライトアンプＷＡの出力端
子に結合される。この相補信号線ｖ１・■２のレベルは
、バイポーラ型ＲＡＭが読み出し動作モードとされると
き、選択されたメモリセルＭＣの記憶データに従った相
補データ線の読み出し信号レベルのほぼ中間電位に設定
され、読み出し動作時における基準電位とされる。

このとき、トランジスタＱ２７・Ｑ２８〜Ｑ２９・Ｑ３
０は対応するメモリセルＭＣの駆動トランジスタＱ２５
・Ｑ２６等とともに差動形態とされ、センスアンプＳＡ
には相補信号線５ｌ−３２を介して選択されたメモリセ
ルＭＣの記憶データに応じた読み出し電流が得られる。

一方、バイポーラ型ＲＡＭが書き込み動作モードとされ
るとき、トランジスタＱ２７・Ｑ２８〜Ｑ２９・Ｑ３０
は、書き込み動作モードの場合と同様に、対応するメモ
リセルＭＣの駆動トランジスタＱ２５・Ｑ２６等ととも
に差動形態とされる。また、このとき、相補信号線ｖ１
・■２は、データ入力端子ＤＩからデータ入力バッファ
ＤＩＢを介して供給される書き込みデータに従って、選
択状態とされるメモリセルの保持電圧のハイレベルより
高く、又は保持電圧のロウレベルより低いレベルに相補
的に設定される。これにより、選択されたメモリセルの
駆動トランジスタは、相補信号線Ｖｌ−Ｖ２のレベルに
応じて相補的にオン状態又はオフ状態となり、その記憶
データは外部から供給される書き込みデータに従って書
き直される。

センスアンプＳＡは、相補信号線Ｓ１・Ｓ２を介して伝
達される読み出し信号を増幅し、レベル変換した後、デ
ータ出力バッファＤＯＢに送る。

データ出力バッファＤＯＢは、バイポーラ型ＲＡＭの読
み出し動作モードにおいて、タイミング発生回路ＴＧか
ら供給されるタイミング信号φｏｅに従って選択的に動
作状態とされ、センスアンプＳＡから出力される読み出
し信号を、オーブンコレクタの出力トランジスタを介し
て、データ出力端子ＤＯに送出する。

データ入カバソファＤＩＢは、外部の装置からデータ入
力端子ＤＩを介して供給される書き込みデータを受け、
レベル変換した後、相補書き込み信号としてライトアン
プＷＡに伝達する。ライトアンプＷＡは、バイポーラ型
ＲＡＭの書き込み動作モードにおいて、タイミング発生
回路ＴＧから供給されるタイミング信号φｗｅに同期し
て、相補信号線Ｖ１・■２をデータ入力バッフ７ＤＩＢ
から供給される書き込み信号に従ったレベルに設定する
。また、バイポーラ型ＲＡＭが読み出し動作モードとさ
れるとき、ライトアンプＷＡは相補信号線ｖ１・■２の
レベルを読み出し基準電位となる中間レベルに設定する
。

タイミング発生回路ＴＧは、外部から制御信号として供
給されるチップ選択信号Ｃ丁及びライトイネーブル信号
循百をもとに、上記タイミング信号φ―ｅ及びφｏｅを
形成し、ライトアンプＷＡ及びデータ出力バッファＤＯ
Ｂに供給する。

上記ＸアドレスバッファＸＡＤ、Ｂ、Ｙアドレスバッフ
ァＹＡＤＢ、データ入力バッフ７ＤＩＢ及びタイミング
発生回路ＴＧには、差動トランジスタからなる電流スイ
ッチ回路を基本構成とする入力回路や論理ゲート回路が
設けられる。このため、これらの各回路には、電流スイ
ッチ回路の論理スレフシホルトレベルを設定する参照電
位−ｖｂｂが供給される。この参照電位−ｖｂｂ及び上
述の基準電位−Ｖｃｓは、このバイポーラ型ＲＡＭに供
給される電源電圧に応じて選択的に組み合わされて動作
状態とされるレベル生成回路ＶＧＩ、ＶＧ２及びエミッ
タフォロア出力回路ＶＯＩ、ＶＯ２からなる１０Ｋタイ
プ又は１００Ｋタイプの定電圧発生回路によって形成さ
れる。

この実施例のバイポーラ型ＲＡＭには、後述するように
、それぞれ２組のレベル生成回路ＶＧＩ及びＶＯ２とエ
ミッタフォロア出力回路ＶＯＩ及びＶＯ２が設けられる
。このうち、レベル生成回路ＶＧＩ及びエミッタフォロ
ア出力回路ＶＯＩは、バイポーラ型ＲＡＭが形成される
半導体基板の一方の端に配置され、またレベル生成回路
ＶＧ２及び工ｔ−ｚタフォロア出力回路ＶＯ２は半導体
基板の他方の端に配置される。これらのレベル生成回路
及びエミッタフォロア出力回路は、バイポーラ型ＲＡＭ
に供給される［源電圧に従って選択的に組み合わされて
動作状態とされ、１０Ｋタイプ又は１００Ｋタイプの定
電圧発生回路としてａｍする。

これらのレベル生成回路ＶＧＩ、ＶＧ２及びエミッタフ
ォロア出力回路ＶＯ１，ＶＯ２の具体的な回路構成とこ
れらのレベル生成回路及びエミッタフォロア出力回路に
よって構成される１０Ｋタイプ及び１００にタイプの定
電圧発生回路の動作については、後で詳細に説明する。

第１図には、第２図のバイポーラ型ＲＡＭのレベル生成
回路ＶＣ，１，ＶＧ２及びエミッタフォロア出力回路Ｖ
ＯＩ、ＶＯ２の一実施例の回路図が示されている。前述
のように、この実施例のバイポーラ型ＲＡＭには、それ
ぞれ２組のレベル生成回路ＶＣ！及びＶＯ２とエミッタ
フォロア出力回路ＶＯＩ及びＶＯ２が設けられ、バイポ
ーラ型ＲＡＭに供給される電源電圧に応じて選択的に組
み合わされて動作状態とされることによって、１０にタ
イプ又は１００Ｋタイプの定電圧発生回路が構成される
。

第１図において、レベル生成回路ＶＧＩは、ＮＰＮ型バ
イポーラトランジスタＱｌ−Ｑ５と抵抗Ｒ１−Ｒ５及び
キャパシタＣ３によって構成される。トランジスタＱ１
のエミッタは電源電圧−■ｅｅに結合され、そのコレク
タと回路の接地電位との間には抵抗Ｒ１が設けられる。

また、トランジスタＱｌのベースは、並列トランジスタ
Ｑ３〜Ｑ５の共通接続されたコレクタに結合される。ト
ランジスタＱｌのベースとコレクタとの間には、上記発
振防止用のキャパシタＣ３が設けられ、トランジスタＱ
１のベースと回路の電源電圧−ＶｃｓＯ間には抵抗Ｒ２
が設けられる。並列トランジスタＱ３〜Ｑ５の共通接続
されたコレクタと回路の接地電位との間には、直列形態
の抵抗Ｒ３とトランジスタＱ２及び抵抗Ｒ４が設けられ
る。また、並列トランジスタＱ３〜Ｑ５の共通接続され
たエミッタと回路の電：Ｒ電圧−Ｖｅｅとの間には、抵
抗Ｒ５が設けられる。トランジスタＱ２のコレクタ電圧
は、第１の基準レベルとして、エミッタフォロア出力回
路ＶＯＩのトランジスタＱ６のベースに供給される。ト
ランジスタＱ２のベースは、上記トランジスタＱ１のコ
レクタに結合される。このトランジスタＱ２のベース電
圧は、第２の基準レベルとして、エミッタフォロア出力
回路ｖＯ１のトランジスタＱ８のベースに供給される。

並列トランジスタＱ３〜Ｑ５の共通接続されたベースに
は、エミッタフォロア出力回路ｖ０１のトランジスタＱ
９のコレクタ及びベース電圧が供給される。

上記トランジスタＱ２のコレクタとベース及び並列トラ
ンジスタＱ３〜Ｑ５の共通接続されたベースと、エミッ
タフォロア出力回路ＶＯＩのトランジスタＱ６とＱ８及
びＱ９のベースとの間に設けられる３本の配線は、後述
するように、マスター・スライスによって選択的に形成
される。また、レベル生成回路ＶＧＩのトランジスタＱ
２とエミッタフォロア出力回路ＶＯＩのトランジスタＱ
８は、同じベース・エミッタ電圧を持つように設計され
る。

同様に、レベル生成回路ＶＧ２は、ＮＰＮ型バイポーラ
トランジスタＱ１０〜Ｑ１６と抵抗Ｒ７〜Ｒ１１及びキ
ャパシタＣ４によって構成される。

トランジスタＱｌｌのエミッタは電源電圧−Ｖｅｅに結
合され、そのコレクタと回路の接地電位との間には抵抗
Ｒ１とレベルシフト用のトランジスタＱ１０が設けられ
る。トランジスタＱ１０は、そのコレクタとベースが共
通接続されることによってダイオード形態とされる。ト
ランジスタＱｌｌのベースは、並列トランジスタＱ１３
〜Ｑ１６の共通接続されたコレクタに結合される。また
、トランジスタＱｌｌのベースとコレクタとの間には、
発振防止用のキャパシタＣ３が設けられる。並列トラン
ジスタ０１３〜Ｑ１６の共通接続されたコレクタと回路
の接地電位との間には、直列形態の抵抗Ｒ８とトランジ
スタＱ１２及び抵抗Ｒ９が設けられる。また、並列トラ
ンジスタＱ１３〜Ｑ１６の共通接続されたエミッタと回
路の電源電圧−Ｖｅｅとの間には、抵抗Ｒ１０が設けら
れる。トラ、　ンジスタＱ１２のコレクタ電圧は、第１
の基準レベルとして、エミッタフォロア出力回路ＶＯ２
のトランジスタＱ１７のベースに供給される。トランジ
スタＱ１２のベースは、上記トランジスタＱ１１のコレ
クタに結合される。このトランジスタＱ１２のベース電
圧は、第２の基準レベルとして、エミッタフォロア出力
回路ＶＯ２のトランジスタＱ１９のベースに供給される
。並列トランジスタＱ１３〜Ｑ１６の共通接続されたベ
ースには、抵抗Ｒ１１を介して、エミッタフォロア出力
回路Ｖｏ２のトランジスタＱ２０のコレクタ及びベース
電圧が供給される。上記トランジスタＱ１２のコレクタ
とベース及び並列トランジスタＱ１３〜Ｑ１６の共通接
続されたベースと、エミッタフォロア出力回路ＶＯ２の
トランジスタＱ１７とＱ１９及びＱ２０のベースとの間
に設けられる３本の配線は、上記レベル生成回路ＶＧＩ
及びエミッタフォロア出力回路ＶＯＩの場合と同様に、
マスター・スライスによって選択的に形成される。また
、レベル生成回路ＶＧ２のトランジスタＱ１２とエミッ
タフォロア出力回路ＶＯ２のトランジスタＱ１９は、同
じベース・エミッタ電圧を持つように設計される。

エミッタフォロア出力回路■０１は、回路の接地電位と
電源電圧−Ｖｅｅとの間に直列形態に設けられるトラン
ジスタＱ６〜Ｑ９及び抵抗Ｒ６によって構成される。こ
のうち、トランジスタＱ７及びＱ９は、そのコレクタと
ベースが共通接続されることによってダイオード形態と
される。トランジスタＱ８のコレクタ電圧及びエミッタ
電圧は、それぞれ参照電位−ｖｂｂ及び基準電位−Ｖｃ
ｓとして、エミッタフォロア出力回路ＶＯＩに近接して
配置される複数の回路に供給される。

同様に、エミッタフォロア出力回路ＶＯ２は、回路の接
地電位と電源電圧−Ｖｅｅとの間に直列形態に設けられ
るトランジスタＱ１７〜Ｑ２Ｇ及び抵抗Ｒ１２によって
構成される。このうち、トランジスタＱ１Ｂ及びＱ２０
は、そのコレクタとベースが共通接続されることによっ
てダイオード形態とされる。トランジスタＱ１９のコレ
クタ電圧及び工Ｅ７タ電圧は、それぞれ参照電位−ｖｂ
ｂ及び基準電位−Ｖｃｓとして、エミッタフォロア出力
回路ＶＯ２に近接して配置される複数の回路に供給され
る。これらのエミッタフォロア出力回路Ｖ０１及びＶＯ
２の対応する回路素子は、それぞれ同じ電気的特性を持
つように設計される。

工（フタフォロア出力回路ＶＯＩのトランジスタＱ６の
ベースとエミッタフォロア出力回路ｖ０２のトランジス
タＱ１７のベースは、結合配線Ｖｂ１を介して固定的に
結合される。この結合配線Ｖｂｌと回路の接地電位との
間には、比較的大きな静電容量を持つレベル変動防止用
キャパシタＣ１が設けられる。また、結合配線ｖｂ１と
回路の電源電圧−Ｖｅｅとの間には、同様に比較的大き
な静電容量を持つレベル変動用キャパシタＣ２が設けら
れる。一方、エミッタフォロア出力回路ｖ０１のトラン
ジスタＱ８のベースとエミッタフォロア出力回路ＶＯ２
のトランジスタＱ１９のベースは、結合配線ｖｂ２を介
して固定的に結合される。

また、前述のように、共通接続されたトランジスタＱ６
及びＱ１７のベースすなわち結合配線ｖｂｌとレベル生
成回路ＶＧＩのトランジスタＱ２又はレベル生成回路Ｖ
Ｇ２の１−ランジスタＱ１２のコレクタとの間には、マ
スター・スライスによって択一的に形成される結合配線
が設けられる。同様に、共通接続されたトランジスタＱ
８及びＱ１９のベースすなわち結合配線Ｖｂ２とレベル
生成回路ＶＧＩのトランジスタＱ２又はレベル生成回路
ＶＧ２のトランジスタＱ１２のベースとの間にも、マス
ター・スライスによって択一的に形成される結合配線が
設けられる。さらに、エミッタフォロア出力回路■０１
のトランジスタＱ９のベースとレベル生成回路ＶＧＩの
並列１−ランジスクＱ３〜Ｑ５の共通接続されたべ−４
との間又はエミッタフォロア出力回路ＶＯ２の１−ラン
ジスタＱ２０のベースとレベル生成回路ＶＧ２の並列ト
ランジスタＱ１３〜Ｑ１６の共通接続されたベース（実
質的には抵抗Ｒ１１）との間には、マスター・スライス
によって択一的に形成される結合配線が設けられる。

特に制限されないが、この実施例のバイポーラ型ＲＡＭ
に供給される電源電圧−Ｙｅｓは−５，２ｖとされるた
め、レベル生成回路ＶＧＩとエミッタフォロア出力回路
ＶＯＩ及びＶＯ２との間に実線で示される結合配線が設
けられる。これにより、レベル生成回路ＶＧＩとエミッ
タフォロア出力回路ＶＯ１及びＶＯ２は、１０Ｋタイプ
の定電圧発生回路として機能する。バイポーラ型ＲＡＭ
に供給される電源電圧−Ｖｅｅが−４，５ｖとされる場
合、レベル生成回路ＶＧＩとエミッタフォロア出力回路
ＶＯＩ及びＶＯ２の間に設けられる結合配線は×印にお
いて切断され、代わってレベル生成回路ＶＧ２とエミッ
タフォロア出力回路ｖ０１及びＶＯ２の間に点線で示さ
れる結合配線が設けられる。

このとき、レベル生成回路ＶＧ２と工主フタフォロア出
力回路ｖ０１及びＶＯ２は、１００Ｋタイプの定電圧発
生回路として機能する。

第１図において、レベル生成回路ＶＧＩの抵抗Ｒ３〜Ｒ
５とトランジスタＱ２及び並列トランジスタＱ３〜Ｑ５
全体に流れる電流を■とするとき、エミッタフォロア出
力回路ＶＯＩのトランジスタＱ８及びエミッタフォロア
出力回路ＶＯ２のトランジスタＱ１９のエミッタ電圧す
なわち１０Ｋタイプの定電圧発生回路における基準電位
−Ｖｃｓの値は、 −Ｖｃｓ−−Ｖｅｅ＋（ＶＥＥＩ　　＋ｌ−Ｒ４＋ＶｅＥｚ　　Ｖｅｉ−ｅ　
）繻−Ｖｅｅ＋Ｉ・Ｒ４・・・・・・・・ｆｉｌとなる
。（ココで、ＶＥＥＩ　、ＶＢＥ２及びＶＢＥＩＩはそ
れぞれトランジスタＱ１．Ｑ２及びＱ８のベース・エミ
ッタ電圧である。以下同様にＶＢＥの後にトランジスタ
と同じ数字を付加することによって、それぞれのベース
・エミッタ電圧を表す）また、並列トランジスタＱ３〜
Ｑ５の合成ベース・エミッタ電圧をＶ　８Ｅ３とすると
き、Ｖ８Ｅｓ　＝ＶｅＥ３＋Ｉ　・Ｒ５なる関係にあるため、１−　（ＶＢＥ９−ＶＢＥ３）／Ｒ５・　・　・　・　
・（２）となる。この（２）式を上記（１）式に代入す
ると、−Ｖｃｓ　−−Ｖｅｅ＋ＶＦＩＥ＋　　＋（Ｖｓ
ｃｓ　−ＶＢＥ３　）　Ｒ４／Ｒ５・１３１となる。こ
の基準電位−Ｖｃｓは、バイポーラ型ＲＡＭの各回路に
おいて、電流スイッチ回路を構成する差動トランジスタ
の定電流源となる駆動トランジスタのベースに供給され
る。これらの駆動トランジスタのエミッタは、エミッタ
抵抗を介して回路の電源電圧−Ｖｅｅに結合される。し
たがって、この駆動トランジスタのエミッタ電流すなわ
ち各電流スイッチ回路の差動トランジスタに供給される
動作電流ＩＥは、駆動トランジスタのベース・エミッタ
電圧をＶＢＥとしエミッタ抵抗の抵抗値をＲＥとすると
き、Ｉ　Ｅ　−（−Ｖｃｓ−Ｖｅ２−　（−Ｖｅｅ）　）　
／ＲＥ＝　（−Ｖｃｓ　−Ｖ８Ｅ＋　Ｖｅｅ）　／　Ｒ
Ｅ＝　（Ｖ８Ｅ＋　　　ｖ８Ｅ＋（ＶＢＥ９　　ＶＢＥ３）Ｒ４／Ｒ５）／ＲＥとなる。

この動作電流ＩＥは、電源電圧−Ｖｅｅを含まない安定
した定電流となり、その電流値は抵抗Ｒ４及びＲ５の比
に従って任意に設定することができる。

一方、上記（２）式に示されるように、電流■が電源電
圧−ｖｅｅに依存しない安定した電流値となることから
、参照電位−ｖｂｂの絶対値Ｖｂｂは、Ｖｂｂ＝ＶＢＥ
６　＋Ｖ８Ｅ７　＋　Ｉ−Ｒ３”’ＶＥＥ６＋ＶＢＥ７＋（ＶＢＥ９　　ＶＢＥ３）Ｒ３／、Ｒ５・・（４）と
なる、この（４）式は、同様に電源電圧−ＶｃｓＯ項を
含まないため、参照電位−ｖｂｂは電源電圧依存性を持
たない安定した電圧となる。また、この参照電位−ｖｂ
ｂは、抵抗Ｒ３及びＲ５の比を適当に設定することによ
って所望の電圧値を得ることができる。

前述のように、エミッタフォロア出力回路Ｖ。

ｌのトランジスタＱ６．Ｑ８のベースとエミッタフォロ
ア出力回路ＶＯ２のトランジスタＱ１７゜Ｃ１９のベー
スは、それぞれ結合配線Ｖｂｌ及びＶｂ２を介して結合
され、それぞれ同一の基準レベルとなる。これらの結合
配線に流される電流は対応するトランジスタに対する比
較的小さなベース電流のみであり、またエミッタフォロ
ア出力口、　路ＶＯＩ及びＶＯ２を構成する各回路素子
は同じ電気的特性を持つように設計される。このため、
エミッタフォロア出力回路ＶＯＩ及びＶＯ２が半導体基
板の両端に離れて形成されるにもかかわらず、エミッタ
フォロア出力回路ＶＯ２のトランジスタＱ１９のコレク
タ電圧及びエミッタ電圧として得られる参照電位−ｖｂ
ｂ及び基準電位−Ｖｃｓは、上記エミッタフォロア出力
回路ｖ０１によって形成される参照電位−ｖｂｂ及び基
準電位−Ｖｃｓとほぼ同一の電圧値となる。また、前述
のように、上記結合配置ＪＩＶｂｌにはレベル変動防止
用キャパシタＣＩ及びＣ２が設けられるため、参照電位
−Ｖｂｂの電圧値はさらに安定化される。

ところで、バイポーラ型ＲＡＭが１００にタイプとされ
る場合、前述のように、レベル生成回路ＶＧＩとエミッ
タフォロア出力回路ｖＯ１との間に設けられるＸ印の結
合配線が切断され、レベル生成回路ＶＧ２とエミッタフ
ォロア出力回路ｖ。

２の間に点線で示される結合配線が形成される。

言い換えると、エミッタフォロア出力回路ＶＯＩのトラ
ンジスタＱ６とＱ８及びエミッタフォロア出力回路ＶＯ
２のトランジスタＱ１７とＣ１９のベースには、レベル
生成回路ＶＧ２によって形成される第１及び第２の基準
レベルが供給される。

したがって、エミッタフォロア出力回路ｖＯ１及びＶＯ
２から出力される基準電位−ＶｃｓＯ値は、前述の１０
Ｋタイプの定電圧発生回路の場合と同様に、 −Ｖｃｓ＝　−Ｖｅｅ＋　ＶＢＥ　。

＋　（ＶＢＥ２Ｇ−Ｖ８ＥＩ３）Ｒ９／Ｒ１Ｏとなる＊
　　（ＶＢＥ１３は、並列トランジスタＱ１３〜Ｑ１６
の合成ベース・エミッタ電圧を示す）つまり、基準電位
−Ｖｃｓに従って形成される各電流スイッチ回路の動作
電流は、電源電圧依存性を持たない安定した定電流とな
り、その電流値は、抵抗Ｒ９及びＲ１０の比に従って任
意に設定することができる。

同様に、参照電位−ｖｂｂの絶対値ｖｂｂは、Ｖｂｂ＝
　ＶＢＥ　Ｉ７＋ＶａＥ１ｅ＋　（ＶｅＥ２０　ＶＢＥ１３）Ｒ８／Ｒ１０となる。

つまり、参照電位−ｖｂｂも、電源電圧依存性を持たな
い安定した定電圧となり、その電圧値は、抵抗Ｒ８及び
Ｒ１００比に従って任意に設定することができる。

第３図には、この実施例のバイポーラ型ＲＡＭの一実施
例の配置図が示されている。同図には、上記レベル生成
回路ＶＧＩ、ＶＧ２及びエミッタフォロア出力回路ＶＯ
１，ＶＯ２を除くメモリアレイＭ−ＡＲＹとその周辺回
路が、まとめてＭ−ＡＲＹとして示されている。

第３図において、バイポーラ型ＲＡＭは、１個の半導体
基板ＳＵＢ上に形成される。半導体基板ＳＵＢの両端に
はボンディング用パッドＰ１〜Ｐ２及びＰ３〜Ｐ４がそ
れぞれ直線的に整列して形成され、その中央部にはメモ
リアレイＭ−ＡＲＹ及びその周辺回路が形成される。半
導体基板ＳＵＢの両端には、ボンディング用パッドＰ１
〜Ｐ２に近接してレベル生成回路ＶＧＩ及びエミッタフ
ォロア出力回路ＶＯＩが形成され、ボンディング用パッ
ドＰ３〜Ｐ４に近接してレベル生成回路ＶＧ２及びエミ
ッタフォロア出力回路ＶＯ２が形成される。半導体基板
ＳＵＢの下方はぼ中央部には、レベル変動防止用キャパ
シタＣ１及びＣ２が形成され、これに近接して結合配線
Ｖｂｌ及びＶｂ２が形成される。

レベル生成回路ｖＧ１とエミッタフォロア出力回路ＶＯ
Ｉとの間には、供給される電源電圧に応じてマスター・
スライスにより選択的に形成される３本の結合配線が設
けられる。また、同様に、レベル生成回路ＶＧ２とエミ
ッタフォロア出力回路ＶＯ２との間には、供給される電
源電圧に応じてマスター・スライスにより選択的に形成
される他の３本の結合配線が設けられる。特に制限され
ないが、この実施例のバイポーラ型ＲＡＭは１０にタイ
プとされるため、レベル生成回路ＶＧＩとエミッタフォ
ロア出力回路ＶＯＩの間に上記結合配線が形成され、レ
ベル生成回路ＶＧ２及びエミッタフォロア出力回路ＶＯ
２の間には形成されない、バイポーラ型ＲＡＭが１００
Ｋタイプとされる場合、レベル生成回路ＶＧＩ及びエミ
ッタフォロア出力回路ＶＯＩの間の上記結合配線は×印
において切断され、レベル生成回路ＶＧ２とエミッタフ
ォロア出力回路ＶＯ２の間には点線で示される結合配線
が形成される。

エミッタフォロア出力回路ＶＯＩによって形成される参
照電位−ｖｂｂは、エミッタフォロア出力回路ＶＯＩに
近接して配置されるメモリアレイＭ−ＡＲＹ及びその周
辺回路に供給される。また、エミッタフォロア出力回路
ＶＯ２によって形成される参照電位−ｖｂｂは、エミッ
タフォロア出力回路ＶＯ２に近接して配置されるメモリ
アレイＭ−ＡＲＹ及びその周辺回路に供給される。

以上のように、この実施例のバイポーラ型ＲＡＭでは、
１０Ｋタイプ及び１００Ｋタイプの定電圧発生回路を構
成するレベル生成回路ＶＧＩとエミッタフォロア出力回
路ｖｏ１及びレベル生成回路ＶＧ２とエミッタフォロア
出力回路ＶＯ２がそれぞれ半導体基板の両端に配置され
る。エミッタフォロア出力回路ｖ０１及びＶＯ２の基準
レベル入力端子はそれぞれ固定的に結合され、それらの
ほぼ中間の位置にレベル変動用のキャパシタＣ１及びＣ
２が配置される。エミッタフォロア出力回路ＶＯＩ及び
ＶＯ２は、バイポーラ型ＲＡＭに供給される電源電圧に
応じて選択的にレベル生成回路■Ｇ１又はＶＯ２に結合
され、参照電位−ｖｂｂを形成するための基準レベルが
供給される。参照電位−ｖｂｂは、エミッタフォロア出
力回路ＶＯＩ及びＶＯ２から各エミッタフォロア出力回
路に近接して配置されるメモリアレイＭ−ＡＲＹ及び周
辺回路にそれぞれ供給される。このため、エミッタフォ
ロア出力回路ｖＯ１及びＶＯ２から各回路に参照電位−
ｖｂｂを供給するための配線は短くて済み、配線抵抗な
どによる参照電位−ｖｂｂの低下を防止することができ
る。また、比較的大きな面積を必要とするレベル変動用
キャパシタを両方のレベル生成回路で共用し１（ＩＩず
つ設けるだけで済むため、半導体基板のレイアウト効率
が向上し、チップサイズの大型化を抑えることができる
。

以上の本実施例に示されるように、この発明を電源電圧
に応じて１０Ｋタイプ又は１００にタイプとして仕様変
更されるようなバイポーラ型ＲＡＭなどの半導体記憶装
置に適用した場合、次のような効果が得られる。すなわ
ち、Ｔｌ）　１０　Ｋタイプ及び１００にタイプの定電圧発
生回路を構成するレベル生成回路及びエミッタフォロア
出力回路を半導体基板の両側にそれぞれ形成するととも
に、上記２個の工文ツタフォロア出力回路の基準レベル
入力端子を固定的に結合しさらに電源電圧に応じて選択
的に一方のレベル生成回路に結合して、半導体基板の両
側に配置される２個のエミッタフォロア出力回路から各
エミッタフォロア出力回路に近接して配置されるメモリ
アレイＭ−ＡＲＹ及び周辺回路にそれぞれ参照電位等を
供給することで、供給線の配線長を短（し、配線抵抗に
よる参照電位等の低下を防止できるという効果が得られ
る。

（２）上記（１１項により、入力回路や論理ゲート回路
の論理スレッシホルトレベルを安定化することができ、
バイポーラ型ＲＡＭなどの半導体記憶装置の動作を安定
化できるという効果が得られる。

（３）上記（１）において、レベル変動防止用のキャパ
シタを共用化し、２個のレベル生成回路及びエミッタフ
ォロア出力回路のほぼ中間位置に配置することで、半導
体基板のレイアウト効率を向上し、チップサイズの大型
化を抑えることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で極々変更可
能であることはいうまでもない０例えば、第３図の配置
図において、レベル変動用キャパシタＣ１及びＣ２はエ
ミッタフォロア出力回路ｖＯ１又はＶＯ２の一方に近接
して配置されてもよいし、各レベル生成回路に対応して
２個設けられてもよい、また、レベル生成回路■Ｇｌ、
ＶＧ２及びエミッタフォロア出力回路ｖ０１、ＶＯ２は
、それぞれ同図とは異なる位置に配置されてもよい、第
２図の実施例において、バイポーラ型ＲＡＭのメモリセ
ルの構成は、ＰＮＰ型の負荷トランジスタに並列形態の
高抵抗を設けるものあるいはＰＮＰ型の負荷トランジス
タに代えて並列形態の抵抗とクランプダイオードを用い
るものであってもよいし、メモリセルを高抵抗負荷型８
Ｍ０３回路又はＣＭＯ８（相補型ＭＯＳ）回路によって
構成するものであってもよい、さらに、第１図のレベル
生成回路及びエミッタフォロア出力回路の具体的な回路
構成や第２図のバイポーラ型ＲＡＭの回路ブロック構成
及び制御信号、タイミング信号の組み合わせ等、ｖｉ＾
・の実施形態を採りうるちのである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ型ＲＡＭ
に適用した場合について説明したが、それに限定される
ものではなく、例えば、その周辺回路がＥＣＬ回路及び
バイポーラ・ＣＭＯ８複合回路により構成されそのメモ
リアレイが高抵抗負荷型８Ｍ０３回路により構成される
いわゆるバイポー９０ＭＯ３型ＲＡＭやバイポーラ型の
プログラマブルＲＯＭ　（リード・オンリー・メモリ）
などにも通用できる０本発明は、少なくともＥＣＬ回路
を含み、供給される電源電圧に応じて選択的に有効とさ
れる複数の定電圧発生回路を内蔵する半導体記憶装置及
びこのような半導体記憶装置を含むディジタル装置に広
く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、１０Ｋタイプ及び１００にタイプの定電圧
発生回路を構成するレベル生成回路及びエミッタフォロ
ア出力回路を半導体基板の両側にそれぞれ形成するとと
もに、２個のエミッタフォロア出力回路の基準レベル入
力端子を固定的に共通接続し、さらに電源電圧に従って
選択的に一方のレベル生成回路に結合して、半導体基板
の両側から近接して配置される周辺回路にそれぞれ参照
電位等を供給することで、供給線の配線長を短くし、配
線抵抗による参照電位等の低下を防止して、バイポーラ
型ＲＡＭ等の動作を安定化できるとともに、レベル変動
防止用のキャパシタを共用化し半導体基板のほぼ中間位
置に配置することで、半導体基板のレイアウト効率を向
上し、チップづ・イズの大型化を抑えることができるも
のである。

【図面の簡単な説明】

第１図は、この発明が通用されたバイポーラ型ＲＡ　Ｍ
のレベル生成回路及びエミッタフォロア出力回路の一実
施例を示す回路図、第２図は、上記レベル生成回路及びエミッタフォロア出
力回路を含むバイポーラ型ＲＡＭの一実施例を示す回路
ブロック図、第３図は、第２図のバイポーラ型ＲＡＭの一実施例を示
す配置図、第４図は、従来のバイポーラ型ＲＡＭの一例を示す配置
図、第５図は、従来のバイポーラ型ＲＡＭのレベル生成回路
及びエミッタフォロア出力回路の一例を示す回路図であ
る。ｖＧｌ、ＶＯ２・・・レベル生成回路、ｖｏｌ。ＶＯ２・・・エミッタフォロア出力回路、Ｑ１〜Ｑ４２
・・・ＮＰＮ型バイポーラトランジスタ、Ｑ　４３〜Ｑ
４４・・・ＰＮＰ型バイポーラトランジスタ、Ｒ１−Ｒ
ｌＢ・・・抵抗、０１〜Ｃ８・・・キャパシタ。Ｍ−ＡＲＹ・・・メモリアレイ、ＭＣ・・・メモリセル
、ＸＤＣＲ・・・Ｘアドレスデコーダ、ＹＤＣＲ・・・
Ｙアドレスデコーダ、ＸＡＤＢ・・・Ｘアドレスバッフ
ァ、ＹＡＤＢ・・・Ｙアドレスバッファ、ＳＡ・・・セ
ンスアンプ、ＷＡ・・・ライトアンプ、ＤＯＢ・・・デ
ータ出力バッファ、ＤＩＢ・・・データ人力バッファ、
ＴＧ・・・タイミング発生回路、Ｉｓ・・・保持電流供
給回路、Ｄ１〜Ｄ２・・・ダイオード。ＳＵＢ・・・半導体基板、ｐｉ〜Ｐ８・・・ボンディン
グ用バンド。第１図第２図第３図第４図第５図

Claims

【特許請求の範囲】１、出力電圧を設定するための基準レベルを形成する第
１及び第２のレベル生成回路と、上記第１又は第２のレ
ベル生成回路により形成される上記基準レベルを選択的
に共通に受け上記共通レベルに従った出力電圧を形成す
る第１及び第２のエミッタフォロア出力回路により構成
される定電圧発生回路を具備することを特徴とする半導
体記憶装置。２、上記第１及び第２のエミッタフォロア出力回路は、
上記半導体記憶装置が形成される半導体基板の両側にそ
れぞれ形成されることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。３、上記基準レベルは、第１の出力電圧を設定するため
の第１の基準レベルと第２の出力電圧を設定するための
第２の基準レベルを含み、上記第１及び第２のエミッタ
フォロア出力回路は、回路の接地電位及び電源電圧との
間に直列形態に設けられ上記第１の基準レベルを受ける
第１のトランジスタと上記第２の基準レベルを受ける第
２のトランジスタと上記第２のトランジスタのエミッタ
に設けられる負荷手段及びダイオード形態とされる第３
のトランジスタをそれぞれ含むものであることを特徴と
する特許請求の範囲第１項又は第２項記載の半導体記憶
装置。４、上記第１の基準レベルを伝達するための結合配線と
回路の接地電位及び電源電圧との間には、それぞれレベ
ル変動を防止するための第１及び第２のキャパシタが設
けられることを特徴とする特許請求の範囲第１項、第２
項又は第３項記載の半導体記憶装置。５、上記半導体記憶装置は、ＥＣＬ構成のバイポーラ型
ＲＡＭであることを特徴とする特許請求の範囲第１項、
第２項、第３項又は第４項記載の半導体記憶装置。６、上記第１及び第２のエミッタフォロア回路と上記第
１のレベル生成回路は、上記ＥＣＬ構成のバイポーラ型
ＲＡＭにおける１０Ｋタイプの定電圧発生回路を構成す
るものであり、上記第１及び第２のエミッタフォロア出
力回路と第２のレベル生成回路は、上記ＥＣＬ構成のバ
イポーラ型ＲＡＭにおける１００Ｋタイプの定電圧発生
回路を構成するものであることを特徴とする特許請求の
範囲第１項、第２項、第３項、第４項又は第５項記載の
半導体記憶装置。