JPS61104490A - バイポ−ラ型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、バイポーラ型ＲＡＭ　（ランダム・アクセ
ス・メモリ）に通用して有効な技術に関するもので、例
えば、ＥＣＬ　（エミッタ・カンプルド・ロジック）型
ＲＡＭに利用して有効な技術に関するものである。

〔背景技術〕

バイポーラ型ＲＡＭは、その読み出し電流の大きくする
ことによって高速化を図ることができる。

なぜなら、ワード線又はデータ線における寄生容量の充
放電を速くできるから、メモリセルの選択／非選択の切
り換えを速く行うことができるからである。しかしなが
ら、半導体基板上に形成されるアルミニュウム等の微細
な配線にあっては、その電流密度が一定値より大きくな
ると、経時的（数年の間）にアルミニュウム等の分子構
造が変化して、ついには断線状態になってしまうという
工レフトロマイグレーションが生じる。したがって、こ
のような耐エレクトロマイグレー９９７強度を確保する
ため、比較的大きな電流を流す必要のある高速バイポー
ラ型ＲＡＭにおいては、その配線幅を比較的太くする必
要があり、バイポーラ型ＲＡＭの高集積化を妨げる原因
になつている。なお、バイポーラ型ＲＡＭに関しては、
特開昭５８−６０４８７号公報がある。

〔発明の目的〕

この発明の目的は、高集積化と高信頼性を図っタハイホ
ーラ型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、チップ非選択状態の時に特定のメモリセルが
常に選択状態となるようにしておいて、このメモリセル
に対する電流経路の配線幅を他の配線のそれよりも広（
形成するものである。

〔実施例〕

第１図には、この発明の一実施例の回路図が示されてい
る。同図のバイポーラ型ＲＡＭは、公知の半導体集積回
路の製造技術によって、１個のシリコンのような半導体
基板上において形成される。

端子ＸＯないしＸｋ、ＹＯないしＹＪ　＃　Ｄｏｕｔ　
＋Ｄ　ＩＪ　　ＣＳ　＋　Ｗ　Ｅ　＋　　−Ｖ　ｅｅ及
び−ＧＮＤは、その外部端子とされる。

メモリセルＭＣは、特に制限されないが、例えばその１
つのメモリセルの具体的回路が代表として示されている
ように、そのベース、コレクタ間が互いに交差結線され
た駆動ＮＰＮ）ランジスタＱｌ、Ｑ２と、そのコレクタ
にそれぞれ設けられた負荷ＰＮＰトランジスタＱ３．Ｑ
４とで構成されたフリツブフロップ回路が用いられる。

上記駆動ＮＰＮ）ランジスタＱｌ、Ｑ２は、特に制限さ
れないが、マルチエミッタ構造とされる。これらのトラ
ンジスタＱ１．Ｑ２の一方のエミッタは共通化され、後
述する保持電流Ｉｓｔを形成する定電流源（図示せず）
に接続される。上記トランジスタＱ１．Ｑ２の他方のエ
ミッタはメモリセルの入出力端子とされ、代表として示
されている一対の゛相補データ（又はディシフト）線Ｄ
Ｏ，″ｉ）ｏにそれぞれ接続される。なお、上記駆動Ｎ
ＰＮ）ランジスタＱｌ、Ｑ２は、ベース及びコレクタが
それぞれ共通接続された２つのトランジスタにより、そ
れぞれ構成するものとしてもよい。

上記メモリセルを構成する負荷ＰＮＰ　）ランジスタＱ
３．Ｑ４の共通化されたエミッタは、代表として示され
ているワード線ＷＯに接続される。

上記代表として示されている。メモリセルを中心として
、横の行には同様なｎ＋１個のメモリセルが配置され（
同図では、ブランクボックスにて１１固のメモリセルＭ
Ｃ０ｎのみが示されている）、上記ワード線ＷＯに接続
される。この横の行には、上記ワード線ＷＯに対応した
保持電流線が設けられており、メモリセルの駆動トラン
ジスタの共通化されたエミッタが共通に接続される。同
様に代表として示された他の行（ワード線Ｗ　ｍ　）に
つぃても上記同様にメモリセルＭ　Ｃｍ　０〜Ｍ　Ｃｍ
　ｎが接続される。−また、縦の列には、上記同様なｍ
＋１個のメモリセルが配置され、相補データ線Ｄｏ。

ＤＯにその入出力端子が共通に接続される。このような
行９列に（ｎ＋１）Ｘ　（ｍ＋１）個のメモリセルが配
置−され、メモリアレイＭ−ＡＲＹが構成される。

代表として示された上記ワード線ＷＯ＋　、Ｗｎは、特
に制限されないが、ＸアドレスデコーダＸＤＣＲによっ
て形成された選択信号を受ける駆動トランジスタＱ５．
Ｑ６によって、選択／非選択レベルされる。

図示しない適当な回路装置から供給されるアドレス信号
は、外部端子ｘＯないしＸｋを介して供給される。この
実施例においては、チップ非選択状態の時に特定のメモ
リセルが雷に選択状態になるようにするため、次のよう
なアドレスバッファＸＡＢＯないしＸＡＢｋが用いられ
る。すなわち、上記外部端子ＸＯないしＸｋを介して入
力されたアドレス信号は、アドレスバッファＸＡＢＯな
いしＸＡＢｋを構成するノア（ＮＯＲ）ゲート回路の一
方の入力端子に供給される。これらのノアゲート回路の
他方の入力には、後述するような制御回路Ｃ０ＮＴによ
って形成された内部チップ選択信号ｃｓが共通に供給さ
れる。これらのアドレスバッファＸＡＢＯないしＸＡＢ
ｋは、入力アドレス信号と内部チップ選択信号τ１の論
理に従った非反転アドレス信号９反転アドレス信号を形
成して上記ＸアドレスデコーダＸＤＣＨに伝える。これ
によりＸアドレスデコーダＸＤＣＲは、１つのワード線
の選択信号を形成し、そのワード線選択を行う。

代表として示された相補データ線ＤＯ，Ｄｏは、カラム
スイッチとしてのトランジスタＱ１２．Ｑ１３を介して
、図示しない他の相補データ線に対しても共通に設けら
れた読み出し／書込み用の定電流源に接続される。この
定電流源は、そのベースに定電圧ＶＢ３が印加され、そ
のエミッタに抵抗Ｒ４，Ｒ５が設けられたトランジスタ
Ｑ１４゜Ｑ１５により構成される。上記カラムスイッチ
としてのトランジスタＱ１２．Ｑ１３のベースには、Ｙ
アドレスデコーダＹＤＣＲの出力信号が供給される。す
なわち、このＹアドレスデコーダＹＤＣＲの出力信号に
よって、１組のカラムスイッチとしてのトランジスタが
オン状態にされる。

図示しない適当な回路装置から供給されるアドレス信号
は、外部端子ＹＯないしＹｊを介して供給される。この
実施例においては、チップ非選択状態の時に特定のメモ
リセルが常に選択状態になるようにするため、次のよう
なアドレスバッファＹＡＢＯないしＹＡＢ　ｊが用いら
れる。すなわち、上記外部端子ＹＯないしｘｊを介して
入力されたアドレス信号は、アドレスバッファＹＡＢＯ
ないしＹＡＢ　Ｊを構成するノア（Ｎ　ＯＲ）ゲート回
路の一方の入力端子に供給される。これらのノアゲート
回路の他方の入力には、後述するような制御回路ＣＯＮ
　Ｔによって形成された内部チップ選択信号ｃｓが共通
に供給される。これらのアドレスバッファＹＡＢＯない
しＹＡＢ　ｊは、入力アドレス信号と内部チップ選択信
号７Ｔの論理に従った非反転アドレス信号２反転アドレ
ス信号を形成して上記ＹアドレスデコーダＹＤＣＲに伝
える。これによりＹアドレスデコーダＹＤＣＲは、１組
のデータ線の選択信号を形成してそのデータ線の選択を
行う。

この実施例では、特に制限されないが、非選択時のデー
タ線に所定のバイアス電圧を与えるために、次のバイア
ス回路が設けられる。すなわち、ＮＰＮ）ランジスタＱ
ｌｌのコレクタは、回路の接地電位に結合される。この
トランジスタＱｌｌのベース、コレクタ間には、直列形
態とされたダイオードＤ１と抵抗Ｒ３が設けられる。こ
の直列ダイオードＤ１と抵抗Ｒ３は、上記カラムスイッ
チトランジスタと同様なトランジスタＱ１４を介して上
記同様な定電流源（Ｑ１６．Ｒ６）に接続される。上記
トランジスタＱｌｌは、特に制限されないが、マルチエ
ミッタ構造とされ、一対のエミッタはそれぞれ相補デー
タ線ＤＯ，ＤＯに接続される。一方、相補データ線ＤＯ
，Ｄｏは、それぞれ微小定電流源に結合されている。す
なわち、定電圧ＶＢＩがそのベースに供給され、エミッ
タに抵抗Ｒ１，Ｒ２がそれぞれ設けられたＮＰＮ　トラ
ンジスタＱ７．ＱＢにより、相補データ線ＤＯ１ＤＯに
対して常時微小定電流の吸い込みを行っている。

これにより、非ｉＩ！沢の相補データ線にあっては、カ
ラムスイッチトランジスタＱ１４等がオフ状態であるか
ら、その電位は、約ダイオードＤ１の順方向電圧とトラ
ン４ジスタＱ１４のベース、エミッタ間電圧とを加えた
電圧にバ・Ｃアスされるものとなる。なお、相補データ
線Ｄｏ、Ｄｏが選択された時には、上記Ｉ・ランジスタ
Ｑ１４はオン状態にされるので、定電流源により形成さ
れた比較的大きな電流がトランジスタＱ１４を通して抵
抗Ｒ３に流れる。これによって、トランジスタＱｌｌは
オフ状態にされるので、相鋪データ線Ｄｏ、Ｄ。

は選択されたメモリセルの記憶情報に従った電位にされ
る。

代表として示さａた行のメモリセルの書込み／読み出し
のために、相補データ線ＤＯ，ＤＯには、そのエミッタ
が結合された電流切り換えスイッチトランジスタＱ９．
ＱＩＯが設けられる。これらのトランジスタＱ９．Ｑ１
０のコレクタ出力は、センスアンプＳＡの一対の入力に
伝えられる。センスアンプＳＡは、その増幅動作を行う
とともに、データ出カバソファＤＯＢの入力レベルに合
致さた出力信号を形成する。データ出カバソファＤＯＢ
は、外部端子Ｄｏｕｔから送出する読み出し出力信号を
形成する。

上記電流切り換えスイッチトランジスタＱ９゜ＱＩＯの
ベースには、書込み回路ＷＡの出力電圧Ｖｌ、Ｖ２が印
加される。上記外部端子Ｄｉｎから供給された書込みデ
ータ信号は、データ入カバソファＤＩＢの入力に供給さ
れる。このデータ入カバソファＤＩＢは、上記書込みデ
ータ信号に従った相補データ信号を形成して上記書込み
回路ＷＡに伝える。

また、外部端子ＷＥ、ＣＳから供給されたライトイネー
ブル信号とチップ選択信号は、制御回路Ｃ０ＮＴに供給
される。この制御回路Ｃ０ＮＴは、動作モードに従って
上記データ出カバソファＤ。

Ｂ、書込み回路ＷＡ及び上記アドレスバッファＸＡＢＯ
〜ＸＡＢｋ及びＹＡＢＯ〜ＹＡＢｊに供給する制御信号
を形成する。すなわち、データ出力バッファＤＯＢは、
端子ＷＥがハイレベルとされ、端子Ｃ３がロウレベルと
された時、動作状態にされる。この時、書込み回路ＷＡ
は、選択されたメモリセルの保持電圧の中間レベルに設
定された読み出し基準電圧Ｖ、ｒｅｆｃ　（Ｖｌ、　Ｖ
２）を形成して上記トランジスタＱ９．ＱＩＯのベース
に伝える。

一方、特に制限されないが、端子Ｃ８がロウレベルとさ
れ、端子ＷＥがロウレベルとされた時、書込み回路ＷＡ
は、端子Ｄｉｎから供給された書込みデータ信号に従っ
た書込みハイレベル、ロウレベル信号（Ｖｌ、Ｖ２）を
形成して上記トランジスタＱ９．ＱＩＯのベースに伝え
る。上記書込みハイレベル、ロウレベル信号は、特に制
限されないが、それぞれ選択されたメモリセルの保持電
圧のハイレベルより高く、上記保持電圧のロウレベルよ
り低く設定される。これによって、選択されたメモリセ
ルの駆動トランジスタは、上記書込み信号に従ってオン
／オフ状態にされ、その書込みが行われる。

また、端子Ｃ８から供給されるチップイネーブル信号が
ハイレベルにされるチップ非選択状態においては、上記
制御回路ＣＯＮ　’ｌ’は、内部チップ選択信号Ｃ３を
ハイレベル（論理“１”）にする。

これによって、上記アドレスバッファＸＡＢＯ〜ＸＡＢ
ｋとＹＡＢＯ〜ＹＡＢ　ｊは、外部端子から供給される
アドレス信号に無関係にその非反転アドレス信号をハイ
レベルに、反転アドレス信号をロウレベルにする。これ
によって、全ての外部端子ＸＯ〜Ｘｋ及びＹＯ〜Ｙｊか
ら供給されるアドレス信号がハイレベルと等価な内部相
補アドレス信号を形成する。これによって、チップ非選
択状態の時には常に特定のメモリセルか選択されるよう
にされる。

この実施例においては、特に制限されないが、上記特定
のメモリセルは、ＸアドレスデコーダＸＤＣＲ及びＹア
ドレスデコーダＹＤＣＨの双方に最も近接して配置され
るメモリセルＭ　Ｃｍ　Ｏが選択されるようにするもの
である。そしそ、このメモリセルＭＣｍ０とワード線駆
動トランジスタＱ６とを接続するワード線Ｗｍのうら、
上記トランジスタＱ６のコレクタ配線、及びトランジス
タＱ６とメモリセルＭＣｍ０との間の配ａ（ワード線）
Ｌｌの配線幅を他のワード線等より広く鹸線幅に設計す
るものである。言い換えるならば、上記配線し１の配線
幅は、上記書込み／読み出し用の定電流源によって形成
される定電流によって、前記エレクトロマイグレーシラ
ンが生じないような電流密度になるような配線幅に設定
される。

このことは、相補データ線ＤＯ，ＤＯにおいても同様で
ある。すなわち、相補データ線Ｄｏ、ＤＯのうち、上記
メモリセルＭＣｍ０とカラムスイッチトランジスタＱ１
２．Ｑ１３のコレクタとを接続する配線Ｌ２．Ｌ３の配
線幅は、上記同様に他の配線の配線幅より広くされ、對
エレク（−ロマイグレーションを強化するものである。

なお、上記配線Ｌ１〜Ｌ３のように太い線によって図示
しないが、上記書込み／′読み出し用の定電流が常時流
れる他の配線、例えばトランジスタＱ１２〜Ｑ１４のエ
ミッタと、定電流源を構成するトランジスタＱ１４〜Ｑ
１５のコレクタとを接続する配線、及びこれらのトラン
ジスタＱ１４〜Ｑ１５のエミッタと抵抗Ｒ４〜Ｒ６とを
接続する配線並びにこれらの抵抗Ｒ４〜Ｒ６に電Ｒ電圧
−Ｖｅｅを供給する配線等についても、上記同様に比較
的太い配線幅にされる。

なお、この実施例のＲＡＭは、特に制限されないが、そ
の高速動作化のために上記ＸアドレスバッファＸＡＢＯ
−ＸＡＢｋ、ＹアドレスバッファＹＡＢＯ〜ｙＡＤｓｊ
、ｘアドレスデコーダＸＤＣＲ，ＹアドレスデコーダＹ
ＤＣＲ，書込み回路ＷＡ、データ入カバソファＤ　Ｉ　
Ｂ、データ出力バッファＤＯＢ及び制御回路Ｃ０ＮＴ等
の周辺回路は、ＥＣＬ回路によって構成されている。

〔効　果〕

（１１ＲＡ　Ｍにあっては、そのメモリセルの選択は、
ランダムに行われ、メモリセルが選択状態にされている
時間が極めて短い。言い換えるならば、あるメモリセル
に着目すると、その選択によって流れる電流は、交流的
な電流とみなすことができる。

したがって、エレクトロマイグレーションの観点からみ
ると、チップ選択状態においてメモリセルに流れる平均
的な１！ｉ流密度は、極めて小さいものになる。この発
明では、チップ非選択状態の時に常にある特定のメモリ
セルが選択状態にされるようにすることにより、上記電
流経路を固定し、この個所だけに上記耐エレクトロマイ
グレーションの強化のための配線幅にするものである。

これによって、特定の配線幅だけ広くして、他の大半の
配線の幅を極細くすることができる。これによって、高
信頼性のもとに高集積化を図ることができ　　□るとい
う効果が得られる。

（２）上記（１）により、耐エレクトロマイグレーショ
ンの強化が図られるから、許容される消費電流の範囲で
、上記書込み／読み出し用の定電流値を大きくできるか
ら、高集積化と高速化とを実現することができるという
効果が得られる。

（３）上記チップ非選択状態の時に常に選択状態にされ
るメモリセルとして、Ｘアドレスデコーダ及びＹアドレ
スデコーダの双方に最も近接して配置されるメモリセル
とすることによって、上記耐エレクトロマイグレーショ
ンの強化のために太くする配線を最短距離にすることが
できる。これによって、よりいっそうの高集積化を実現
できるという効果が得られる。

（４）アドレスバッフ１として、論理ゲート回路を用い
、それにチップ選択信号を供給するという極めて簡単な
回路構成により、チップ非選択状態の時に選択状態にさ
れるメモリセルの設定を行うことができるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、チップ非選択
状態の時に特定のメモリセルを選択状態にする回路は、
上記内部チップ選択信号をアドレスデコーダに供給して
、特定のワード線及びデータ線が選択されるようにする
もの等積々の実施形態を採ることができる。また、上記
メモリセルの構成は、上記負荷手段としてのＰＮ′Ｐト
ランジスタに並列形態の高抵抗を設けるもの、あるいは
、上記ＰＮＰ　）ランジスタに代え負荷手段として、並
列形態の抵抗とクランプダイオードとを用いるものとし
てもよい。このように、メモリセルは種々の実施形態を
採ることができる。

さらに、その他の周辺回路の具体的回路構成は、チップ
非選択状態の時には特定のメモリセルを選択状態にする
ことと、そのメモリセルに関する電流経路を耐エレクト
ロマイグレーションの強化のため配線にすることを条件
として種々の変形を採ることができるものである。

〔利用分野〕

この発明は、バイポーラ型ＲＡＭに広く利用できるもの
である。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すバイポーラ型ＲＡ
　Ｍの回路図である。

Claims (1)

1. 【特許請求の範囲】 １、外部端子から供給される制御信号によりチップ非選
   択状態の時に特定のメモリセルを選択状態にする制御回
   路と、その配線幅が他のワード線又は相補データ線に比
   べて広くされ、上記特定のメモリセルとワード線選択回
   路を接続するワード線及び上記メモリセルと定電流源と
   を接続する相補データ線とを含むことを特徴とするバイ
   ポーラ型ＲＡＭ。 ２、上記一特定のメモリセルを選択状態にする制御回路
   は、外部端子から供給されるアドレス信号とチップ選択
   信号を受ける論理ゲート回路により構成されたアドレス
   バッファであろことを特徴とする特許請求の範囲第１項
   記載のバイポーラ型ＲＡＭ。 ３、上記特定のメモリセルは、ワード線選択回路及びデ
   ータ線選択回路の双方に距離的に最も近い個所に配置さ
   れるものであることを特徴とする特許請求の範囲第１又
   は第２項記載のバイポーラ型ＲＡＭ。