JPS61104489A - バイポ−ラ型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、バイポーラ型ＲＡＭ　（ランダム・アクセ
ス・メモリ）に通用して有効な技術に関するもので、例
えば、ＥＣＬ　（エミッタ・カップルド・ロジック）型
ＲＡＭに利用してを効な技術に関するものである。

〔背景技術〕

パイ、ｇ−ラ型ＲＡ　Ｍは、その読み出し電流の大きく
することによって高速化を図ることができる。

なぜなら、ワード罎又はデータ線における寄生容量−の
充放電を速くできるから、メモリセルの選択／非選択の
切り換えを速く行うことができるからである。しかしな
がら、半導体基板上に形成されるアルミニュウム等の微
細な配線にあっては、その電流密度が一定値より大きく
なると、経時的（数年の間）にアルミニュウム等の分子
構造が変化して、・つい２にはＶＪｒｉＩ９Ｉ状態にな
ってしまうというエレクｉ・ロマイグレーシコンが生じ
る。したがって、このよ・うな号エレク１−ロマイグレ
ーション強度を確保するため、比較的大きな電流を流す
必要のある高速バイポーラ型ＲＡＭにおいては、その配
線幅を比較置火くする必−があり、バイポーラ’９ＲＡ
Ｍの高集積化を妨げる原因になっている。なお、バイポ
ーラ型ＲＡＭに関しては、特開昭５８−６０４８７号公
報がある。

〔発明の目的〕

この発明の目的は、高集積化と高信頼性を図ったバイポ
ーラ型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細誓の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、チップ非選択状態の時にメモリアレイに配置
されたメモリセルに対してその書込み／読み出し用電流
を実質的に遮断させるようにするものである。

〔実施例〕

第１図には、この発明の一実施例の回路図が示されてい
る。同図のバイポーラ型ＲＡＭは、公知の半導体集積回
路の製造技術によって、１個のシリコンのような半導体
基板上において形成される。

端子ＸＯないしＸｋ、ＹＯないしＹ　ｊ、　Ｄｏｕｔ　
。

Ｄ　ｉ　ｎ　＋　　ＣＳ　＋　Ｗ　Ｅ　＋　　−Ｖ　ｅ
ｏ及びＧＮＤは、その外部端子とされる。

メモリセルＭＣは、特に制限されないが、例えばその１
つのメモリセルの具体的回路が代表として示されている
ように、そのベース、コレクタ間が互いに交差結線され
た駆動ＮＰＮ　）ランジスタＱｌ、Ｑ２と、そのコレク
タにそれぞれ設けられた負荷ＰＮＰ　）ランジスタＱ３
．Ｑ４とで構成されたフリップフロンブ回路が用いられ
る。上記駆動ＮＰＮ　）ランジスタＱｌ、Ｑ２は、特に
制限されないが、マルチエミッタ構造とされる。これら
のトランジスタＱｌ、Ｑ２の一方のエミッタは共通化さ
れ、後述する保持電流１ｓｔを形成する定電流源１（図
示せず）に接続される。上記トランジスタＱ１．Ｑ２の
他方のエミッタはメモリセルの入出力端子とされ、代表
として示されている一対の相補データ（又はディジット
）線Ｄｏ、ＤＯにそれぞれ接続され″る。なお、上記駆
動ＮＰＮ）ランジスタＱｌ、Ｑ２は、ベース及びコレク
タがそれぞれ共通接続された２つのトランジスタにより
、それぞれ構成するものとしてもよい。

上記メモリセルを構成する負荷ＰＮＰ　）ランジスタＱ
３．Ｑ４の共通化されたエミッタは、代表として示され
ているワード線ＷＯに接続される。

上記代表として示されているメモリセルを中心として、
横の行には同様なｎ＋１個のメモリセルが配置され（同
図では、ブラックボックスにて１個のメモリセルＭ　Ｃ
Ｏｎのみが示されている）、上記ワード線ＷＯに接続さ
れる。この横の行には、上記ワード線ＷＯに対応した保
持電流線が設けられており、各メモリセルの駆動トラン
ジスタ（Ｑｌ、Ｑ２等）の共通化されたエミッタが共通
に接続される。同様に代表として示された他の行（ワー
ド、線Ｗ　ｍ　）についても上記同様にメモリセルＭＣ
ｍ　Ｏ＝　Ｍ　Ｃｍ　ｎが接続される。また、縦の列に
は、上記同様なｍ　＋ｌ　（ｆｌｉのメモリセルが配置
され、相補データ線Ｄｏ、Ｄｏにその入出力端子が共通
に接続される。このような行１列に（ｎ＋１）Ｘ（ｍ＋
１）個のメモリセルがマトリックス配置され、メモリア
レイＭ−ＡＲＹが構成される。

代表として示された上記ワード線ＷＧ、Ｗｎは、特に制
限されないが、ＸアドレスデコーダＸＤＣＲによって形
成された選択信号を受ける駆動トランジスタＱ５．Ｑ６
によって、’ＡＩＲ／非３Ａ択レベルされる。

図示しない適当な回路装置から供給されるアドレス信号
は、外部端子ＸＯないしＸｋを介して入力されたアドレ
ス信号は、アドレスバッファＸＡＢＯないしＸＡＢｋの
人力に供給される。これらのアドレスバッファＸＡＢＯ
ないしＸＡＢｋは、上記外部端子ＸＱ−Ｘｋを介して入
力されたアドレス信号に従った非反転アドレス信号１反
転アドレス信号を形成して上記ＸアドレスデコーダＸ０
ＣＲに伝える。これによりＸアドレスデコーダＸＤＣＲ
は、１つのワード線の選択信号を形成し、そのワード線
選択を行う。

代表として示された相補データ線ＤＯ，ＤＯは、カラム
スイッチとしてのトランジスタＱ１２．Ｑ１３を介して
、図示しない他の相補データ線に対しても共通に設けら
れた読み出し／書込み用の定電流源に接続される。この
定電流源は、そのベースに定電圧ＶＢ３が印加され、そ
のエミッタに抵抗Ｒ４，Ｒ５が設けられたトランジスタ
Ｑ１４゜Ｑ１５により構成される。上記カラムスイッチ
としてのトランジスタＱ１２．Ｑ１３のベースには、Ｙ
アドレスデコーダＹＤＣＲの出力信号が供給される。す
なわち、このＹアドレスデコーダＹＤＣＲの出力信号に
よって、１組のカラムスイッチとしてのトランジスタが
オン状態にされる。

図示しない適当な回路装置から供給されるアドレス信号
は、外部端子ＹＯないしＹｊを介して供給される。上記
外部端子ＹＯないしｘｊを介して入力されたアドレス信
号は、アドレスバッファＹＡＢＯないしＹＡＢ　Ｊの入
力に供給される。これらのアドレスバッファＹＡＢＯな
いしＹＡＢ　ｊは、上記入力されたアドレス信号に従っ
た非反転アドレス信号９反転アドレス信号を形成して上
記ＹアドレスデコーダＹＤＣＲに伝える。これによりＹ
アドレスデコーダＹＤＣＲは、１組のデータ線の選択信
号を形成してそのの選択を行う。

この実施例では、特に制限されないが、非選択時のデー
タ線に所定のバイアス電圧を与えるために、次のバイア
ス回路が設けられる。すなわち、ＮＰＮ　）ランジスタ
Ｑｌｌのコレクタは、回路の接地電位に結合される。こ
のトランジスタＱｌｌのベース、コレクタ間には、直列
形態とされたダイオードＤ１と抵抗Ｒ３が設けられる。

この直列ダイオードＤ１と抵抗Ｒ３は、上記カラムスイ
ッチトランジスタと同様なトランジスタＱ１４を介して
上記同様な定電流源（Ｑ１６．Ｒ６）に接続される。上
記トランジスタＱｌｌは、特に制限されないが、マルチ
エミッタ構造とされ、一対のエミッタはそれぞれ相補デ
ータ線ＤＯ，Ｄｏに接゛続される。一方、相補データ線
ＤＯ，Ｄｏは、それぞれ微小定電流源に結合されている
。すなわち、定電圧ＶＢＩがそのベースに供給され、エ
ミッタに抵抗Ｒ１，Ｒ２がそれぞれ設けられたＮＰＮ）
ランジスタＱ７．Ｑ８により、相補データ線ＤＯ１ＤＯ
に対して常時微小定電流の吸い込みを行っている。

これにより、非選択の相補データ線にあっては、カラム
スイッチトランジスタＱ１４等がオフ状態であるから、
その電位は、約ダイオードＤＩの順方向電圧とトランジ
スタＱ１４のベース、エミッタ間電圧とを加えた電圧に
バーＣアズされるものとなる。なお、相補データ線Ｄｏ
、ＤＯが選択された時には、上記トランジスタＱ１４は
オン状態にされるので、定電流源により形成された比較
的大きな電流がトランジスタＱ１４を通して抵抗Ｒ３に
流れる。これによって、トランジスタＱｌｌはオフ状態
にされるので、相補データ線ＤＯ，ＤＯは選択されたメ
モリセルの記憶情報に従った電位にされる。

代表として示された行のメモリセルの書込み／読み出し
のために、相補データ線ＤＯ，ＤＯには、そのエミッタ
が結合された電流切り換えスイッチトランジスタＱ９．
Ｑ１０が設けられる。これらのトランジスタＱ９．ＱＩ
Ｏのコレクタ出力は、センスアンプＳＡの一対の入力に
伝えられる。センスアンプＳＡは、その増幅動作を行う
とともに、データ出力バッファＤＯＢの入力レベルに合
致さた出力信号を形成する。データ出力バッファＤＯＢ
は、外部端子Ｄｏｕｔから送出する読み出し出力信号を
形成する。

上記電流切り換えスイッチトランジスタＱ９゜ＱＩＯの
ベースには、書込み回路ＷＡの出力電圧Ｖｌ、Ｖ２が印
加される。上記外部端子Ｄｉｎから供給された書込みデ
ータ信号は、データ入カバソファＤＩＢの入力に供給さ
れる。このデータ入力バッファＤＩＢは、上記書込みデ
ータ信号に従ワ゛た相補データ信号を形成して上記書込
み回路ＷＡに伝える。

また、外部端子ＷＥ、Ｃ３から供給されたライトイネー
ブル信号とチップ選択信号は、制御回路Ｃ０ＮＴに供給
される。この制御回路Ｇ　Ｏ−Ｎ　Ｔは、動作モードに
従って上記データ出力バッファＤ。

Ｂ、書込み回路ＷＡ及び後述する内部チップ選択信号石
を形成する。すなわち、データ出力バッファＤＯＢは、
端子ＷＥがハイレベルとされ、端子Ｃ３がロウレベルと
された時、動作状態にされる。この時、書込み回路ＷＡ
は、選択されたメモリセルの保持電圧の中間レベルに設
定された読み出し基準電圧Ｖｒｅｆｃ　（Ｖｌ、　Ｖ２
）を形成して上記トランジスタＱ９．ＱＩＯのベースに
伝える。

端子Ｃ８がロウレベルとされ、端子ＷＥがロウレベルと
された時、書込み回路ＷＡは、端子Ｄｉｎから供給され
た書込みデータ信号に従った書込みハイレベル。ロウレ
ベル信号を形成して上記トランジスタＱ９．ＱＩＯのベ
ースに伝える。上記書込み回路ＷＡにより形成された書
込みハイレベル。

ロウレベル信号（Ｖｌ、Ｖ２ンは、特に制限されないが
、それぞれ選択されたメモリセルの保持電圧のハイレベ
ルより、高く、上記保持電圧のロウレベルより低く設定
される。これによって、選択されたメモリセルの駆動ト
ランジスタは、上記書込み信号に従ってオン／オフ状態
にされ、その書込みが行われる。

また、端子Ｃ８から供給されるチップイネーブル信号が
ハイレベルにされるチップ非選択状態においては、上記
制御回路Ｃ０ＮＴは、内部チップ選択信号ττをＹアド
レスデコーダＹＤＣＲの選択信号より高いレベルにする
。なお、上記チップイネーブル信号がロウレベルにされ
る書込み／読み出しモードの時には、上記内部チップ選
択信号ττは、上記ＹアドレスデコーダＹＤＣＲによっ
て形成される選択信号より低いレベルにされる。

この実施例においては、この内部チップ選択信号ｃｓは
、チップ非選択状態の時にメモリアレイＭ−ＡＲＹのメ
モリセルに流れる書込み／読み出し用の定電流が流れる
のを禁止するために用いられる。すわなち、特に制限さ
れないが、各相補データ線に対して共通に設けられた定
電流源により形成された定電流をバイパスさせるトラン
ジスタＱ１８〜Ｑ２０のベースに供給される。これらの
トランジスタＱ１８〜Ｑ２０は、そのコレクタが回路の
接地電位に結合される。これらのトランジスタＱ１８〜
Ｑ２０のエミッタは、それぞれ上記定電流源を構成する
トランジスタＱ１５〜Ｑ１７のコレクタに接続される。

これによって、これらのトランジスタＱ１８＾Ｑ２０は
、カラムスイッチトランジスタＱ１２〜Ｑ１４等と差動
形態にされ、定電流源の電流を上記内部チップ選択信号
Ｃａのレベルに従って選択的に流すようにするものであ
る。例えば、チップ選択状態の時には、内部チップ選択
信号ττのレベルがＹアドレスデコーダＹＤＣＨによっ
て形成された選択信号より低いレベルにされるので、オ
フ状態にされる。また、チップ非選択状態の時には、内
部チップ選択信号ＣＳのレベルがＹアドレスデコーダＹ
ＤＣＲによって形成された選択信号より高いレベルにさ
れるので、オン状態になり、上記定電流源によって形成
された書込み／読み出し用の定電流をバイパスさせるも
のである。これによって、チップ非選択状態の時に、メ
モリアレイＭ−ＡＲＹに配置されたメモリセルにおいて
は、その時の供給されたアドレス信号、言い換えるなら
ば、ＸアドレスデコーダＸＤＣＲ及びＹアドレスデコー
ダＹＤＣＨの出力に無関係に上記定電流が流れなくされ
る。

ナｔ’３、電流バイパス経路を構成するトランジスタＱ
１８〜Ｑ２０と定電流源であって、その定電流が流れる
個所の配線は、前記エレクトロマイグレーシシンが生じ
ないような電流密度になるような比較的広い配線幅に設
定される。特に制限されないが、このような比較的広い
配線幅に形成される配線の長さをできるだけ短くするた
め、上記電流バイパス経路を構成するトランジスタＱ１
８〜Ｑ２０は、出来るだけ上記定電流源に近接して配置
される。

なお、この実施例のＲＡＭは、特に制限されないが、そ
の高速動作化のために上記ＸアドレスバンファＸＡＢＯ
−ＸＡＢｋ、ＹアドレスバッファＹＡＢＯ〜ＹＡＤＢｊ
、Ｘ７ドＬ／　ステ、：２−ダＸＤＣＲ，Ｙアドレスデ
コーダＹＤＣＲ，書込み回路ＷＡ、データ入力バッファ
Ｄ　Ｉ　Ｂ、データ出力バッファＤＯＢ及び制御回路Ｃ
０ＮＴ等の周辺回路は、ＥＣＬ回路によって構成されて
いる。

〔効　果〕

（１）　ＲＡ　Ｍにあワては、そのメモリセルの選択は
、ランダムに行われ、メモリセルが選択状態にされてい
る時間が極めて短い。言い換えるならば、あるメモリセ
ルに着目すると、その選択によって流れる電流は、交流
的な電流とみなすことができる。

したがって、エレクトロマイグレーションの観点からみ
ると、チップ選択状態においてメモリセルに流れる平均
的な電流密度は、極めて小さいものになる。この発明で
は、チップ非選択状態の時にメモリアレイＭ−ＡＲＹに
配置されたメモリセルに対して書込み／読み出し用の定
電流が流れるのを禁止することによって、メモリアレイ
Ｍ−ＡＲＹを構成するワード線、相補データ線を細（形
成することができるから、高信頼性のもとに高集積化を
図ることができるという効果が得られる。

（２）上記（１）により、耐エレクトロマイグレーシラ
ンの強化が図られるから、許容される消費電流の範囲で
、上記書込み／読み出し用の定電流値を大きくできるか
ら、高集積化と高速化とを実現することができるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない。例えば、チップ非選択
状態の時にその内部チップ選択信号によりて、上記書込
み、／読み出し用の定電流を形成するトランジスタＱ１
５〜Ｑ１７をオフ状態にさせるものであってもよい。ま
た、上記実施例のように電流バイパス経路を設けて、上
記書込み／読み出し用の定電流をバイパスさせることに
よりて、メモリセルに流れる電流を禁止する場合、その
制御信号のレベル設定又はトランジスタのエミッタ面積
比等により、上記エレクトロマイグレーションを無視で
きる程度の小さな一部の電流をメモリアレイＭ−ＡＲＹ
側に流して置くようにするものであってもよい、なお、
上記メモリセルの構成は、上記負荷手段としてのＰＮＰ
トランジスタに並列形態の高抵抗を設けるもの、あるい
は、上記ＰＮＰトランジスタに代え負荷手段として、並
列形態の抵抗とクランプダイオードとを用いるものとし
てもよい。このように、メモリセルは種々の実施形態を
採ることができる。さらに、その他の周辺回路の具体的
回路構成は、チップ非選択状態の時に、メモリアレイに
配置されたメモリセルに対して実質的に書込み／読み出
し電流が流れるのを禁止させることを条件として種々の
実施形態を採ることができる。

〔利用分野〕

この発明は、バイポーラ型ＲＡＭに広く利用できるもの
である。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すバイポーラ型ＲＡ
Ｍの回路図である。 ＭＣ−−メモリーＩＬ＋、ＸＡＢＯ〜ＸＡＢｋ　−・Ｘ
アドレスバフフッ、ＹＡＢＯ〜ＹＡＢ　ｊ・・Ｙアドレ
スバッファ、ＸＤＣＲ・・Ｘアドレスデコーダ、ＹＤＣ
Ｒ・・Ｙアドレスデコーダ、ＳＡ・・センスアンプ、Ｗ
Ａ・・書込み回路、ＤＯＢ・・データ出カバソファ、Ｄ
ＩＢ・・データ入カバソファ、Ｃ０ＮＴ・・制御回路

Claims (1)

1. 【特許請求の範囲】 １、外部端子から供給される制御信号によりチップ非選
   択状態の時にメモリアレイに配置されたメモリセルに対
   してその書込み／読み出し用電流を実質的に遮断させる
   回路を設けたことを特徴とするバイポーラ型ＲＡＭ。 ２、上記メモリセルに対してその書込み／読み出し用電
   流を遮断させる回路は、外部から供給されたチップ選択
   信号により動作状態にされ、バイパス電流路を構成する
   トランジスタであることを特徴とする特許請求の範囲第
   １項記載のバイポーラ型ＲＡＭ。 ３、上記メモリアレイに配置されたメモリセルに結合さ
   れるワード線及び相補データ線の配線幅は、チップ選択
   動作においてメモリセルに流れる平均的な電流値により
   設定されるものであることを特徴とする特許請求の範囲
   第１又は第２項記載のバイポーラ型ＲＡＭ。