JPS59229784A

JPS59229784A - バイポ−ラ型ｒａｍ

Info

Publication number: JPS59229784A
Application number: JP58102569A
Authority: JP
Inventors: Kazuyasu Akimoto; 秋本　一泰; Tetsuo Nakano; 哲夫中野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-06-10
Filing date: 1983-06-10
Publication date: 1984-12-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、バイポーラ型ＲＡＭ（ランダム・アクセス
・メモリ）に遠用して有効な技術に関するもので、例え
ば、ＥＣＬ　（エミッタ・カップルド・ロジック）型Ｒ
ＡＭに利用して有効な技術に関するものである。

〔背景技術〕

本発明者は、本願発明に先立って、第１図に示すような
バイポーラ型ＲＡＭにおけるアドレスデコーダ回路を考
えた。例えば、アドレスバッファ回路ＡＤＢは、外部か
らのアドレス信号ＡＯを受け、４対の相補アドレス信号
ａＯ，ａＯを加工形成してそれぞれオープンエミッタの
出力トランジスタから出力する。このような構成の３個
のアドレスバッファ回路ＡＤＢＯ〜ＡＤＢ２の出力トラ
ンジスタの４対のエミッタを８本の信号線に対してそれ
ぞれ８通りの組合せにより接続するというワイヤード論
理によって１／８のアドレスデコード信号を形成するも
のである。

例えば、約４にビットのバイポーラ型ＲＡＭを構成する
場合には、Ｘ、　Ｙアドレス信号がそれぞれ６ビツトで
構成されるから、上記のような単位回路がそれぞれ２組
づつ設けられるものである。

したがって、Ｘ、Ｙアドレスデコーダ回路においては、
それぞれ上記ワイヤード論理を構成する１６本の信号線
が設けられる。

上記信号線は、出力トランジスタのエミッタに接続され
ることによってその寄生容量が比較的大きくなるもので
ある。そして、１つの信号線に接続される３個の上記出
力トランジスタが共にロウレベル出力状態のときにロウ
レベルの選択信号を形成する。したがって、この選択信
号の立ち下がり速度は、その信号線に結合された定電流
源Ｉの電流値により決定されるから、その動作速度を速
くするため、約１ｍＡ以上の比較的大きな電流値の電流
を流す必要がある。

本願発明者は、上記信号線のうちロウレベルの選択信号
を形成するのは１本の信号線であることに着目して、無
効電流を削減することを考えた。

〔発明の目的〕

この発明の目的は、低消費電力化を図ったバイポーラ型
ＲＡＭを提供することにある。

この発明の他の目的は、高速動作化を図ったバイポーラ
型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明ｍ書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ワイヤード論理を構成する信号線のうち、選
択された信号線を含む特定の信号線にのみ定電流源によ
る電流をアドレス信号に従って選択的に流すことにより
、無効電流を削減するものである。

〔実施例〕

第２図には、この発明の一実施例の回路図が示されてい
る。同図のバイポーラ型ＲＡＭは、公知の半導体集積回
路の製造技術によって、１個のシリコンのような半導体
基板上において形成される。

端子ＸＡＯないしＸＡｋ、ＹＡＯないしＹＡＩ。

Ｄｏｕｔ　＋　　Ｄｉｎ、ｃＳｌ　ｗＥ、　　　Ｖｅｅ
及びＧＮＤは、その外部端子とされる。

メモリセルＭＣは、特に制限されないが、例えばその１
つのメモリセルＭＣ０Ｏの具体的回路が代表として示さ
れているように、そのベース、コレクタ間が互いに交差
結線された駆動ｎｐｎ）ランジスタＱ５．Ｑ６と、その
コレクタにそれぞれ設けられた負荷ｐｎｐ）ランジスタ
Ｑ７．ＱＢとで構成されたフリップフロップ回路が用い
られる。

上記駆動ｎｐｎｌ−ランジスタＱ５．Ｑ６は、特に制限
されないが、マルチエミッタ構造とされる。

これらのトランジスタＱ５．Ｑ６の一方のエミッタが共
通化され、他方のエミッタがメモリセルの入出力端子と
され、代表として示されている一対の相補データ（又は
ディジット）ｌｌＤＯ，ＤＯにそれぞれ接続される。

なお、上記駆動ｎｐｎ　）ランジスタＱ５．Ｑ６は、ベ
ース及びコレクタがそれぞれ共通接続された２つのトラ
ンジスタにより、それぞ、１１構成ずろものとしてもよ
い。

上記メモリセルを構成する負荷ｐｎｐ　）ランジスタＱ
７．ＱＢの共通化されたゴミツク番大、代表として示さ
れているワード線ＷＯに接続される。

上記代表として示されているメモリセルＭＣ０Ｏを中心
として、横の行には同様なｒｎ　＋　１１［Ｕのメモリ
セルが配置され（同図では、ブランクボックスにて１個
のメモリセルＭ　ＣＯｍのみが示されている）、上記ワ
ード線ＷＯに接続される。二の横の行には、上記ワード
線ＷＯに対応した保持電流線ＳＴＯが設けられており、
メモリセルの駆動トランジスタＱ５．Ｑ６の上記共通化
されたーフｊのエミッタが接続される。同様に代表とし
て示された他の行（ワード線Ｗ　ｎ　、保持電流線５Ｔ
ｎ）についても上記同様にメモリセルＭＣｎ０〜Ｍ　Ｃ
ｎｍが接続される。これらの保持電流線ＳＴＯ，ＳＴｎ
には、メモリセルへの保持電流１ｓｔを形成する定電流
源としてのトランジスタＱｌ、Ｑ２がそれぞれ設けられ
ている。

また、縦の列には、上記同様なｎ＋１個のメモリセルが
配置され、相補データ線ＤＯ，Ｄｏにその入出力端子が
共通に接続される。このような行。

列に（ｍ＋１）Ｘ　（ｎ＋１）個のメモリセルが配置さ
れ、メモリアレイＭ−ＡＲＹが構成される。

代表として示された上記ワードｉｐ、ｗ　Ｏ、Ｗ　ｎは
、特に制限されないが、Ｘアドレスデコード信号ＸＯ，
Ｘｎを受けるダーリントン形感のワードｉｊｌ′ｍ動ト
ランジスタＱ３．Ｑ３°　（Ｑ４．Ｑ４’　”）によっ
て、選択／非選択が行われる。これらのＸアドレスデコ
ード信号ｘｏ、Ｘｎは、ＸアドレスデコーダＸＤＣＲに
よって形成される。

図示しない適当な回路装置から供給されるアドレス信号
は、外部端子ＸＡＯないしＸＡｋを介してアドレスバッ
ファＸＡＢＯないしＸＡＢｋに入力される。これらのア
ドレスバッファＸＡＢＯないしＸＡＢｋは、入力アドレ
ス信号に従った非反転アドレス信号２反転アドレス信号
を形成して上記ＸアドレスデコーダＸＤＣＨに伝える。

これによりＸアドレスデコーダＸＤＣＲが１つのワード
線選択信号を形成するので、１つのワード線選択が行わ
れる。

代表として示された相補データ線Ｄｏ、ＤＯは、カラム
スイッチとしてのトランジスタＱｌｌ、Ｑ】３を介して
、図示しない他の相補データ線に対しても設けられた定
電流源Ｔｒに接続される。上記定電流源１ｒは、そのベ
ースに定電圧Ｖｂ３が印加され、そのエミッタに抵抗Ｒ
４，Ｒ６が設けられたトランｌジメタＱ、１５，０．１
７により構成される。上記カラムスイッチとしてのトラ
ンジスタＱ１１、Ｑ１３のベースには、Ｙアドレスデコ
ーダＹＤＣＲで形成されたＹ７ドレスデコード信号ＹＯ
が印加される。

図示しない適当な回路装置から供給されたアドレス信号
は、外部端子ＹＡＯないしＹＡＩを介してアドレスバッ
ファＹＡＢＯないしＹＡＢ　１に入力される。これらの
アドレスバッファＹＡＢＯないしＹＡＢ　１は、入力ア
ドレス信号に従った非反転アドレス信号１反転アドレス
信号を形成して上記ＹアドレスデコーダＹＤＣＲに伝え
る。これによりＹアドレスデコーダＹＤＣＲが１つのデ
ータ線選択信号を形成するので、上記一対のデータ線選
択が行われる。

この実施例では、特に制限されないが、非選択時のデー
タ線に所定のバイアス電圧を与えるために、次のバイア
ス回路が設けられる。そのコレクタに回路の接地電位が
与えられたトランジスタＱ１４のベース、コレクタ間に
直列形態とされたダイオードＤ１と抵抗Ｒ３が設けられ
る。そして、この直列ダイオードＤ１と抵抗Ｒ３は、上
記カラムスイッチトランジスタと同様なトランジスタＱ
１２を介し、て上記同様な定電流源１ｒに接続される。

上記トランジスタＱ１４は、特に制限されないが、マル
チエミッタ構造とされ、それぞれ相補データ線Ｄｏ、Ｄ
ｏに接続される。一方、相補データ線ＤＯ，ＤＯには、
微小定電流源に結合されている。すなわち、定電圧Ｖｂ
ｌをベースに受け、エミッタに抵抗Ｒ１（Ｒ２）が設け
られたトランジスタＱ２１　　（Ｑ２２）により、常時
微小定電流の吸い込みを行っている。

これにより、非選択時のデータ線電位は、約ダイオード
Ｄ１の順方向電圧とトランジスタＱ１４のベース、エミ
ッタ間電圧とを加えた電圧でバイアスされる。なお、相
補データ線Ｄｏ、ＤＯが選択された時には、定電流源１
ｒがトランジスタＱ１２を通して抵抗Ｒ３に流れるので
トランジスタＱ１４がオフして、相補データ線ＤＯ，Ｄ
Ｏは選択されたメモリセルの記憶情報に従った電位にさ
れる。また、上記各定電流源１ｒには、そのベース千所
定の定電圧Ｖｂ２が印加されたトランジスタＱ１Ｂない
しＱ２０がそれぞれ設けられる。この電圧Ｖｂ２は、Ｙ
アドレスデコード信号の選択レベルに対して少し低く設
定されている。

したがって、例えば、相補データ線がＤＯ，ＤＯからＤ
Ｉ、　ＤＩ　（図示せず）のように切り換えられるカラ
ムスイッチの切り換え時において、デコード信号ＹＯの
電圧が上記定電圧Ｖｂ２より低くなると、トランジスタ
ＱｌｌないしＣ１３がオフして、トランジスタＱ１８な
いしＣ２０がオンすることにより、まず相補データ線Ｄ
Ｏ，ＤＯの電流１ｒが遮断される。次いで、デコード信
号Ｙ１の電圧が上記定電圧Ｖｂ２より高くなると、トラ
ンジスタＱ１ＢないしＣ２０がオフして、その相補デー
タ線Ｄ１．ＤＩＯカラムスイッヂを構成するトランジス
タ（図示せず）がオンする。このように、２つの相補デ
ータ線間で定電流１ｒがアドレスデコード出力レベルに
従った電流分配比の下に双方に流れるのを防止している
。したがって、この実施例では、データ線の切り換え時
において、半選択状態が生じない。

代表として示された行のメモリセルの書込み／読み出し
のために、相補データ線ＤＯ，ＤＯには、そのエミッタ
が結合された電流切り換えスイッチトランジスタＱ９．
ＱＩＯが設けられる。

これらのトランジスタＱ９．ＱＩＯのコレクタ出力は、
センスアンプＳＡの入力に伝えられる。

センスアンプＳＡは、その増幅動作を行うとともに、デ
ータ出力バッファＤＯＢの入力レベルに合致さた出力信
号を形成する。データ出力バッファＤＯＢは、外部端子
Ｄｏｕｔから送出する読み出し出力信号を形成する。

上記電流切り換えスイッチトランジスタＱ９゜ＱＩＯの
ベースには、書込み回路ＷＡの出力電圧Ｖｌ、Ｖ２が印
加される。上記外部端子Ｄｉｎから供給された書込みデ
ータ信号を受けるデータ入力バッファＤＩＢで形成され
た相補データ信号が上記書込み回路ＷＡに伝えられる。

また、外部端子ＷＥ、Ｃ３から供給された制御信号を受
ける制御回路Ｃ０ＮＴにより、上記データ出力バッファ
ＤＯＢと書込み回路ＷＡの動作制御信号が形成される。

上記データ出力バッファＤＯＢは、端子ＷＥがハイレベ
ルとされ、端子Ｃ８がロウレベルとされた時、動作状態
にされる。この時、書込み回路ＷＡは、選択されたメモ
リセルの保持電圧の中間レベルに設定された読み出し基
準電圧Ｖｒｅｆｃを形成して上記トランジスタＱ９．Ｑ
ＩＯのベースに伝える。

一方、特に制限されないが、、端子Ｃ３がロウレベルと
され、端子ＷＥがロウレベルとされた時、書込み回路Ｗ
Ａは、端子Ｄｉｎから供給された書込みデータ信号に従
った書込みハイレベル、ロウレベル信号を形成して上記
トランジスタＱ９．に１．１０のベースに伝よる。上記
書込みハイレベル、ロウレベル信号は、それぞれ選択さ
れたメモリセルの保持電圧のハイレベルより高く、上記
保持電圧のロウレベルより低く設定される。このような
３値レベルによる沓込み／読み出し方式は、公知である
ので、その詳細な動作説明を省略する。な初、書込み動
作は、２値レベルで行ってもよい。

特に制限されないが、その高速動作化のために上記Ｘア
ドレスバッファＸＡＢＯ〜ＸＡＢｋ、Ｙアドレスバッフ
プＹＡＢＯ〜ＹＡＤＢ１．ＸアドレスデコーダＸＤＣＲ
，ＹアドレスデコータＹＤＣＲ，ｌｊ込み回路ＷＡ、デ
ータ人カバッフプＤＩＢ、データ出力バッファＤＯＢ及
び制御回路Ｃ０ＮＴ等の周辺回路は、ＥＣＬ回路によっ
て構成されている。

特に制限されないが、上記メモリセルＭＣの保持電流ｌ
５ｔ４形成する定電流として、次の回路が用いられる。

上記トランジスタＱｌ　　（Ｃ２）のエミッタは、電源
電圧−Ｖｅｅに直接接続される。これらのトランジスタ
Ｑｌ、Ｑ２のベースと電源電圧−Ｖｅｅとの間には、ダ
イオード（又はダイオード形態のトランジスタ）Ｄ５．
ＤＯが設けられることによって、それぞれ電流ミラー回
路を構成する。特に制限されないが、上記ダイオードＤ
５゜ＤＯのアノード側には、共通の負荷抵抗Ｒ１３が設
けられる。

この実施例におていは、保持電流を形成するトランジス
タＱｌ　　（Ｃ２）のエミッタは、直接電源電圧−Ｖｅ
ｅに接続されており、エミッタ抵抗を設ける場合のよう
なエミッタ抵抗による電圧降下分、おおよそ０．８ｖ程
度分だけ上記トランジスタＱ１（Ｑ２）の飽和マージン
が拡大される。また、トランジスタＱｌ　（Ｑ２）のベ
ースは、ダイオードＤ５　（Ｄ（ｉ）の分岐点に接続さ
れており、トランジスタＱｌ　　（Ｑ２）とダイオード
Ｄ５（Ｄ６）の順方向電圧降下の差により、、トランジ
スタＱｌ（Ｑ２）の電流、すなわち、保持電流１３ｔを
決定するよう構成されている。

例えば、上記保１寺電流１ｓｔの電流値を２μ八へ度の
微少電流を形成するとき、共通の負荷抵抗Ｒ１３を用い
ることによって、ｎ　＋　１倍の電流を形成すれば良い
から、比較的小さい抵抗値に設定できるから、公知の半
導体！チ債回路にお（・）る抵抗素子を利用することが
できる。

第３図には、上記アドレスデコーダＸ−ＤＣＲ（Ｙ　−
Ｄ　ＣＹ）の一実施例の回路図が示されている。

アドレスバッフ！は、その１つのアドレスバッフ：ｒＸ
ＡＢＯが代表として示されているように、差動トランジ
スタＱ３０．Ｑ３１と、その共通エミッタに設けられた
定電流源■０と、上記差動トランジスタＱ３０．Ｑ３１
のコレクタにそれぞれ設けられた負荷抵抗Ｒ３０，Ｒ３
１と、上記差動トランジスタＱ、３０．Ｑ３１のコレク
タ出力をそれぞれ受りるオープンエミッタ構成の出力ト
ランジスタＱ３２．Ｑ３３とにより構成される。

上記一方の差動トランジスタＱ３０のベースには、外部
端子ＡＯからのアドレス信号が供給され、他方の差動ト
ランジスタＱ３１のベースには、基準電圧ｖｂｂが印加
される。したがって、上記出力トランジスタＱ３２のエ
ミッタからは非反転アドレス信号ａＯが出力され、出力
トランジスタＱ３３のエミッタからは反転アドレス信号
ａＯが出力される。特に制限されないが、これらの出力
トランジスタＱ３２．Ｑ３３は、マルチエミッタ構造と
されることによって、２対の相補アドレス信号ａＯ，，
ａＯを出力するものである。

他のアドレスバッファＸＡＢ　１についても類似の回路
によって構成され、２対の相補アドレス信号ａｌ、ａｌ
を出力するものである。。

この実施例では、特に制限されないかに上記２個のアド
レスバッファからの相補アドレス信号を用いて、１つの
ワイヤード論理により１つの単位回路を構成する。すな
わち、ワイヤード論理を構成する４本の信号線０〜３は
、上記相補アドレス信号ａＯ，ａＯ及びａｌ、ａｌの４
通りの組合せに従って上記出力トランジスタＱ３２．Ｑ
３３等のエミッタに接続される。

例えば、約４にビットの記憶容量を持つバイポーラ型１
ＲＡ　Ｍにあっては、Ｘアドレス信号がＸＡＯ〜ＸＡ５
の６ビツトの信号とされるので、アドレス信号ＸＡ２．
ＸＡ３及びＸＡ４．ＸＡ５をそれぞれ受けるアドレスバ
ッファと、上記同様な２個の単位回路が別に設けられる
（図示せず）。

したがって、全体として１２（４Ｘ３）本の１８号線に
よっ°ζそれぞれ形成された１／４のデコード出力は、
ノアゲート回路０１等に入力され、１つのワード線選択
信号ＸＯ等を形成する。これにより、上記ノアゲート回
路の入力組合せは、６４（４Ｘ　４　Ｘ　４）通りある
ので、１７６４のワード線選択信号を形成することにな
る。例えば、相補アドレス信号ａＯ〜ａ５が全てロウレ
ベル（論理″０”）なら、上記ワイヤード論理により形
成された３つの出力が全てロウレベルとなる。この３つ
の出力がノアゲート回路Ｇ１に供給されることにより、
それはハイレベルの選択信号を形成する。

この実施例では、上記単位回路を構成する４対の信号線
のうち、１本だけが常にロウレベルの選択信号を形成す
ることに着目し、このロウレベルを形成する定電流源を
入力アドレス信号に従つ゛ζ選択的に流すようにするも
のである。すなわち、特に制限されないが、信号線１と
２とは、電流切り換え用差動トランジスタＱ３４．Ｑ３
５を介して定電流源■に接続される。また、信号線０と
３とは、同様な差動トランジスタＱ３６．Ｑ３７を介し
て定電流源■に接続される。そして、特に制限されない
が、上記一方の差動トランジスタＱ３４、Ｑ３５のベー
スにはアドレス信号ａｏ、ａＯが印加され、上記一方の
差動トランジスタＱ３６゜Ｑ３７のベースにはアドレス
信号ａｌ、ａｌが印加される。

今、アドレス信号ＸＡＯ，ＸＡＩがロウレベルなら、ア
ドレス信号ａＯ，ａｌがロウレベルとなるため、差動ト
ランジスタＱ３５とＱ３６とがオン状態となる、これに
より信号線２と０にそれぞれ定電流Ｉが供給される。そ
して、上記アドレス信号ＡＸＯ，ＸＡＩのロウレベルに
より、アドレス信号ａＯを形成するための出力トランジ
スタＱ３２とアドレス信号ａ１を形成するための出力ト
ランジスタがオフ状態にされるため、信号線０のみが上
記定電流■によりロウレベルにされる。

また、アドレス信号ＸＡＯがハイレベルで、アドレス信
号ＸＡＩがロウレベルなら、差動トランジスタＱ３４と
Ｑ３６とがオン状態となって、信号線１とＯにそれぞれ
定電流■を流すものとなる。

上記アドレス信号ＸＡＯのハイレベルとアドレス信号Ｘ
Ａｌのロウレベルとにより、アドレス信号ａＯを形成す
るための出力トランジスタＱ３３とアドレス信号ａ１を
形成するための出力トランジスタとがオフ状態にされる
。これにより、信号線１のみが上記定電流■によってロ
ウレベルにされる。以下、同様にして信号線２．３にロ
ウレベルの選択信号が形成される。

この実施例では、１つの単位回路に２個の定電流源Ｉを
設けて、アドレス信号に従って選択的に信号線に流すも
のである。したがって、Ｘアドレスデコーダの全体で６
個の定電流源■を設けることになるから、前記第１図の
Ｘ　（Ｙ）アドレスデコーダのように合計１６１［１ｉ
ｌもの定電流源Ｉを用いる場合に比べて大幅な消費電流
の削減を図ることができる。

第４図には、この発明の他の一実施例の回路図が示され
ている。

この実施例では、前記第１図のアドレスデコーダにこの
発明を適用したものであり、１つのｔｌ′！ＩＱ回路は
、８本の信号線０〜７により構成される。

この場合において、信号線０〜３により１′１ウレベル
の選択信号を形成するときには、アドレス信号ａ２がロ
ウレベルであり、信号線４〜７によりＬ１ウレベルの選
択信号を形成するときには、アトし・ス信号１２がロウ
レベルとなるから、この相補アドレス信号ａ２．ａ２を
用いて、信号線０〜３と信号線４〜７の定電流■を形成
する定電流トランジスタＱ４５〜Ｑ４ＢとＱ４９〜Ｑ５
２とを選択的に動作させるものである。特に制限されな
いが、トランジスタＱ４５〜Ｑ４ＢはトランジスタＱ４
３に対して電流ミラー形態とされ、トランジスタＱ４９
〜Ｑ５２はトランジスタＱ４２に対して電流ミラー形態
にされる。そして、上記トランジスタＱ４２．Ｑ４３の
コレクタに上記相補アドレス信号ａ２．ａ２を受ける電
流切り換え用のｐｎｐ差動トランジスタＱ４０．Ｑ４１
から選択的に定電流■を供給するものである。

ＹアドレスデコーダＹ−ＤＣＹについても上記Ｘアドレ
スデコーダＸ−ＤＣＲ，！：！Ｆｉ似の回路によヮて構
成されるものである。

〔効　果〕

（１）ワイヤード論理によりアドレスデコード出力を形
成する単位回路において、ロウレベルの選択信号を形成
するための定電流をそのアドレス信号に従って選択的に
流すようにすることによって、必要な定電流源の数を削
減できることができるという効果が得られる。

（２）上記（１）により、消費電流を削減することがで
き°るから低消費電力化を達成することができるという
効果が得られる。

（３）上記（１）により、１本の信号線に流す定電流Ｉ
の電流値を大きくできるから、その高速動作化を達成す
ることができるという効果が１Ｍられる。

（４）２つの相補アドレス信号を用いて、４本の信号線
により１個のワイヤード論理の単位回路を構成すること
に上ワで、アドレスデコーダに必要な定電流源の数の半
分以下のより少ない数に削減できるという効果が得られ
る。

（５）比較的早いタイミングにより選択信号を形成する
必要があるＸアドレスデコーダに対して上記（３）によ
り高速化を図り、比較的遅いタイミングにより選択信号
を形成するＹアドレスデコーダに刻して上記（２）によ
り低消費電力化を図ることにより、バイポーラ型ＲＡＭ
として高速化及び低消費電力化という相反する技術的課
題を解決することができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記電流切り
え用の差動回路には、外部からのアドレス信号と所定の
基準電圧ｖｂｂを供給するものであってもよい。この場
合には、電流切り換え用の制御信号を形成する特別の回
路が不用となるという効果が得られる。また、ワイヤー
ド論理を構成する信号線にアドレス信号に従って選択的
に定電流を流す回路は、種々の実施形態を採ることがで
きるものである。

また、上記メモリセルの構成は、上記負荷手段としての
ｐｎｐ）ランジスタに並列形態の高抵抗を設けるもの、
あるいは、上記ｐｎｐトランジスタに代え負荷手段とし
て、並列形態の抵抗とクランプダイオードとを用いるも
のとしてもよい。このように、メモリセルは種々の実施
形態を採ることができる。さらに、その他の周辺回路の
具体的回路構成は、上記アドレスデコーダに上記実施例
のようなワイヤード論理を用いることを条件として種々
の変形を採ることができるものである。

〔利用分野〕

この発明は、バイポーラ型ＲＡＭに広く利用できるもの
である。

【図面の簡単な説明】

第り図は、この発明に先立って考えられたアドレスデコ
ーダ回路の一例を示す回路図、第２図は、この発明の一
実施例を示すバイポーラ型ＲＡＭの回路図、第３図は、そのアドレスデコーダ回路の一実施例を示す
回路図、第４図は、伯の一実施例を示すアドレス信号ｌ　−ダ回
路の要部回路図である。ＭＣ・・メモリセル、ＸＡＢＯないしＸ　Ａ　Ｂ　ｋ・
・Ｘアドレスバッファ、ＹＡＢＯないしＹＡＢｌ・・Ｙ
アドレスバッファ、Ｘ−ＤＣＲ・・Ｘアドレスデコーダ
、Ｙ−ＤＣＲ・・Ｙ７ドレスデコーダ、ＳＡ・・センス
アンプ、ＷＡ・・書込み回路、ＤＯＢ・・データ出力バ
ッファ、ＤＩＢ・・データ入カバソファ、Ｃ０ＮＴ・・
制御回路第　　１　　図ａめ　　　　　　ｔｏ。ｔＬＩ（Ｌ／　□圧。０−’２ａ２　　’（１２０／２　　Ｊ　４Ｊ６７

Claims

【特許請求の範囲】１、外部からのアドレス信号を受け、加工形成した相補
アドレス信号をオープンエミッタの出力トランジスタを
通して出力するアドレスバッファ回路と、上記出力トラ
ンジスタのエミッタをワイヤード論理構成に接続する信
号線及びこれらの信号線に設けられ、上記外部からのア
ドレス信号又は相補アドレス信号に従って選択される信
号線を含む特定の信号線にのみ定電流を流す電流切り換
え回路とを含むアドレスデコ−ダ回路を具備することを
特徴とするバイポーラ型ＲＡＭや２、上記ワイヤード論理は、２つのアドレスバッフ１回
路からそれぞれ２組の相補アドレス信号が所定の組合せ
により供給される４本の信号線と、上記アドレス信号に
従って選択信号を形成する信号線を含む２本の信号線に
それぞれ定電流を流す２つの差動電流切り換え回路及び
２つの定電流源とにより１つの単位回路が構成されるも
のであることを特徴とする特許請求の範囲第１項記載の
バイポーラ型ＲＡＭ。３、上記ワイヤード論理出力は、次段の論理ゲート回路
に伝えらることによってワード線及びデータ線の選択信
号をそれぞれ形成するものであることを特徴とする特許
請求の範囲第１又は第２項２載のバイポーラ型ＲＡＭ。