JPS59229784A - バイポ−ラ型ram - Google Patents

バイポ−ラ型ram

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JPS59229784A
JPS59229784A JP58102569A JP10256983A JPS59229784A JP S59229784 A JPS59229784 A JP S59229784A JP 58102569 A JP58102569 A JP 58102569A JP 10256983 A JP10256983 A JP 10256983A JP S59229784 A JPS59229784 A JP S59229784A
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JP
Japan
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signal
address
circuit
current
constant current
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Pending
Application number
JP58102569A
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English (en)
Inventor
Kazuyasu Akimoto
秋本 一泰
Tetsuo Nakano
哲夫 中野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、バイポーラ型RAM(ランダム・アクセス
・メモリ)に遠用して有効な技術に関するもので、例え
ば、ECL (エミッタ・カップルド・ロジック)型R
AMに利用して有効な技術に関するものである。
〔背景技術〕
本発明者は、本願発明に先立って、第1図に示すような
バイポーラ型RAMにおけるアドレスデコーダ回路を考
えた。例えば、アドレスバッファ回路ADBは、外部か
らのアドレス信号AOを受け、4対の相補アドレス信号
aO,aOを加工形成してそれぞれオープンエミッタの
出力トランジスタから出力する。このような構成の3個
のアドレスバッファ回路ADBO〜ADB2の出力トラ
ンジスタの4対のエミッタを8本の信号線に対してそれ
ぞれ8通りの組合せにより接続するというワイヤード論
理によって1/8のアドレスデコード信号を形成するも
のである。
例えば、約4にビットのバイポーラ型RAMを構成する
場合には、X、 Yアドレス信号がそれぞれ6ビツトで
構成されるから、上記のような単位回路がそれぞれ2組
づつ設けられるものである。
したがって、X、Yアドレスデコーダ回路においては、
それぞれ上記ワイヤード論理を構成する16本の信号線
が設けられる。
上記信号線は、出力トランジスタのエミッタに接続され
ることによってその寄生容量が比較的大きくなるもので
ある。そして、1つの信号線に接続される3個の上記出
力トランジスタが共にロウレベル出力状態のときにロウ
レベルの選択信号を形成する。したがって、この選択信
号の立ち下がり速度は、その信号線に結合された定電流
源Iの電流値により決定されるから、その動作速度を速
くするため、約1mA以上の比較的大きな電流値の電流
を流す必要がある。
本願発明者は、上記信号線のうちロウレベルの選択信号
を形成するのは1本の信号線であることに着目して、無
効電流を削減することを考えた。
〔発明の目的〕
この発明の目的は、低消費電力化を図ったバイポーラ型
RAMを提供することにある。
この発明の他の目的は、高速動作化を図ったバイポーラ
型RAMを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明m書の記述および添付図面から明らかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
すなわち、ワイヤード論理を構成する信号線のうち、選
択された信号線を含む特定の信号線にのみ定電流源によ
る電流をアドレス信号に従って選択的に流すことにより
、無効電流を削減するものである。
〔実施例〕
第2図には、この発明の一実施例の回路図が示されてい
る。同図のバイポーラ型RAMは、公知の半導体集積回
路の製造技術によって、1個のシリコンのような半導体
基板上において形成される。
端子XAOないしXAk、YAOないしYAI。
Dout +  Din、cSl wE、   Vee
及びGNDは、その外部端子とされる。
メモリセルMCは、特に制限されないが、例えばその1
つのメモリセルMC0Oの具体的回路が代表として示さ
れているように、そのベース、コレクタ間が互いに交差
結線された駆動npn)ランジスタQ5.Q6と、その
コレクタにそれぞれ設けられた負荷pnp)ランジスタ
Q7.QBとで構成されたフリップフロップ回路が用い
られる。
上記駆動npnl−ランジスタQ5.Q6は、特に制限
されないが、マルチエミッタ構造とされる。
これらのトランジスタQ5.Q6の一方のエミッタが共
通化され、他方のエミッタがメモリセルの入出力端子と
され、代表として示されている一対の相補データ(又は
ディジット)llDO,DOにそれぞれ接続される。
なお、上記駆動npn )ランジスタQ5.Q6は、ベ
ース及びコレクタがそれぞれ共通接続された2つのトラ
ンジスタにより、それぞ、11構成ずろものとしてもよ
い。
上記メモリセルを構成する負荷pnp )ランジスタQ
7.QBの共通化されたゴミツク番大、代表として示さ
れているワード線WOに接続される。
上記代表として示されているメモリセルMC0Oを中心
として、横の行には同様なrn + 11[Uのメモリ
セルが配置され(同図では、ブランクボックスにて1個
のメモリセルM COmのみが示されている)、上記ワ
ード線WOに接続される。二の横の行には、上記ワード
線WOに対応した保持電流線STOが設けられており、
メモリセルの駆動トランジスタQ5.Q6の上記共通化
されたーフjのエミッタが接続される。同様に代表とし
て示された他の行(ワード線W n 、保持電流線5T
n)についても上記同様にメモリセルMCn0〜M C
nmが接続される。これらの保持電流線STO,STn
には、メモリセルへの保持電流1stを形成する定電流
源としてのトランジスタQl、Q2がそれぞれ設けられ
ている。
また、縦の列には、上記同様なn+1個のメモリセルが
配置され、相補データ線DO,Doにその入出力端子が
共通に接続される。このような行。
列に(m+1)X (n+1)個のメモリセルが配置さ
れ、メモリアレイM−ARYが構成される。
代表として示された上記ワードip、w O、W nは
、特に制限されないが、Xアドレスデコード信号XO,
Xnを受けるダーリントン形感のワードijl′m動ト
ランジスタQ3.Q3° (Q4.Q4’ ”)によっ
て、選択/非選択が行われる。これらのXアドレスデコ
ード信号xo、Xnは、XアドレスデコーダXDCRに
よって形成される。
図示しない適当な回路装置から供給されるアドレス信号
は、外部端子XAOないしXAkを介してアドレスバッ
ファXABOないしXABkに入力される。これらのア
ドレスバッファXABOないしXABkは、入力アドレ
ス信号に従った非反転アドレス信号2反転アドレス信号
を形成して上記XアドレスデコーダXDCHに伝える。
これによりXアドレスデコーダXDCRが1つのワード
線選択信号を形成するので、1つのワード線選択が行わ
れる。
代表として示された相補データ線Do、DOは、カラム
スイッチとしてのトランジスタQll、Q】3を介して
、図示しない他の相補データ線に対しても設けられた定
電流源Trに接続される。上記定電流源1rは、そのベ
ースに定電圧Vb3が印加され、そのエミッタに抵抗R
4,R6が設けられたトランlジメタQ、15,0.1
7により構成される。上記カラムスイッチとしてのトラ
ンジスタQ11、Q13のベースには、Yアドレスデコ
ーダYDCRで形成されたY7ドレスデコード信号YO
が印加される。
図示しない適当な回路装置から供給されたアドレス信号
は、外部端子YAOないしYAIを介してアドレスバッ
ファYABOないしYAB 1に入力される。これらの
アドレスバッファYABOないしYAB 1は、入力ア
ドレス信号に従った非反転アドレス信号1反転アドレス
信号を形成して上記YアドレスデコーダYDCRに伝え
る。これによりYアドレスデコーダYDCRが1つのデ
ータ線選択信号を形成するので、上記一対のデータ線選
択が行われる。
この実施例では、特に制限されないが、非選択時のデー
タ線に所定のバイアス電圧を与えるために、次のバイア
ス回路が設けられる。そのコレクタに回路の接地電位が
与えられたトランジスタQ14のベース、コレクタ間に
直列形態とされたダイオードD1と抵抗R3が設けられ
る。そして、この直列ダイオードD1と抵抗R3は、上
記カラムスイッチトランジスタと同様なトランジスタQ
12を介し、て上記同様な定電流源1rに接続される。
上記トランジスタQ14は、特に制限されないが、マル
チエミッタ構造とされ、それぞれ相補データ線Do、D
oに接続される。一方、相補データ線DO,DOには、
微小定電流源に結合されている。すなわち、定電圧Vb
lをベースに受け、エミッタに抵抗R1(R2)が設け
られたトランジスタQ21  (Q22)により、常時
微小定電流の吸い込みを行っている。
これにより、非選択時のデータ線電位は、約ダイオード
D1の順方向電圧とトランジスタQ14のベース、エミ
ッタ間電圧とを加えた電圧でバイアスされる。なお、相
補データ線Do、DOが選択された時には、定電流源1
rがトランジスタQ12を通して抵抗R3に流れるので
トランジスタQ14がオフして、相補データ線DO,D
Oは選択されたメモリセルの記憶情報に従った電位にさ
れる。また、上記各定電流源1rには、そのベース千所
定の定電圧Vb2が印加されたトランジスタQ1Bない
しQ20がそれぞれ設けられる。この電圧Vb2は、Y
アドレスデコード信号の選択レベルに対して少し低く設
定されている。
したがって、例えば、相補データ線がDO,DOからD
I、 DI (図示せず)のように切り換えられるカラ
ムスイッチの切り換え時において、デコード信号YOの
電圧が上記定電圧Vb2より低くなると、トランジスタ
QllないしC13がオフして、トランジスタQ18な
いしC20がオンすることにより、まず相補データ線D
O,DOの電流1rが遮断される。次いで、デコード信
号Y1の電圧が上記定電圧Vb2より高くなると、トラ
ンジスタQ1BないしC20がオフして、その相補デー
タ線D1.DIOカラムスイッヂを構成するトランジス
タ(図示せず)がオンする。このように、2つの相補デ
ータ線間で定電流1rがアドレスデコード出力レベルに
従った電流分配比の下に双方に流れるのを防止している
。したがって、この実施例では、データ線の切り換え時
において、半選択状態が生じない。
代表として示された行のメモリセルの書込み/読み出し
のために、相補データ線DO,DOには、そのエミッタ
が結合された電流切り換えスイッチトランジスタQ9.
QIOが設けられる。
これらのトランジスタQ9.QIOのコレクタ出力は、
センスアンプSAの入力に伝えられる。
センスアンプSAは、その増幅動作を行うとともに、デ
ータ出力バッファDOBの入力レベルに合致さた出力信
号を形成する。データ出力バッファDOBは、外部端子
Doutから送出する読み出し出力信号を形成する。
上記電流切り換えスイッチトランジスタQ9゜QIOの
ベースには、書込み回路WAの出力電圧Vl、V2が印
加される。上記外部端子Dinから供給された書込みデ
ータ信号を受けるデータ入力バッファDIBで形成され
た相補データ信号が上記書込み回路WAに伝えられる。
また、外部端子WE、C3から供給された制御信号を受
ける制御回路C0NTにより、上記データ出力バッファ
DOBと書込み回路WAの動作制御信号が形成される。
上記データ出力バッファDOBは、端子WEがハイレベ
ルとされ、端子C8がロウレベルとされた時、動作状態
にされる。この時、書込み回路WAは、選択されたメモ
リセルの保持電圧の中間レベルに設定された読み出し基
準電圧Vrefcを形成して上記トランジスタQ9.Q
IOのベースに伝える。
一方、特に制限されないが、、端子C3がロウレベルと
され、端子WEがロウレベルとされた時、書込み回路W
Aは、端子Dinから供給された書込みデータ信号に従
った書込みハイレベル、ロウレベル信号を形成して上記
トランジスタQ9.に1.10のベースに伝よる。上記
書込みハイレベル、ロウレベル信号は、それぞれ選択さ
れたメモリセルの保持電圧のハイレベルより高く、上記
保持電圧のロウレベルより低く設定される。このような
3値レベルによる沓込み/読み出し方式は、公知である
ので、その詳細な動作説明を省略する。な初、書込み動
作は、2値レベルで行ってもよい。
特に制限されないが、その高速動作化のために上記Xア
ドレスバッファXABO〜XABk、Yアドレスバッフ
プYABO〜YADB1.XアドレスデコーダXDCR
,YアドレスデコータYDCR,lj込み回路WA、デ
ータ人カバッフプDIB、データ出力バッファDOB及
び制御回路C0NT等の周辺回路は、ECL回路によっ
て構成されている。
特に制限されないが、上記メモリセルMCの保持電流l
5t4形成する定電流として、次の回路が用いられる。
上記トランジスタQl  (C2)のエミッタは、電源
電圧−Veeに直接接続される。これらのトランジスタ
Ql、Q2のベースと電源電圧−Veeとの間には、ダ
イオード(又はダイオード形態のトランジスタ)D5.
DOが設けられることによって、それぞれ電流ミラー回
路を構成する。特に制限されないが、上記ダイオードD
5゜DOのアノード側には、共通の負荷抵抗R13が設
けられる。
この実施例におていは、保持電流を形成するトランジス
タQl  (C2)のエミッタは、直接電源電圧−Ve
eに接続されており、エミッタ抵抗を設ける場合のよう
なエミッタ抵抗による電圧降下分、おおよそ0.8v程
度分だけ上記トランジスタQ1(Q2)の飽和マージン
が拡大される。また、トランジスタQl (Q2)のベ
ースは、ダイオードD5 (D(i)の分岐点に接続さ
れており、トランジスタQl  (Q2)とダイオード
D5(D6)の順方向電圧降下の差により、、トランジ
スタQl(Q2)の電流、すなわち、保持電流13tを
決定するよう構成されている。
例えば、上記保1寺電流1stの電流値を2μ八へ度の
微少電流を形成するとき、共通の負荷抵抗R13を用い
ることによって、n + 1倍の電流を形成すれば良い
から、比較的小さい抵抗値に設定できるから、公知の半
導体!チ債回路にお(・)る抵抗素子を利用することが
できる。
第3図には、上記アドレスデコーダX−DCR(Y −
D CY)の一実施例の回路図が示されている。
アドレスバッフ!は、その1つのアドレスバッフ:rX
ABOが代表として示されているように、差動トランジ
スタQ30.Q31と、その共通エミッタに設けられた
定電流源■0と、上記差動トランジスタQ30.Q31
のコレクタにそれぞれ設けられた負荷抵抗R30,R3
1と、上記差動トランジスタQ、30.Q31のコレク
タ出力をそれぞれ受りるオープンエミッタ構成の出力ト
ランジスタQ32.Q33とにより構成される。
上記一方の差動トランジスタQ30のベースには、外部
端子AOからのアドレス信号が供給され、他方の差動ト
ランジスタQ31のベースには、基準電圧vbbが印加
される。したがって、上記出力トランジスタQ32のエ
ミッタからは非反転アドレス信号aOが出力され、出力
トランジスタQ33のエミッタからは反転アドレス信号
aOが出力される。特に制限されないが、これらの出力
トランジスタQ32.Q33は、マルチエミッタ構造と
されることによって、2対の相補アドレス信号aO,,
aOを出力するものである。
他のアドレスバッファXAB 1についても類似の回路
によって構成され、2対の相補アドレス信号al、al
を出力するものである。。
この実施例では、特に制限されないかに上記2個のアド
レスバッファからの相補アドレス信号を用いて、1つの
ワイヤード論理により1つの単位回路を構成する。すな
わち、ワイヤード論理を構成する4本の信号線0〜3は
、上記相補アドレス信号aO,aO及びal、alの4
通りの組合せに従って上記出力トランジスタQ32.Q
33等のエミッタに接続される。
例えば、約4にビットの記憶容量を持つバイポーラ型1
RA Mにあっては、Xアドレス信号がXAO〜XA5
の6ビツトの信号とされるので、アドレス信号XA2.
XA3及びXA4.XA5をそれぞれ受けるアドレスバ
ッファと、上記同様な2個の単位回路が別に設けられる
(図示せず)。
したがって、全体として12(4X3)本の18号線に
よっ°ζそれぞれ形成された1/4のデコード出力は、
ノアゲート回路01等に入力され、1つのワード線選択
信号XO等を形成する。これにより、上記ノアゲート回
路の入力組合せは、64(4X 4 X 4)通りある
ので、1764のワード線選択信号を形成することにな
る。例えば、相補アドレス信号aO〜a5が全てロウレ
ベル(論理″0”)なら、上記ワイヤード論理により形
成された3つの出力が全てロウレベルとなる。この3つ
の出力がノアゲート回路G1に供給されることにより、
それはハイレベルの選択信号を形成する。
この実施例では、上記単位回路を構成する4対の信号線
のうち、1本だけが常にロウレベルの選択信号を形成す
ることに着目し、このロウレベルを形成する定電流源を
入力アドレス信号に従つ゛ζ選択的に流すようにするも
のである。すなわち、特に制限されないが、信号線1と
2とは、電流切り換え用差動トランジスタQ34.Q3
5を介して定電流源■に接続される。また、信号線0と
3とは、同様な差動トランジスタQ36.Q37を介し
て定電流源■に接続される。そして、特に制限されない
が、上記一方の差動トランジスタQ34、Q35のベー
スにはアドレス信号ao、aOが印加され、上記一方の
差動トランジスタQ36゜Q37のベースにはアドレス
信号al、alが印加される。
今、アドレス信号XAO,XAIがロウレベルなら、ア
ドレス信号aO,alがロウレベルとなるため、差動ト
ランジスタQ35とQ36とがオン状態となる、これに
より信号線2と0にそれぞれ定電流Iが供給される。そ
して、上記アドレス信号AXO,XAIのロウレベルに
より、アドレス信号aOを形成するための出力トランジ
スタQ32とアドレス信号a1を形成するための出力ト
ランジスタがオフ状態にされるため、信号線0のみが上
記定電流■によりロウレベルにされる。
また、アドレス信号XAOがハイレベルで、アドレス信
号XAIがロウレベルなら、差動トランジスタQ34と
Q36とがオン状態となって、信号線1とOにそれぞれ
定電流■を流すものとなる。
上記アドレス信号XAOのハイレベルとアドレス信号X
Alのロウレベルとにより、アドレス信号aOを形成す
るための出力トランジスタQ33とアドレス信号a1を
形成するための出力トランジスタとがオフ状態にされる
。これにより、信号線1のみが上記定電流■によってロ
ウレベルにされる。以下、同様にして信号線2.3にロ
ウレベルの選択信号が形成される。
この実施例では、1つの単位回路に2個の定電流源Iを
設けて、アドレス信号に従って選択的に信号線に流すも
のである。したがって、Xアドレスデコーダの全体で6
個の定電流源■を設けることになるから、前記第1図の
X (Y)アドレスデコーダのように合計161[1i
lもの定電流源Iを用いる場合に比べて大幅な消費電流
の削減を図ることができる。
第4図には、この発明の他の一実施例の回路図が示され
ている。
この実施例では、前記第1図のアドレスデコーダにこの
発明を適用したものであり、1つのtl′!IQ回路は
、8本の信号線0〜7により構成される。
この場合において、信号線0〜3により1′1ウレベル
の選択信号を形成するときには、アドレス信号a2がロ
ウレベルであり、信号線4〜7によりL1ウレベルの選
択信号を形成するときには、アトし・ス信号12がロウ
レベルとなるから、この相補アドレス信号a2.a2を
用いて、信号線0〜3と信号線4〜7の定電流■を形成
する定電流トランジスタQ45〜Q4BとQ49〜Q5
2とを選択的に動作させるものである。特に制限されな
いが、トランジスタQ45〜Q4BはトランジスタQ4
3に対して電流ミラー形態とされ、トランジスタQ49
〜Q52はトランジスタQ42に対して電流ミラー形態
にされる。そして、上記トランジスタQ42.Q43の
コレクタに上記相補アドレス信号a2.a2を受ける電
流切り換え用のpnp差動トランジスタQ40.Q41
から選択的に定電流■を供給するものである。
YアドレスデコーダY−DCYについても上記Xアドレ
スデコーダX−DCR,!:!Fi似の回路によヮて構
成されるものである。
〔効 果〕
(1)ワイヤード論理によりアドレスデコード出力を形
成する単位回路において、ロウレベルの選択信号を形成
するための定電流をそのアドレス信号に従って選択的に
流すようにすることによって、必要な定電流源の数を削
減できることができるという効果が得られる。
(2)上記(1)により、消費電流を削減することがで
き°るから低消費電力化を達成することができるという
効果が得られる。
(3)上記(1)により、1本の信号線に流す定電流I
の電流値を大きくできるから、その高速動作化を達成す
ることができるという効果が1Mられる。
(4)2つの相補アドレス信号を用いて、4本の信号線
により1個のワイヤード論理の単位回路を構成すること
に上ワで、アドレスデコーダに必要な定電流源の数の半
分以下のより少ない数に削減できるという効果が得られ
る。
(5)比較的早いタイミングにより選択信号を形成する
必要があるXアドレスデコーダに対して上記(3)によ
り高速化を図り、比較的遅いタイミングにより選択信号
を形成するYアドレスデコーダに刻して上記(2)によ
り低消費電力化を図ることにより、バイポーラ型RAM
として高速化及び低消費電力化という相反する技術的課
題を解決することができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記電流切り
え用の差動回路には、外部からのアドレス信号と所定の
基準電圧vbbを供給するものであってもよい。この場
合には、電流切り換え用の制御信号を形成する特別の回
路が不用となるという効果が得られる。また、ワイヤー
ド論理を構成する信号線にアドレス信号に従って選択的
に定電流を流す回路は、種々の実施形態を採ることがで
きるものである。
また、上記メモリセルの構成は、上記負荷手段としての
pnp)ランジスタに並列形態の高抵抗を設けるもの、
あるいは、上記pnpトランジスタに代え負荷手段とし
て、並列形態の抵抗とクランプダイオードとを用いるも
のとしてもよい。このように、メモリセルは種々の実施
形態を採ることができる。さらに、その他の周辺回路の
具体的回路構成は、上記アドレスデコーダに上記実施例
のようなワイヤード論理を用いることを条件として種々
の変形を採ることができるものである。
〔利用分野〕
この発明は、バイポーラ型RAMに広く利用できるもの
である。
【図面の簡単な説明】
第り図は、この発明に先立って考えられたアドレスデコ
ーダ回路の一例を示す回路図、第2図は、この発明の一
実施例を示すバイポーラ型RAMの回路図、 第3図は、そのアドレスデコーダ回路の一実施例を示す
回路図、 第4図は、伯の一実施例を示すアドレス信号l −ダ回
路の要部回路図である。 MC・・メモリセル、XABOないしX A B k・
・Xアドレスバッファ、YABOないしYABl・・Y
アドレスバッファ、X−DCR・・Xアドレスデコーダ
、Y−DCR・・Y7ドレスデコーダ、SA・・センス
アンプ、WA・・書込み回路、DOB・・データ出力バ
ッファ、DIB・・データ入カバソファ、C0NT・・
制御回路第  1  図 aめ      to。 tLI(L/ □圧。 0−’2a2  ’(12 0/2  J 4J67

Claims (1)

  1. 【特許請求の範囲】 1、外部からのアドレス信号を受け、加工形成した相補
    アドレス信号をオープンエミッタの出力トランジスタを
    通して出力するアドレスバッファ回路と、上記出力トラ
    ンジスタのエミッタをワイヤード論理構成に接続する信
    号線及びこれらの信号線に設けられ、上記外部からのア
    ドレス信号又は相補アドレス信号に従って選択される信
    号線を含む特定の信号線にのみ定電流を流す電流切り換
    え回路とを含むアドレスデコ−ダ回路を具備することを
    特徴とするバイポーラ型RAMや 2、上記ワイヤード論理は、2つのアドレスバッフ1回
    路からそれぞれ2組の相補アドレス信号が所定の組合せ
    により供給される4本の信号線と、上記アドレス信号に
    従って選択信号を形成する信号線を含む2本の信号線に
    それぞれ定電流を流す2つの差動電流切り換え回路及び
    2つの定電流源とにより1つの単位回路が構成されるも
    のであることを特徴とする特許請求の範囲第1項記載の
    バイポーラ型RAM。 3、上記ワイヤード論理出力は、次段の論理ゲート回路
    に伝えらることによってワード線及びデータ線の選択信
    号をそれぞれ形成するものであることを特徴とする特許
    請求の範囲第1又は第2項2載のバイポーラ型RAM。
JP58102569A 1983-06-10 1983-06-10 バイポ−ラ型ram Pending JPS59229784A (ja)

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JP58102569A JPS59229784A (ja) 1983-06-10 1983-06-10 バイポ−ラ型ram

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JP58102569A JPS59229784A (ja) 1983-06-10 1983-06-10 バイポ−ラ型ram

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61170992A (ja) * 1985-01-23 1986-08-01 Hitachi Ltd 半導体記憶装置
JPS63220497A (ja) * 1987-03-09 1988-09-13 Nippon Telegr & Teleph Corp <Ntt> 番地選択回路
JPH03144997A (ja) * 1989-10-30 1991-06-20 Internatl Business Mach Corp <Ibm> ビット・デコーダ回路

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