KR900008658B1 - 용장서 구조를 갖춘 반도체 메모리 장치 - Google Patents

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Abstract

내용 없음.

Description

용장성 구조를 갖는 바이폴라-트랜지스터형 반도체 메모리장치
제1도는 본 발명에 따른 바이폴라-트랜지스터형 반도체 메모리장치의 일실시예의부분적 블록도.
제2도는 제1도의 메모리장치의 보다 상세한 회로도.
제3도는 제2도의 장치내의 부분의 신호 전압레벨을 도시한 것.
제4도는 본 발명에 따른 바이폴라-트랜지스터형 반도체 메모리장치의 다른 실시예의 부분 블록도.
제5도는 제4도의 메모리장치의 보다 상세한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리셀 어레이 2 : 구동회로
3 : 디코딩회로 10 : 용장성 메모리셀 어레이
12, 13, 14 : 용장성 어드레이 판정회로 SR : 선택신호
본 발명은 반도체 메모리장치, 특히 결함 메모리셀등의 결함회로부를 교체하는 용장성회로를 갖춘 바이폴라 트랜지스터형 반도체 메모리장치에 관한 것이다. 랜덤 억세스 메모리(RAM)장치에서 다수의 메모리셀의 행과 열을 따라 배열된다. 제조중에 그러한 반도체 메모리장치에 발생되는 결함 밀도는 장치의 집적도와 비교적 무관하다. 오히려 그것은 반도체 제조기술과 관련된다. 일반적으로 장치의 집적도가 높으면 높을수록 정상 메모리셀 대 결함 메모리셀의 비율은 더욱 커진다. 이것은 반도체 메모리장치의 집적도를 증가시키는 장점중 하나이다. 그러나 장치가 단지 하나의 결함 메모리셀을 포함할지라도 자치는 정상적으로 동작되지 않으므로 폐기해야만 한다. 결과적으로 결함 메모리셀의 낮은 비율에도 불구하고 보다 큰 집적도는 제조량의 감소를 의미한다.
금속-절연체-반도체(MIS)형 RAM에서 결함 메모리셀 문제를 극복하기 위하여 용장성 메모리셀이 이용된다. 결함 메모리셀이 검출된 때 용장성 메모리셀 행 또는 열이 결함 메모리셀을 포함하는 메모리셀 행 또는 열 대신 선택된다. 일반적으로 1 또는 2 용장성 메모리셀 행 또는 열이 통상 제공된다.
그러나 종래기술에서는 MIS형 RAM보다 휠씬 높은 속도에서 동작하는 바이폴라-트랜지스터형 RAM에 적합한 용장성 구조가 없었기 때문에 용장성 구조를 갖는 바이폴라-트랜지스터형 RAM이 존재하지 않았다. 또한 비교적 적은 수의 메모리셀로 인하여 바이폴라-트랜지스터형 RAM에서 용장성 구조에 대한 강한 요구가 없었다.
그러나 바이폴라-트랜지스터형 RAM에 대한 집적기술의 개선과 보다 큰 수의 메모리셀에 대한 요구에따라 큰 수의 메모리셀을 갖춘 바이폴라-트랜지스터형 RAM 장치가 요구되게 되었다. 따라서 용장성 구조를 갖춘 바이폴라-트랜지스터형 RAM이 요구되게 되었다.
따라서 본 발명의 목적은 결함 회로부가 간단한 회로구조에 의하여 용장성 회로부로 교체가능한 바이폴라-트랜지스터형 반도체 메모리장치를 제공하여 메모리장치의 생산량을 개선하고자 하는 데 있다.
본 발명의 기본적 특성에 따라 메모리셀 어레이 ; 용장성 메모리셀 어레이 ; 메모리셀 어레이를 이네이블 하기 위해 입력신호의 전압레벨을 기준신호의 전압레벨과 비교하는 에미터-결합 논리게이트를 포함하는 구동회로 ; 용장성 메모리셀 어레이를 이네이블하기 위하여 입력신호의 전압레벨을 기준신호의 전압레벨과 비교하는 에미터-결합 논리게이트를 포함하는 용장성 구동회로 ; 및 입력 어드레스가 결함회로부의 어드레스와 일치하는 자를 판정하며 판정결과에 따라 선택신호를 출력하는 용장성 어드레스 판정회로를 포함하는 용장성 구조를 갖춘 바이폴라 트랜지스터형 반도체 메모리장치가 제공된다. 선택신호는 용장성 구동회로의 에미터-결합논리게이트의 입력신호 단자와 구동회로의 에미터-결합논리게이트의 기준신호단자에 인가된다.
어떤 장치에서는 용장성 어드레스 판정회로는 입력어드레스가 결함회로부의 어드레스와 일치하는지를 판정할 때 구동회로가 정지되고 용장성 구동회로가 용장성 메모리셀 어레이의 메모리셀을 인에이블하도록 구동된다.
본 발명의 다른 특징에 따라 메모리셀 어레이 ; 용장성 메모리셀 어레이 ; 입력어드레스를 디코딩(decoding)하는 디코딩회로 ; 입력어드레스에 따라 메모리셀 어레이를 인에이블하는 디코딩회로에 접속된 구동회로 ; 용장성 메모리셀 어레이를 인에이블할 수 있는 용장성 구동회로 입력에드레스가 결함회로부의 어드레스와 일치하는지를 판정하여 판정결과에 따라 선택신호를 출력하는 용장성 어드레스 판정회로 ; 및 디코딩회로의 모든 출력신호를 비선택상태로 두는 한편 용장성 어드레스 판정회로로부터의 선택신호출력에 기하여 결함회로부 대신 용장성 매모리셀 어레이를 인에이블하도록 용장성 구동회로를 구동하는 용장성 선택회로를 포함하고 있는 용장성구조를 갖춘 바이폴라 트랜지스터형 반도체 메모리장치가 제공된다.
상기 장치에서 용장성 어드레스 판정회로는 입력어드레스가 결함회로부의 어드레스와 일치하는지를 결정한 때 구동회로가 정지되고 용장성 구동회로가 용장성 메모리셀 어레이의 메모리셀을 인에이블하도록 구동된다.
본 발명의 실시예에 따른 바이폴라-트랜지스터형 반도체 메모리장치의 실시예에 대하여 첨부된 도면을 참고로 하여 기술하겠다.
제1도는 본 발명의 실시예로서 반도체 메모리장치를 도시한 것이다. 상기 반도체 메모리장치는 결함회로부를 워드선 장치에서 용장성 회로부로 교체할 수 있다. 제1도에서 반도체 메모리자치는 메모리셀 어레이, 워드구동기(2), 워드 어드레스용 어드레스 버퍼(4), 디코더선(5), 용장성 워드선에 접속된 용장성 메모리셀 어레이(10), 용장성 워드구동기(11), 용장성 회로부의 어드레스를 기억하는 프로그램어블 리드-온리 메모리(PROM), 및 입력 워드 어드레스(ADD)를 PROM(12)에서 독출된 데이터와 비교하는 비교기 게이트회로(13)를 포함한다. 제2도에서 비트 어드레스용 어드레스 버퍼, 비트구동기, 입출력회로등은 도면을 간단히 하기위하여 도시되지 않았다.
제1도의 메모리장치에서 워드어드레스(ADD)와 비트어드레스를 워드어드레스 버퍼(4)와 비트어드레스 버퍼(도시되지 않음)에 각각 인가함으로써 읽기와 쓰기동작이 실행된다. 이 시점에서, 워드어드레스(ADD)는 비교게이트회로(13)에 입력되어 결함회로부에 대응하는 PROM(12)으로부터의 결함 워드출력등의 어드레스 데이터와 비교된다. 결함회로부의 상기 어드레스 데이터는 예컨대 결함회로부가 우량품을 테스트하는 중에 검출될 때 RROM(12)에 기입된다. 이런 목적에 적합한 PROM은 예컨대 일본 특원소 59-218707등에 개시되어 있다. 2어드레스가 일치하지 않는다고 비교된다면 용장성회로 선택회로(이하에서 선택신호라 함)(SR)은 출력되지 않는다. 결과적으로, 메모리셀 어레이(1)가 억세스되어 데이터의 읽기 및 쓰기동작이 실행된다. 역으로 입력워드라인어드레스(ADD)가 PROM(12)으로부터의 결함워드 어드레스와 일치하면서 선택신호(SR)가 비교게이트회로(13)로부터 각각의 워드구동기(2)와 용장성 워드구동기(11)로 출력된다. 워드구동기(2)는 선택신호의 인가 때문에 정지되며 그래서 워드선 선택신호가 커트오프된다. 한편 용장성 워드구동기(11)는 선택신호(SR)가 인가됨으로써 워드선 선택신호를 용장성 메모리셀 어레이(10)로 출력한다. 용장성 메모리셀 어레이(10)가 선택되어져 용장성 메모리셀 어레이(10)를 위하여 데이터의 읽기 및 쓰기 동작이 수행된다. 제2도는 제1도의 메모리장치의 보다 상세한 회로구성도이다. 제2도에서 장치는 메모리셀 에레이(1), 워드 구동기(2), 워드 디코더(3), 워드 어드레스용 어드레스버퍼(4), 용장성 메모리셀 어레이(10), 용장성 워드구동기(11), 비교 게이트회로(13) 등을 포함한다.
메모리셀 어레이(1)은 고전압 워드선(WL+)과 저전압 워드선(WL-) 및 비트선(
Figure kpo00001
) 사이이에 접속된 다수의 메모리셀(MC)을 포함한다. 워드 구동기(2)는 각각의 메모리셀 어레이(1)내의 워드선과 대응하는 다수의 워드 구동기(21내지 2n)를 포함한다. 각각의 워드 구동장치는 동일한 방식으로 구성되는데 예컨대 워드 구동장치(21)는 그의 에미터가 이들 트랜지스터의 공통접속 에미터와 저전압 전원(Vee)사이에 접속된 정전류회로(IS1)에 공통으로 접속된 2트랜지스터(Q1, Q2), 트랜지스터(Q1)의 콜렉터와 고전압원(VCC)사이에 접속된 부하 저항기(R1), 및 그의 베이스가 트랜지스터(Q1)의 콜렉터에 접속된 구동 트랜지스터(Q3)를 포함한다. 트랜지스터(Q1, Q2), 저항기(R1) 및 정전류회로(IS1)는 에미터-결합논리(ECL) 게이트를 구성한다.
어드레스 버퍼(4)는 입력 워드 어드레스(ADD)의 매 비트마다 제공되는 다수의 어드레스 버퍼(41, 내지 4m)를 포함한다. 전형적 구성에서와 같이 어드레스 버퍼장치(41)는 에미터가 공통 접속된 2트랜지스터(Q7, Q8), 정전류 회로(IS3), 2부하 저항기(R3, R4), 입력 에미터 플로우(follower) 회로를 구성하는 트랜지스터(Q9)와 정전류회로(IS4), 및 기준전압(VRF2)이 인가되는 에미터 플로우를 구성하는 트랜지스터(Q10)와 정전류회로(IS5)를 포함한다. 더욱이 워드 디코더(3)는 어드레스 버퍼장치(41)로부터의 출력신호를 수신하는 2멀티에미터 트랜지스터(Q11, Q12), 멀티에미터 트랜지스터의 각각의 에미터가 접속되는 다수의 신호선을 포함하는 디코더선(5), 및 디코더선(5)의 각 신호선과 저전압전원(Vee)사이에 접속된 4정전류 회로(IS6, IS7, IS8, IS9)를 포함하고 있다. 41등의 어드레스 버퍼장치는 워드 어드레스의 비트마다 제공된다. 출력은 2멀티에미터 트랜지스터를 경유하여 디코더선(5)의 각 신호선에 각각 적당히 연결된다. 더욱기 디코더선(5)의 신호선은 워드 구동장치(21내지 2n)의 입력단에 각각 접속된다.
용장성 메모리셀 어레이(10)는 고전압 용장성 워드선(WL(R)+)와 저전압 용장성 워드선(WL(R)-)사이 및 메모리셀 어레이(1)에 공통한 한쌍의 비트선(
Figure kpo00002
)상이에 접속된 다수의 메모리셀을 갖추고 있다. 용장성 워드구동기(11)는 워드구동기(2)의 워드구동장치로서 동일한 구성을 가지며 트랜지스터(Q20, Q21, Q22), 저항기(R8), 및 정전류회로(IS14)를 포함한다. 기준전압(VRF5)은트랜지스터(Q21)의 베이스에 인가된다. 비교게이트회로(13)는 워드어드레스(ADD)와 비트마다 제공되는 다수의 비교게이트(131내지 13m)를 포함한다. 전형적인 구성에서와 같이 비교게이트장치(131)는 트랜지스터(Q13 내지 Q19), 정전류회로(IS10 내지 IS13), 다이오드(D1), 및 저항기(R5, R6, R7)를 포함한다. 트랜지스터(Q13), 다이오드(D1), 및 정전류회로(IS10)가 입력 에미터 플로우회로를 구성한다. 트랜지스터(Q14, Q15)의 공통-접속 에미터는 정전류회로(IS11)를 경우하여 저전압원(Vee)에 접속된다. 트랜지스터(Q16, Q17)의 공통-에미터는 정전류회로(IS12)를 경유하여 저전압원(Vee)에 접속된다. 더욱이 기준전압(VRF3, VRF4)은 트랜지스터(Q15, Q16)의 베이스 각각에 인가되며 결함어드레스의 1비트에 대응하는 PROM의 출력신호가 트랜지스터(Q17)의 베이스에 인가된다. 트랜지스터(Q14, Q16)의 콜렉터는 트랜지스터(Q19)의 베이스에 인가된다. 트랜지스터(Q14, Q16)의 콜렉터는 트랜지스터(Q19)의 베이스에 공통 접속된다. 또한 트랜지스터(Q15, Q17)의 콜렉터는 트랜지스터(Q18)의 베이스에 공통으로 접속된다. 트랜지스터(Q18, Q19)와 정전류회로(IS13)는 논리적합(OR)회로를 구성한다. 비교게이트장치(131내지 13m)의 출력신호 즉 선택신호(SR)는 워드 구동기(2)의 워드구동장치(21내지 2n)의 기준전압 단자 즉 트랜지스터(Q2, Q5등)의 베이스와 용장성 워드구동기(11)의 입력단자 즉 트랜지스터(Q20)의 베이스에 입력된다.
상기 실시예의 동작모드에 대하여 기술하겠다. 먼저 정상상태에서 읽기 및 쓰기동작에 대하여 기술하겠다. 이 경우에 워드어드레스(ADD)가 워드 어드레스버퍼(4)에 인가되며, 비트어드레스는 비트 어드레스버퍼(도시되지 않음)에 인가된다. 어드레스버퍼장치(41내지 4m)의 각각은 고레벨 또는 저레벨 신호를 워드어드레스(ADD)의 각각의 비트에 따라서 멀티에미터 트랜지스터(Q11, Q12)등을 경유하여 디코더선의 1신호선에 출력한다. 디코더선(5)의 신호선은 다수의 멀티에미터 트랜지스터에 접속된다. 멀티에미터 트랜지스터의 1이상의 출력신호가 고레벨이라면 신호선의 전압레벨은 고레벨이 된다. 예컨대 워드 구동장치(21)의 입력 트랜지스터(Q1)의 베이스에 접속된 신호선이 저레벨인때 워드구동장치(21)는 고레벨 워드선 선택신호를 고전압 워드선(WL+)으로 출력하여 워드선이 선택된다. 더욱이 한쌍의 비트선(
Figure kpo00003
)이 비트 디코더 등(도시되지 않음)에 의하여 선택된다. 따라서 워드선에 접속된 메모리셀(MC)과 상기와 같이 선택된 한쌍의 비트선용 데이터의 읽기 및 쓰기동작이 실행된다.
용장성 회로부의 동작모드에 대하여 기술하겠다.
비교 게이트장치(131)는 배타적 OR회로를 구성한다. 그러므로 장치(131)에 입력된 워드 어드레스신호(ADD)와 PROM으로부터의 결함 어드레스신호가 모두 고레벨 또는 저레벨이라면 장치(131)는 저레벨선택 신호(SR)를 출력한다. 한편 그들 중 하나가 고레벨이고 다른 하나가 저레벨이라면 장치(131)는 고레벨 선택신호(SR)을 출력한다. 부연하면 워드 어드레스신호(ADD)가 고레벨인때 트랜지스터(Q14)는 온(ON)되고 트랜지스터(Q15)는 오프(OFF)되어 출력트랜지스터(Q19)의 베이스전압은 저레벨이 된다. 이 시점에서 PROM으로부터 트랜지스터(Q17)의 베이스로 출력되는 결함 워드어드레스신호가 고레벨이라면 트랜지스터(Q17)는 온되고 트랜지스터(Q16)는 오프되어 출력트랜지스터(Q18)의 베이스전압은 저레벨이된다. 결과적으로 선택신호(SR)는 저레벨이 된다.
워드 어드레스 신호(ADD)가 고레벨이고 결함 워드 어드레스 신호가 저레벨인때 트랜지스터(Q17)는 오프되고 트랜지스터(Q16)는 온되고 출력 트랜지스터(Q19)의 베이스전압은 저레벨이되고 출력트랜지스터(Q18)의 베이스 전압은 고레벨이 된다. 따라서 선택신호(SR)는 고레벨이 된다.
워드 어드레스 신호(ADD)가 저레벨인 때 트랜지스터(Q14)는 오프되고 트랜지스터(Q15)는 온되어 출력 틀랜지스터(Q18)의 베이스 전압은 저레벨이 된다. 이 시점에서 결함 워드 어드레스 신호가 저레벨이라면 트랜지스터(Q17)는 오프되고 트랜지스터(Q16)는 온되고 출력 트랜지스터(Q19)의 베이스 전압은 저레벨이되고 선택신호(SR)가 저레벨이 된다.
워드 어드레스 신호가 저레벨이고 결함 워드 어드레스 신호가 고레벨인때 출력 트랜지스터(Q18)의 베이스 전압이 저레벨이 되고 출력 트랜지스터(Q19)의 베이스전압은 고레벨이 되어 선택신호(SR)는 고레벨이 된다. 상기와 같이 비교게이트장치(131)는 워드 어드레스신호(ADD)와 PROM으로부터의 결함어드레스신호에 대하여 배타적 논리합 연산을 실행한다. 제3도는 비교게이트회로(13)에서 출력되는 선택신호(SR)의 신호레벨과 워드구동기의 입력신호의 신호레벨사이의 관계를 도시한다. 제3도에서 H1과 L1은 워드구동기(2)로 입력되는 신호의 고 및 저 논리레벨을 각각 나타낸다. H2와 L2는 선택신호(SR)의 고 및 저레벨을 각각 나타낸다. 제3도로부터 명백하듯이 선택신호(SR)의 고 및 저레벨(H2, L2)은 입력신호의 고 및 저레벨(H1, L1)과 비교하여 저전압측으로 전이된다. 즉 선택신호(SR)의 고레벨(H2)은 입력신호의 고 및 저레벨(H1, L1) 사이에 있으며 저레벨(L2)은 저레벨(L1) 밑에 있다.
더욱기 트랜지스터(Q21)의 베이스에 인가된 기준전압(VRF5)은 선택신호(SR)의 고전압 레벨(H2)과 저전압 레벨(L2) 사이에 있다.
제2도 회로에서 워드 어드레스(ADD)가 결함 워드어드레스와 일치하지 않을 때 따라서 선택신호(SR)가 고레벨(H2)인 때 용장성 워드 구동기(11)의 출력신호가 저레벨이 되어 용장성 메모리셀 어레이(10)의 고전압 용장성 워드선(WL(R)+)이 저레벨이 되고 용장성 메모리셀 어레이(10)는 비선택상태로 진입한다. 이 경우에 선택신호(SR)는 워드 구동기(2)의 각 워드 구동장치의 기준전압으로서 이용되며 상기 데이터의 읽기 및쓰기 동작이 실행된다.
한편 워드 어드레스(ADD)가 PROM으로부터의 결함 워드 어드레스와 일치할 때 워드 어드레스의 비트에 대응하는 비교 게이트장치(131내지 13m)의 모든 출력신호가 전부 저레벨이 되어 선택신호(SR)는 저레벨이 된다. 이 경우에 선택신호(SR)의 저전압레벨(L2)은 상기와 같이 워드구동기(2)의 각 워드 구동장치로 입력되는 논리신호의 저전압레벨(L1)보다 더 낮게 된다. 따라서 워드 어드레스(ADD)가 결함회로부를 표시한 때 선택신호(SR)가 가장 낮은 전압레벨(L2)이 되어 각 워드구동장치의 트랜지스터(Q2, Q5)가 오프되고 트래지스터(Q1, Q4등)는 온되어 모든 고전압 워드선(WL+)의 전압은 저레벨 즉 비선택상태가 된다. 이 시점에서 용장성 워드 구동기(11)내에서는 트랜지스터(Q20)가 오프되고 트랜지스터(Q21)는 온되어 용장성 워드선(WL(R)+)이 고레벨이 되고 용장성 메모리셀 어레이(10)가 선택된다. 상기 방식으로 용장성 메모리셀 어레이(10)가 메모리셀 어레이(10)의 결함워드어드레스부 대신 억세스된다. 또한 워드어드레스(ADD)가 PROM에 기억된 결함 워드어드레스와 일치하지 않을 때 상기와 같이 선택신호(SR)가 고레벨(H2)이 되어 용장성 워드구동기(11)의 출력신호가 저레벨이 되어 용장성 메모리셀어레이(10)는 비선택상태로 된다. 제4도는 본 발명에 따른 다른 실시예의 반도체 메모리장치를 도시한 것이다. 제4도의 메모리장치는 제2도에 도시된 장치와 동일한 방식으로 결함회로부를 워드선 장치내의 용장성 회로부로 교체된다. 메모리장치는 메모리셀 어레이(1), 워드구동기(2), 워드어드레스용 어드레스버퍼(4), 디코더선(5), 용장성 워드선에 접속된 용장성 메모리셀(10), 용장성 워드구동기(11), 용장성 회로부의 어드레스를 기억하는 PROM(12), 및 입력 워드 어드레스(ADD)를 PROM(12)으로부터의 독출 데이터와 비교하는 비교 게이트회로(14)를 포함한다. 제5도에서 비트 어드레스용 어드레스 버퍼, 비트구동기, 입출력회로 등은 간략화하기 위해 도시하지 않았다.
제4도의 메모리장치에서 입력 워드 어드레스(ADD)가 PROM(12)으로부터의 결함 워드 어드레스와 일치하지 않을 때 제2도 장치와 동일한 읽기 및 쓰기동작이 실행된다. 즉 메모리셀 어레이(1)가 데이터의 읽기 및 쓰기동작이 실행되도록 워드 구동기(2)에 의하여 억세스된다.
한편 입력 워드 어드레스(ADD)가 PROM(12)으로부터의 결함 워드 어드레스와 일치할 때 선택신호(SR)는 비교 게이트회로도(14)로부터 출력된다. 다음에 상기 선택신호(SR)로 인하여 디코더선(5)의 모든 신호선이 비선택상태로 되어 메모리셀 어레이(1)에 인가되는 워드선 선택신호가 차단된다. 한편 용장성 워드 구동기(11)는 선택신호(SR)를 인가함으로써 워드선 선택신호를 용장성 메모리셀 어레이(10)로 출력한다. 결과적으로 용장성 메모리셀 어레이(10)가 선택되고 용장성 메모리셀 어레이(10)를 위한 읽기 및 쓰기동작이 실행된다.
제5도는 제4도의 메모리장치의 회로구조를 보다 상세히 도시한 것이다. 제5도에서 제2도에서와 동일한 소자는 동일한 참조번호로 표시하였다. 차이는 첫째 비교 게이트장치(141)에서 트랜지스터(Q14)의 콜렉터가 트랜지스터(Q18)의 베이스에 접속되어 있으며 트랜지스터(Q15)의 콜렉터가 트랜지스터(Q19)의 베이스에 접속되어 있다는 것이다. 이런 구성으로 인하여 비교 게이트장치(141)는 배타적 NOR 회로로서 동작한다.
더욱기 AND 게이트를 구성하는 다수의 다이오드(D2내지 Dn)와 저항기(R10), 및 멀티에미터 트랜지스터(Q23)가 덧붙여진다. 다이오드(D2내지 Dn)는 워드 어드레스(ADD)의 비트마다 제공되는 비교 게이트장치(141내지 14m)에 접속된다. 멀티에미터 트랜지스터(Q23)의 에미터는 디코더선(5)의 신호선과 용장성 워드 구동기(11)의 입력단자 즉 트랜지스터(Q20)의 베이스에 접속된다. 비교게이트장치(141내지 14m)로부터의 출력신호는 다이오드(D2내지 Dn)를 경우하여 멀티에미터 트랜지스터의 베이스에 각각 인가된다. 기준전압(VRF1)이 워드 구동기(2)의 ECL 게이트의 각 기준신호 입력단자(즉 트랜지스터(Q2, Q5)의 베이스)와 용장성 워드 구동기(11)의 기준신호 입력단자(즉 트랜지스터(Q21)의 베이스)에 각각 인가된다.
상기 반도체 메모리장치의 동작모드에 대하여 기술하겠다. 비교 게이트장치(141)는 배타적 NOR 회로를 구성하므로 입력 워드 어드레스 신호(ADD)와 PROM으로부터의 용장성 어드레스 신호가 모두 고레벨이거나 모두 저레벨인때 장치(141)는 고레벨 출력신호를 출력한다. 한편 그들중 하나가 고레벨이고 다른 하나가 저레벨일 때 장치(141)는 저레벨 출력신호를 출력한다.
더욱 상세히, 워드 어드레스 신호(ADD)가 고레벨인때 트랜지스터(Q14)는 온되고 트랜지스터(Q15)는 오프되어 출력 트랜지스터(Q18)의 베이스 전압은 저레벨이 된다. 이 시점에서 PROM으로부터 트랜지스터(Q17)의 베이스로 출력되는 결함 워드 어드레스 신호가 고레벨이라면 트랜지스터(Q17)는 온되고 트랜지스터(Q16)는 오프되어 출력 트랜지스터(Q19)의 베이스 전압은 고레벨이 된다. 결과적으로 출력신호가 고레벨이 된다.
워드 어드레스 신호(ADD)가 고레벨이고 결함 워드 어드레스 신호가 저레벨인때 트랜지스터(Q17)는 오프되고 트랜지스터(Q16)는 온되어 출력트랜지스터(Q19)의 베이스 전압은 저레벨이 되고 출력 트랜지스터(Q18)의 베이스 전압은 상기와 같이 저레벨이 된다. 다라서 출력신호는 저레벨이 된다.
워드 어드레스 신호(ADDR)가 저레벨인때 트랜지스터(Q14)는 오프되고 트랜지스터(Q15)는 온되어 출력 트랜지스터(Q19)의 베이스 전압이 저레벨이 된다. 이 시점에서 결함 워드 어드레스 신호가 저레벨이라면 트랜지스터(Q17)는 오프되고 트랜지스터(Q16)는 온되고 출력 트랜지스터(Q18)의 베이스 전압은 고레벨이되어 출력신호가 고레벨이 된다.
워드 어드레스 신호가 저레벨이고 결함 워드 어드레스 신호가 고레벨인때 출력 트랜지스터(Q18)의 베이스 전압은 저레벨이고 출력 트랜지스터(Q19)의 베이스 전압이 저레벨이 되어 출력신호는 저레벨이 된다. 상기와 같이 비교 게이트장치(141)는 워드 어드레스 신호(ADD)와 PROM으로부터의 결함 워드 어드레스 신호에 대하여 배타적 NOR 연산을 실행한다. 비교 게이트장치(141내지 14m)의 모든 출력은 다이오드(D2내지 Dn)와 저항기(R10)로 구성되는 AND 회로에 의하여 AND 연산이 된다. ADD회로는 선택신호(SR)를 멀티에미터 트랜지스터로 출력한다. 제5도의 회로에서 워드어드레스(ADD)가 결함 워드어드레스와 일치하지 않을 때 따라서 선택신호(SR)가 저레벨일 때 용장성 워드구동기(11)의 출력신호는 저레벨이 되고 용장성 메모리셀 어레이(10)의 고전압 용장성 워드선(WL(R)+)은 저레벨이고 용장성 메모리셀 어레이(10)는 비선택상태로 들어간다. 이 경우에 데이터의 정상적 읽기 및 쓰기동작이 실행된다. 반대로 워드어드레스(ADD)가 PROM으로 부터의 결함 워드 어드레스와 일치할 때 워드어드레스의 비트에 대응하는 비교게이트 장치(141내지 14m)의 모든 출력신호는 전부 고레벨이 되어 선택신호(SR)는 고레벨이 된다. 따라서 디코더선(5)의 모든 신호선이 멀티에미터 트랜지스터(Q23)에 의하여 고전압 레벨이 되어 메모리셀 어레이(1)의 모든 고전압 워드선(WL+)은 저전압레벨 즉 비선택 전압레벨이 된다. 동시에 용장성 워드 구동기(11)에서 트랜지스터(Q20)는 온되고 트랜지스터(Q21)는 오프되어 용장성 워드선(WL(R)+)이 고레벨이 되고 용장성 메모리셀 어레이(10)가 선택된다. 상기 방법으로 용장성 메모리셀 어레이(10)가 결함 워드 어드레스 회로부 대신 억세스된다.
바람직한 실시예에 대하여 이미 기술하였지만 본 발명의 기술적 사상의 범위내에서 각종의 수정과 교체가 가능하다.
예컨대 상기 실시예는 워드선에 대한 용장성 회로에 관한 것이지만 용장성 교환은 비트선에 대하여도 가능하다.
더욱이 용장성 메모리셀 어레이의 수는 하나로 한정되지 않는다. 2용장성 어드레스에 대하여 메모리장치는 2세트의 용장성 회로 즉 2용장성 메모리셀 어레이, 용장성 워드 구동기, PROM, 비교 게이트회로등을 갖추게 된다. 더욱이 제5도에서 ECL 게이트 대신 다이오드 매트릭스에 의하여 워드 구동기를 구성하는 것이 가능하다.

Claims (5)

  1. 입력 어드레스신호에 접속되며 결함 메모리셀을 위한 용장성구조를 가지는 바이폴라 트랜지스터형 반도체 메모리장치에 있어서, 상기 메모리장치는 메모리셀과 결함메모리셀을 포함하는 메모리셀 어레이(1) ; 용장성 메모리셀(10) ; 입력 어드레스신호를 받기위하여 동작적으로 접속되는, 입력 어드레스신호가 결함메모리셀의 소정의 어드레스를 비교하며 입력 어드레스신호가 결합메모리셀의 소정의 어드레스신호가 일치할 때 하이레벨 선택신호를 입력 어드레스신호가 소정의 어드레스신호와 일치하지 않을 때 로우레벨 선택신호를 출력하기 위한 용장성 어드레스 결정회로 ; 로 구성되며, 상기 용장성 어드레스 결정회로는 결합회로부의 어드레스를 기억하기 위한 메모리회로(12) ; 상기 메모리회로에 동작적으로 접속되는 입력어드레스와 상기 메모리회로의 어드레스를 비교하며 출력신호를 출력하기 위한 비교게이트(14) ; 및 상기 비교게이트로부터 출력신호를 받기 위하여 접속되는 멀티-에미터 트랜지스터(Q23) ; 입력 어드레스 신호와 선택신호를 받기 위하여 동작적으로 접속되는, 입력어드레스를 디코딩하며 입력 어드레스신호에 대응하는 디코딩된 출력신호를 출력하기위한 디코딩회로로 구성되며, 상기 디코딩회로는 출력라인을 가지는 어드레스 버퍼회로 ; 및 상기 어드레스 버퍼회로의 출력라인과 상기 멀티-에미터 트랜지스터의 에미터에 각각 접속되는 디코더라인(5) ; 디코딩된 출력신호를 받기 위하여 동작적으로 접속되며 상기 메모리셀 어레이에 동작적으로 접속되는, 선택신호가 로우레벨일 때 정상상태동안에 입력 어드레스신호에 대응하는 디코딩된 출력신호에 따라 상기 메모리셀 어레이를 인에이블하기 위한 구동회로(2) ; 및 상기 용장성 메모리셀 어레이와 상기 멀티-에미터 트랜지스터의 에미터에 접속되고 선택신호를 받기 위하여 접속되는, 선택신호가 하이레벨일 때 상기 용장성 메모리셀 어레이를 인에이블하고 장상상태동안 용장성 메모리셀 어레이를 디스에이블하기위한 용장성 구동회로(11) ; 상기 구동회로가 상기 메모리셀 어레이를 디스에이블하며 동시에 상기 용장성 구동회로는 상기 용장성 어드레스 결정회로가 하이레벨선택신호를 출력할 때 상기 용장성 메모리셀 어레이를 인에이블하는 비-선택상태에 있는 상기 디코딩회로로부터 출력되는 디코딩된 출력신호로 구성되어지는 것을 특징으로 하는 바이폴라 트랜지스터형 반도체 메모리장치.
  2. 제1항에 있어서, 상기 비교게이트(14)가 배타적 NOR 회로인 것을 특징으로 하는 용장성구조를 가지는 바이폴라 트랜지스터형 반도체 메모리장치.
  3. 제1항에 있어서, 상기 메모리회로(12)가 프로그램가능한 판독전용 메모리인 것을 특징으로 하는 용장성 구조를 가지는 바이폴라 트랜지스터형 반도체 메모리장치.
  4. 제1항에 있어서, 상기 구동회로(2)와 상기 용장성 구동회로(11)는 에미터-결합논리 게이트 ; 및 상기 에미터-결합논리 게이트와 상기 메모리셀 어레이사이에 접속되며 상기 메모리셀 어레이의 상기 메모리셀중의 하나를 인에이블하기 위한 구동 트랜지스터로 구동되는 것을 특징으로 하는 용장성 구조를 가지는 바이폴라 트랜지스터형 반도체 메모리장치.
  5. 제1항에 있어서, 상기 구동회로(2)가 상기 용장성 구동회로(11)가 다이오드 매트릭스에 의하여 형성되는 것을 특징으로 하는 용장성 구조를 가지는 바이폴라 트랜지스터형 반도체 메모리 장치.
KR1019850007704A 1984-10-19 1985-10-18 용장서 구조를 갖춘 반도체 메모리 장치 KR900008658B1 (ko)

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