JPS61120399A

JPS61120399A - 半導体記憶装置

Info

Publication number: JPS61120399A
Application number: JP59238581A
Authority: JP
Inventors: Tomoharu Awaya; 友晴粟屋; Isao Fukushi; 功福士
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-11-14
Filing date: 1984-11-14
Publication date: 1986-06-07
Also published as: JPH0334157B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、半導体記憶装置に関し、特に不良メモリセル
等の不良回路部分と置き換えて使用するための冗長回路
部分ををし、不良回路部分と冗長回路部分との切り換え
をこれらの各回路部分を駆動するドライブ回路のＥＣＬ
ゲートの入力端子および基準信号端子の電位を制御する
ことによって行うようにした半導体記憶装置に関する。

（従来の技術）第４図は、従来形の半導体記憶装置としてのバイポーラ
型メモリ装置を部分的に示す、同図のメモリ装置は、メ
モリセルアレイ１、ワードドライバ２、ワードデコーダ
３、およびワードアドレス用のアドレスバンファ４を具
備する。メモリセルアレイ１は、高圧側ワード線ＷＬ＋
と低圧側ワード線ＷＬ−およびピント線ＢＬとＢＬＢの
間に接続されたメモリセルＭＣを複数個備えている。各
メモリセルＭＣは周知のフリンブフロソプ型のものであ
る。ワードドライバ２は、それぞれワード線に対応する
複数のワードドライバユニット２ａ＋２ｂ、・・−・を
有する。各ワードドライバユニットは同じ構成を有して
おり、例えばワードドライバユニット２ａはエミッタが
共通接続されたトランジスタＱｌ、Ｑ２、これらのトラ
ンジスタの共通接続されたエミッタと低圧側電源端子Ｖ
ｅｅ間に接続、された定電流回路ＩＳＩ、トランジスタ
Ｑ１のコレクタと高圧側電源端子Ｖｅｅ間に接続された
負荷抵抗Ｒ１，トランジスタＱｌのコレクタにベースが
接続されたドライバ用のトランジスタＱ３を具備する。

アドレスバッファ４は複数のアドレスバッファユニット
を有し、１つのアドレスバッファユニット４ａは、エミ
ッタが共通接続されたトランジスタＱ７　、Ｑ８、定電
流回路■Ｓ３、負荷抵抗Ｒ３，Ｒ４、入力エミッタホロ
ワ回路を構成するトランジスタＱ９と定電流回路１５４
、基準電圧印加用のエミッタホロワ回路を構成するトラ
ンジスタＱ１０と定電流回路＋５５を備えている。また
ワードデコーダ３は、アドレスバッファユニット４ａの
出力を受けるマルチエミッタトランジスタＱ１１、Ｑ１
２、およびこれらのマルチエミッタトランジスタの各エ
ミッタが接続された複数の信号線を有するデコーダー線
５、およびデコーダー線５の各信号線と低圧側ｔａ端子
Ｖｅｅ間にそれぞれ接続された定電流源回路［５６，１
５７，ＩＳ８．１３９を具備する。

なお、アドレスバッファユニット４ａに相当するユニッ
トはワードアドレスの各ビットごとに設けられその出力
はそれぞれ２個のマルチエミッタトランジスタを介して
デコーダ線の５の各信号線に適宜接続されている。また
、デコーダ線５の各々は各ワードドライバユニット２ａ
　、　２ｂ　、−・・の入力に接続されている。

第４図のメモリ装置において、書き込みおよび読み出し
動作を行う場合には、ワードアドレスバッファ４にワー
ドアドレスＡＤＤを印加すると共に、図示しないビット
アドレスバッファにビットアドレスを印加する。ワード
アドレスＡＤＤの各ビットのレベルに応じて各アドレス
バッファユニット４ａ等からデコーダ線５の各信号線に
マルチエミッタトランジスタＱｌｌ　、　Ｑ１２等を介
して高レベルまたば低レベルの信号が印加される。デコ
ーダ線５の各信号線はそれぞれ複数のマルチエミッタト
ランジスタと接続されておりこれらのマルチエミッタト
ランジスタの出力のうち少なくとも１つが高レベルであ
れば該信号線の電位は高レベルとなる。そして、ワード
ドライバユニット、例えば、２ａの入力トランジスタＱ
１のベースに接続された信号線が低レベルになると該ワ
ードドライバユニット２ａが高レベルのワード線選択信
号を出力して高圧側ワードｖＡＷＬ＋に印加する。この
ようにしてワード線が選択されると共に、図示しないビ
ットデコーダ等により１対のビット線ＢＬおよびＢＬＢ
が選択される。このようにして選択されたワード線およ
びピント線対に接続されたメモリセルＭＣに対してデー
タの書き込みまたは読み出しが行われる。

ところが、上述のような従来形のメモリ’Ａ’ｌｌにお
いては、特にバイポーラ型メモリ装置等の高速度のメモ
リ装置の場合、冗長メモリセル等が設けられていなかっ
た。このため、例えばメモリセルアレイ１内のあるメモ
リセルあるいはあるワード線に接続されたワードドライ
バユニット等が不良である場合はメモリ装置自体が不良
品となり、半導体メモリ装置の製造歩留りを高くするこ
とができないという不都合があった。

（発明が解決しようとする問題点）本発明は、前述の従来形における問題点に讃み、半導体
記憶装置において、極めて暦車な回路構成により不良回
路部分と冗長回路部分との切り換えが行われるようにし
、かつ記憶装置の製造歩留りの向上を図ることを目的と
するものである。

（問題点を解決するための手段）本発明に係わる半導体記憶装置においては、ワードドラ
イバまたはビットドライバをＥＣＬ回路によって構成し
、冗長アドレス判定回路から出力される切換制御信号す
なわち冗長回路選択信号を冗長回路用ドライバのＥＣＬ
回路入力および通常回路用ドライバのＥＣＬ回路の５Ｌ
＃電圧端子に印加する構成が用いられる。

（作　用）上述のような手段を用いることにより、記憶装置に木来
設けられている回路を有効に利用ししたがって］ｆｔＬ
な回路構成により、冗長アドレス判定回路から出力され
る切換制御信号によって不良回路部分のドライバが非選
択状態にされかつ冗長回路用ドライバが選択状態にされ
、冗長切換が極めて的確に行われる。

（実施例）以下、図面により本発明の詳細な説明する。

第１図は、本発明の１実施例に係わる半４体記ｔα装置
の概略を示す、同図の記憶装置は、−例としてワード線
単位で不良回路部分と冗長回路部分との切り換えを行う
ようにしたものであり、メモリセルアレイ１、ワードド
ライバ２、ワードアドレス用アドレスバッファ４、デコ
ーダ線５等の他に、冗長ワード線に接続された冗長メモ
リセルアレイＩＯ１冗長ワードドライバｌｌ、冗長回路
部分のアドレスを記憶するプログラマブルリードオンリ
メモリ　（以下、単にＦＲＯＭと称する）１２、および
入力ワードアドレスＡＤＤとＰＲＯＭ１２からの読み出
しデータを比較する比較ゲート１３を具備する。

なお、第１図においては、ビットアドレス用アドレスバ
フファ、ピントドライバ、および入出力回路等の図示は
省略されている。

第１図の記憶装置においては、書き込みおよび読み出し
動作は第４図の回路と同様にワードアドレスＡＤＤおよ
び図示しないビットアドレス用のアドレスバッファにビ
ットアドレスを印加して行われる。そしてこの時、ワー
ドアドレスＡＤＤが比較ゲート１３に印加されＰＲＯ？
’ｌ１２からの不良回路部分例えば不良ワードを示すア
ドレスデータと比較される。この比較の結果、両者のア
ドレスが一致しない場合には冗長回路選択信号（以下、
単に選択信号と称する）ＳＲが出力されず、ワードドラ
イバ２によって第４図の場合と同様の手段でメモリセル
アレイ１がアクセスされデータ読み出しまたはデータ書
き込みが行われる。

これに対して、ワードアドレスＡＤＤとＰＲＯＭ１２か
ら入力される不良ワードアドレスとが一致した場合には
選択信号ＳＲ’が出力され各ワードドライバ２および１
１に印加される。ワードドライバ２は選択信号ＳＲの印
加によってインヒビントされ、メモリセルアレイ１に印
加されるべきワード線選択信号が遮断される。これに対
して、冗長ワードドライバ１１は選択信号ＳＲの印加に
より冗長メモリセルアレイ１０にワード線選択信号を入
力する。これにより、冗長メモリセルアレイ１０が選択
されて該メモリセルアレイｌＯに対してデータの書き込
みまたは読み出しが行われる。

第２図は、第１図の記憶装置の詳細な回路構成を示す、
同図の回路は、前述の第４図の回路に冗長メモリセルア
レイＩＯ１冗長ワードドライバ１１゜および比較ゲート
回路１３を追加し、かつ該比較ゲート回路１３の出力す
なわち選択信号ＳＲを、ワードドライバ２の各ワードド
ライバユニットの基準電圧端子すなわちトランジスタＱ
２．Ｑ５等のベース、および冗長ワードドライバ１１の
入力すなわちトランジスタＱ２０のベースに印加するよ
うにしたものである。その他の部分は第４図の回路と同
じ構成を有している。冗長メモリセルアレイ１０は、高
圧側ワード′４ｒＡ引、（Ｒ）十と低圧側ワード線ＷＬ
（Ｒ）−との間およびメモリセルアレイＩと共通のビッ
ト線対ＢＬ　、　ＢＬｎの間に接続されたメモリセルＭ
Ｃを有する。冗長ワードドライバ１■は、ワードドライ
バ２の各ワードドライバユニットと同じ構成を有し、ト
ランジスタＱ２０　、　Ｑ２１　、　Ｑ２２、抵抗Ｒ８
および定電流回路ｌ５１４を有する。なお、トランジス
タＱ２１のベースには基準電圧ＶＲＦ５が追加されてい
る。

比較ゲート回路１３はワードアドレスＡＤＤの各ピント
に対応して設けられ、トランジスタＱ１３゜Ｑ１４．・
・・−Ｑ１９、定電流回路１５１０　、　ｌ５ＩＩ　、
　１５１２　、１５１３、ダイオードＤＩ、抵抗Ｒ５，
Ｒ６，Ｒ７によって構成される。トランジスタＱ１３、
ダイオードＤ１および定電流回路ｌ５ＩＯは入力エミッ
タホロヮ回路を構成する。トランジスタＱ１４．Ｑ１５
のエミッタは共通接続され定電流回路ｌ５１１を介して
低圧側電源端子Ｖ１３６に接続されている。トランジス
タＱ１６゜Ｑ１７のエミッタも共通接続され定電流回路
１５１２を介して低電圧側電源端子ＶＣＣに接続されて
いる。

なお、トランジスタＱ１５およびＱ１６のベースにはそ
れぞれ基準電圧ＶＲＦ３およびＶＲＦ４が印加され、か
つトランジスタＱ１７のベースには図示しない不良アド
レス記憶用のＦＲＯＭの出力が印加される。トランジス
タＱ１４　、　Ｑ１６のコレクタは共にトランジスタＱ
１９のヘースに接続され、トランジスタＱ１５およびＱ
１７のコレクタは共にトランジスタＱ１Ｂのベースに接
続されている。トランジスタＱ１８．Ｑ１９および定電
流回路１５１３は論理和（ＯＲ）回路を構成する。

以上のような構成を有する半導体記［装置の動作を説明
する。比較ゲート回路１３は、排他的論理和（ＥＯＲ）
回路を構成しており、入力されるワードアドレス信号Ａ
ＤＤおよびＰＲＯ？１からの不良アドレス信号が共に高
レベル共に低レベルの場合に低レベルの選択信号ＳＲを
出力し、これらの入力信号の一方が高レベル他方が低レ
ベルの場合には高レベルの選択信号ＳＲを出力する。よ
り詳細に説明すると、ワードアドレス信号ＡＤＤが高レ
ベルの場合にはトランジスタＱ１４がオン、トランジス
タＱ１５がオフとなり、出力トランジスタＱ１９のベー
ス電位が低レベルになる。このとき、ＦＲＯＭからトラ
ンジスタＱ１７のベースに入力される不良ワードアドレ
ス信号が高レベルであればトランジスタＱ１７がオン、
トランジスタＱ１６がオフとなるから出力トランジスタ
Ｑ１８のベース電位も低レベルとなり選択信号ＳＲが低
レベルとなる。ワードアドレス信号ＡＤＤが高レベルで
あって不良ワードアドレス信号が低レベルの場合には、
トランジスタＱ１７がオフ、トランジスタＱ１６がオン
となるため出力トランジスタＱ１９のベース電位は低レ
ベルとなるが出力トランジスタＱ１８のベース電位は高
レベルとなっている。したがって、選択信号ＳＲは高レ
ベルとなる。ワードアドレス信号ＡＤＤが低レベルの場
合には、トランジスタＱ１４がオフ、ト、ランジスタＱ
１５がオンとなって出力トランジスタＱ１Ｂのベースが
低レベルとなる。このとき、不良ワードアドレス信号が
低レベルであればトランジスタＱ１７がオフ、トランジ
スタＱ１６がオンとなって出力トランジスタＱ１９のベ
ースも低レベルとなるから選択信号ＳＲが低レベルとな
る。ワードアドレス信号が低レベルであって不良ワード
アドレス信号が高レベルの場合には、出力トランジスタ
Ｑ１８のベースは低レベルとなるが出力トランジスタＱ
１９のベースが高レベルとなるため選択信号ＳＲは高レ
ベルとなる。すなわち、比較ゲート回路１３はワードア
ドレス信号ＡＤＤおよびＰＲＯ？Ｉから入力される不良
ワードアドレス信号の排他的論理和演算を行う。

なお、比較ゲート回路１３から出力される選択信号ＳＲ
の出力のレベルＨ２、Ｌ２は、第３図に示すように、抵
抗Ｒ５によってワードドライバ２の入力信号等の論理信
号レベルＨ１、Ｌ　１に対して低電圧側にレベルシフト
されている。

第２図の回路において、ワードアドレスＡＤＤが不良ワ
ードアドレスと一致しない場合、したがって選択信号Ｓ
Ｒが高レベルＨ２の場合には冗長ワードドライバ１１の
出力が低レベルとなり冗長メモリセルアレイｌＯの高圧
側ワード綿ＷＬ（Ｒ）十が低レベルとなって、該冗長メ
モリセルアレイｌＯは非選択状態となる。そして、選択
信号ＳＲがワードドライバ２の各ワードドライバユニ・
ノドの基準電圧として使用され、第４図において説明し
たようなデータの読み書き動作が行われる。

これに対して、ワードアドレスＡＤＤとＦＲＯＭから入
力される不良ワードアドレスとが一致する場合は前述の
動作によって各ビットに対応る比較ゲート回路１３の出
力がすべて低レベルとなり、選択信号ＳＲが低レベルと
なる。そして、該選択信号ＳＲの低レベルの電位Ｌ２は
前述のようにワードドライバ２の各ワードドライバユニ
ットに入力される論理信号の低レベルの電位Ｌｌよりも
さらに低レベルとされている。したがって、ワードアド
レスＡＤＤが不良回路部分を指示している場合には、選
択信号ＳＲが最も低いレベルＬ２となり各ワードドライ
バユニットのトランジスタＱ２゜Ｑ５等がカットオフ、
トランジスタＱ１．Ｑ４等がオンとなってメモリセルア
レイ１のすべての高圧側ワード線ＷＬ＋の電位が低レベ
ルすなわち非選択レベルとなる。そして、このとき、冗
長ワードドライバ１１においてトランジスタＱ２０がカ
ットオフ、トランジスタＱ２１がオンとなるから、冗長
ワード線−Ｌ　（Ｒ）十が高レベルとなり冗長メモリセ
ルアレイ１０が選択される。このようにして、メモリセ
ルアレイｌ内の不良ワードに代えて冗長メモリセルアレ
イ１０がアクセスされる。なお、ワードアドレスＡＤＤ
がＦＲＯＭに記憶された不良ワードアドレスと一致しな
い場合には選択信号ＳＲが前述のように高レベルＨ２と
なるから、冗長ワードドライバ１１の出力が高しヘルと
なり、したがって冗長メモリセルアレイｌＯは非選択と
なる。

なお、トランジスタＱ２１のベースに印加されている基
準電圧ＶＲＦ５は選択信号ＳＲの高レベル電位Ｈ２と低
レベル電位Ｌ２の中間の値とされる。

なお、上述においては、ワード線用の冗長回路について
説明したが、本発明によれば、ピント線等についても同
様の回路によって冗長切換を行うことができることは明
らかである。

（発明の効果）以上のように、本発明によれば、バ・イボ−ラメモリ装
置に従来から設けられているワードドライバ等ＥＣＬゲ
ートの基準電圧端子に冗長回路選択信号ＳＲを印加する
という極めて簡単な構成により、半導体記憶装置におけ
る冗長回路切換を的確に行うことが可能となり、また冗
長回路切換をおなうために必要なハードウェア量が最小
限に押さえられ記憶装置の集積度の低下が防止される。

【図面の簡単な説明】

第１図は本発明の１実施例に係わる半導体記憶装置の概
略を示すブロック回路図、第２図は第１図の装置の詳細
を示すブロック回路図、第３図は第２図の装置における
各部の信号を示す波形図、そして第４図は従来形の半導
体記憶装置の概略を示すブロック回路図である。 ■・・・メモリセルアレイ、２・・・ワードドライバ、
３・・・ワードデコーダ、４・・・ワードアドレスバッファ、５・・・デコーダ線、ｌＯ・・・冗長メモリセルアレイ、１１・・・冗長ワードドライバ、１２・・・プログラマブルリードオンリメモリ、１３・
・・比較ゲート回路、Ｑｌ、Ｑ２．・−・、Ｑ２２・・・トランジスタ、Ｒ１
、Ｒ２，・−１Ｒ８・・・抵抗、ＴＳＩ、ＩＳ２．・・・、　１５１４・・・定電流回路
、Ｄｌ・・・ダイオード。

Claims

【特許請求の範囲】

　メモリセルアレイ、ＥＣＬゲートとドライバトランジ
スタとを有しメモリセルアレイのメモリセルを駆動する
ドライブ回路、冗長メモリセルアレイ、ＥＣＬゲートと
ドライバトランジスタとを有し冗長メモリセルアレイの
メモリセルを駆動する冗長回路用ドライブ回路、および
入力アドレスが不良回路部分のアドレスと一致するか否
かを判定する冗長アドレス判定回路を具備し、冗長アド
レス判定回路から出力される切換制御信号を冗長回路用
ドライブ回路のＥＣＬゲート入力および前記ドライブ回
路のＥＣＬゲートの基準信号端子に印加することを特徴
とする半導体記憶装置。