JPS59229785A

JPS59229785A - バイポ−ラ型ｒａｍ

Info

Publication number: JPS59229785A
Application number: JP58102570A
Authority: JP
Inventors: Kazuyasu Akimoto; 秋元　一泰; Tetsuo Nakano; 哲夫中野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-06-10
Filing date: 1983-06-10
Publication date: 1984-12-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、バイポーラ型トランジスタにより構成され
たＲＡＭ　（ランダム・アクセス・メモリ）に適用して
有効な技術に関するもので、例えば、高速バイポーラ型
ＲＡＭに使用して有効な技術に関するものである。

〔背景技術〕

第１図には、本Ｍ発切に先立って本発明者が考えた書込
回路ＷＡの回路図が示されている。

この書込回路ＷＡは、書込み動作モードにおいて内部ラ
イトイネーブル信号Ｗτがロウレベルにされるので、差
動トランジスタＱ３がオフとなり、データ人力バッファ
ＤＩＢからの書込みデータ信号ｄ　ｉｎ、　　ｄ　ｌｎ
を受ける他の差動トランジスタＱｌ。

Ｑ２のうち一方がオン状態に、他方がオフ状態になる。

したがって、エミッタフォロワ出力トランジスタＱ４．
Ｑ５を通した出力電圧Ｖｌ、Ｖ２は、読み出しのための
基準電圧Ｖｒｅｆｃに対して一方がロウレベルに、他方
がＶｒｅｆｃと同レベルになるという書込み信号である
。この出力電圧Ｖｌ、Ｖ２は、代表として示されている
相補データ線り、　Ｄにエミッタがそれぞれ接続された
トランジスタＱ６、Ｑ７のようなセンスゲートを構成す
るトランジスタのベースに供給される。したがって、上
記ロウレベルの書込み信号を受レノるトランジスタＱ７
　（又はＱ６）がオフ状態となってデータ線Ｄ（又は石
）に誓込み電流が流れ、上記Ｖｒｅｆｃレベルの書込み
信号を受けるトランジスタＱ６（又はＱ７）がオン状態
となつてデータ線Ｄ（又はＤ）に書込み電流を流さない
という書込み動作を行う。

上記出力トランジスタＱ４．Ｑ５のエミ・ツタは、同様
な他のデータ線のセンスゲートに対しても共通に接続さ
れるため、その寄生容量値が比較的大きな値になる。し
たがって、ロウレベルの書込み信号の立ち下がりの速度
を速（するため、上記出力トランジスタＱ４．Ｑ５のエ
ミッタには、比較的大きな電流値の電流を流す必要があ
る。

本願発明者は、上記出力トランジスタＱ４．　Ｑ５のう
ち、一方のみがロウレベルの書込み信号を形成するもの
であることに着目して、その無効電流の削減を図ること
を考えた。

〔発明の目的〕

この発明の目的は、低消費電力化を図ったバイポーラ型
ＲＡＭを提供することにある。

この発明の他の目的は、高速書込み動作化を図ったバイ
ポーラ型ＲＡＭを提供することにある。

この発明の稍記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、書込み動作モードにおいて、書込み信号を形
成する一対の出力トランジスタに対して択一的にロウレ
ベルを形成する定電流を流すようにすることによって、
無効電流の削減を達成するものである。

〔実施例〕

第２図には、この発明の一実施例の回路図が示されてい
る。同図のバイポーラ型ＲＡＭは、公知の半導体集積回
路の製造技術によって、１個のシリコンのような半導体
基板上において形成される。

端子ＸＡＯないしＸＡｋ、ＹＡＯないしＹＡＩ。

Ｄｏｕｔ　＋　　Ｄｉｎ、ｃｓ、ＷＥ、−Ｖｅｅ及びＧ
ＮＤは、その外部端子とされる。

メモリセルは、その１つが具体的回路として示されてい
るように、特に制限されないが、そのベース、コレクタ
間が互いに交差結線された駆動ｎｐｎ）ランジスタＱ１
２．Ｑ１３と、そのコレクタにそれぞれ設けられた負荷
ｐｎｐ）ランジスタＱ１４．Ｑ１５とで構成されたフリ
ップフロップが用いられている。上記駆動ｎ−ｐｎ）ラ
ンジスタＱ１２．Ｑ１３は、特に制限されないが、マル
チエミッタ構造とされる。そして、その一方のエミッタ
が共通化され、他方のエミッタがメモリセルの入出力端
子とされ、代表として示されている一対の相補データ（
又はディジット）線ＤＯ，Ｄ。

にそれぞれ接続される。なお、上記駆動ｎｐｎトランジ
スタＱ１２．Ｑ１３は、ベース及びコレクタがそれぞれ
共通接続された２つのトランジスタにより、それぞれ構
成するものとしてもよい。また、上記負荷トランジスタ
Ｑ１４．Ｑ１５は、並列形態にされた負荷抵抗とクラン
プダイオードとに置き換えるものであってもよい。

上記負荷トランジスタＱ１４．Ｑ１５の共通化されたエ
ミッタは、代表として示されているワード線ＷＯに接続
される。

上記代表として示されているメモリセルを中心として、
横の行には同様なｍ個のメモリセルが配置され（同図で
は、ブラックボックスにて１個のみが示されている）、
上記ワード線ＷＯに接続される。この横の行には、上記
ワード線ＷＯに対応した保持電流線ＳＴＯが設けられて
おり、メモリセルの駆動トランジスタＱ１２．Ｑ１３の
上記共通化された一方のエミッタが接続される。同様に
代表として示された他の行（ワード線Ｗ　ｎ　、保持電
流ｔＪＩ　Ｓ　Ｔ　ｎ　）についても上記同様にメモリ
セルが接続される。これらの保持電流線ＳＴＯ，ＳＴｎ
には、メモリセルへの保持電流を形成する定電流源１ｓ
ｔ（図示せず）がそれぞれ設けられている。

また、縦の列には、上記同様なｎ個のメモリセルが配置
され、相補データ線ＤＯ，ＤＯにその入出力端子が共通
に接続される。このよう行９列にｍ　ｘ　ｎ個のメモリ
セルが配置され、メモリアレイＭ−ＡＲＹが構成される
。

代表として示された上記ワード線ＷＯ，Ｗｎは、アドレ
スデコード信号ＸＯ，Ｘｎを受けるワード線駆動トラン
ジスタＱＩ６．Ｑ１７により、選択／非選択が行われる
。これらのアドレスデコード信号Ｘ（Ｌ　Ｘｎは、Ｘア
ドレスデコーダＸ−ＤＣＲによって形成される。

図示しない適当な回路装置から供給されるアドレス信号
は、外部端子ＸＡＯないしＸＡｋを介してアドレスバッ
ファＸＡＢＯないしＸＡＢｋに入力される。これらのア
ドレスバッファＸＡＢＯないしＸＡＢｋは、入力アドレ
ス信号に従った非反転アドレス信号１反転アドレス信号
を形成して上ＥｘアドレスデコーダＸ−ＤＣＨに伝える
。これによりＸアドレスデコーダＸ−ＤＣＲカ月つのワ
ード線選択信号を形成するので、１つのワード線選択が
行われる。

代表として示された相補データ線ＤＯ，ＤＯは、カラム
スイッチとしてのトランジスタＱ１Ｂ、Ｑ２０を介して
、図示しない他の相補データ線に対しても設けられた定
電流源Ｉｒに接続される。

上記カラムスイッチとしてのトランジスタＱ１８゜Ｑ２
０のベー・スには、ＹアドレスデコーダＹ−ＤＣＲで形
成されたアドレスデコード信号ＹＯが印加される。

図示しない適当な回路装置から供給されたアドレス信号
は、外部端子ＹＡＯないしＹＡＩを介してアドレスバッ
ファＹＡＢＯないしＹＡＩ３１に入力される。これらの
アドレスバッファＹへＢＯないしＹＡＢＩは、入力アド
レス信号に従った非反転アドレス信号５反転アドレス信
号を形成して上記ＹアドレスデコーダＹ−ＤＣＨに伝え
る。これによりＹアドレスデコーダＹ−ＤＣＲが１つの
データ線選択信号を形成するので、上記一対のデータ線
選択が行われる。

この実施例では、特に制限されないが、非選択時のデー
タ線に所定のバイアス電圧を与えるために、次のバイア
ス回路が設けられる。

そのコレクタに回路の接地電位が与えられたトランジス
タＱ２１のベース、コレクタ間に直列形態とされたダイ
オードＤ３と抵抗Ｒ６が設けられる。そして、この直列
ダイオードＤ３と抵抗Ｒ６は、上記カラムスイッチトラ
ンジスタと同様なトランジスタＱ１９を介して上記同様
な定電流源■ｒに接続される。上記トランジスタＱ２１
は、特に制限されないが、マルチエミッタ構造とされ、
それぞれ相補データ線Ｄｏ、Ｉ）Ｑに接続される。

一方、この相補データ１９ｔＤｏ、ｒ）Ｏには、微小定
電流源に結合されている。すなわち、定電圧Ｖｂ１をベ
ースに受け、エミッタに抵抗が設けられたトランジスタ
Ｑ２３　（Ｑ２４）により、常時微小定電流の吸い込み
を行っている。

これにより、非選択時のデータ線電位は、約ダイオード
Ｄ３の順方向電圧とトランジスタＱ２１のベース、エミ
ッタ間電圧とを加えた電圧でバイアスされる。なお、相
補データ線Ｄｏ、Ｄｏが選択された時には、定電流源Ｉ
ｒで形成した選択電流１ｒがトランジスタＱ１９を通し
て抵抗Ｒ６に流れるのでトランジスタＱ２１がオフして
、相補データ線ＤＯ，ＤＯは選択されたメモリセルの記
憶情報に従った電位にされる。

代表として示された行のメモリセルの書込み／読み出し
のために、相補データ線ＤＯ，ＤＯには、そのエミッタ
が結合された電流切り換えスイッチ（センスゲート）ト
ランジスタＱ７．Ｑ６が設けられる。これらのトランジ
スタＱ７．Ｑ（ｉのコレクク出力は、センスアンプＳＡ
の入力に伝えられる。センスアンプＳΔは、その増幅動
作を行・）とともに、Ｅ　ＣＬ　（Ｅｍｉｔｔｅｒ　　
Ｃｏｕｐｌｅｄ　　Ｌｏｇｉｃ）で構成されたデータ出
力バッファＤＯＢの入力レベルに合致さた出力信号を形
成する。

データ出力バッファＤＯＢは、外部＠　′ｆＤ　（ＩＬ
Ｉ　ｔから送出する読み出し出力信号を形成する。

上記センスゲートトランジスタＱ？、Ｑ６のベースには
、書込回路ＷＡの出力電圧Ｖｌ、Ｖ２が印加される。

この出力電圧Ｖｌ、Ｖ２を形成する書込回路ＷＡは、差
動形態のトランジスタＱ１〜Ｑ３と、その共通エミッタ
に設けられた定電流源と、上記トランジスタＱｌ、Ｑ２
のコレクタにそれぞれ設けられた抵抗Ｒ１，Ｒ２と、こ
の抵抗Ｒ１，Ｒ２とトランジスタＱ３のコレクタとの共
通接続点と、接地電位との間に設けられた抵抗Ｒ３とで
構成される。上記トランジスタＱ１．Ｑ２のベースには
、後述するデータ人力バッファＤＩＢからの書込みデー
タ信号ｄ　ｉｎ、　　ｄ　ｉｎが印加され、トランジス
タＱ３のベースには、後述する制御回路Ｃ０ＮＴからの
内部ライトイネーブル信号Ｗ　ｅが印加される。

この実施例では、上記書込回路ＷＡの無効電流を削減す
るため、出力電圧Ｖｌ、Ｖ２を形成するエミッタフォロ
ワ出力トランジスタＱ４．Ｑ５のエミッタに、差動トラ
ンジスタＱ３１．Ｑ３０で構成された電流切り換え回路
を介して定電流源Ｉが設けられる。そして、上記一方の
差動トランジスタＱ３１のベースには、後述するデータ
入力バッファＤＩＢで形成された非反転データ信号ｄｉ
ｎが印加され、他方の差動トランジスタＱ３０のベース
には、反転データ信号ｄｉｎが印加されることによって
、上記定電流源Ｉの定電流が択一的に流れる。

上記データ人力バッファＤＩＢは、次の回路構成とされ
る。外部端子Ｄｉｎから供給された書込みデータ信号を
受は益トランジスタＱ８と、そのベースに入力信号を識
別するための基準電圧Ｖｂ２が印加されたトランジスタ
Ｑ９とが差動形態にされる。この差動トランジスタＱＢ
、Ｑ９のコレクタにそれぞれ抵抗Ｒ４，Ｒ５が設けられ
る。そして、この差動トランジスタＱＢ、Ｑ９のコレク
タ出力は、エミッタフォロワトランジスタＱ２５．Ｑ２
６のベースに印加され、これらのＩ−ランジスタＱ２５
、Ｑ２６のエミッタから上記書込回路ＷＡに伝えられる
相補データ信号ｄ　ｉｎ、　　ｄ　ｉｎが出力される。

上記差動トランジスタＱＢ、Ｑ９の共通エミッタには、
差動トランジスタＱＩＯのコレクタが接続される。この
トランジスタＱＩＯのベースには、上記内部ライトイネ
ーブル信号；を識別するための基準電圧ｖｂ３が印加さ
れる。上記トランジスタＱＩＯと差動形態にされたトラ
ンジスタＱｌｌのベースには、上記内部ライトイネーブ
ル信号；ｉが印加さる。このトランジスタＱｌｌのコＬ
／クタは、ダイオードＤＩ、Ｄ２を通して上記差動トラ
ンジスタＱ８．Ｑ９のコレクタに接続される。

そしん、この差動トランジスタＱ１０．Ｑｌｌの共通エ
ミッタに定電流源が設けられる。

また、外部端子ＷＥ、Ｃ３から供給された制御信号を受
ける制御回路Ｃ０ＮＴにより、上記データ出力バッファ
ＤＯＢの動作制御信号と、上記書込回路ＷＡ及びデータ
人力バッファＤＩＢに供給される上記内部ライトイネー
ブル信号７；が形成される。

この実施例回路の動作を次に説明する。

今、端子Ｃ８がロウレベルとされ、端子ＷＥがロウレベ
ルとされる書込み動作モードにおいては、上記内部ライ
トイネーブル信号７；が電圧Ｖｂ３より低くなってデー
タ人力バッファＤＩＢのトランジスタＱｌｌがオフ状態
となり、トランジスタＱ１０がオン状態となるので外部
端子Ｄｉｎからの信号に従った相補データ信号ｄ　ｉｎ
、　　ｄ　ｉｎが書込回路ＷＡに伝えられる。

書込回路ＷＡのトランジスタＱ３は、」ユ記内部ライト
イネーブル信号ｖｉ　ｅがロウレベルとｆ、ｒ−、た時
オフ状態になり、上記データ信号（’−１ｎ、（’、　
ｆｉｌを受ける差動トランジスタＱ１．．に１．２４ｍ
より、ハイレベル、ロウレベルの書込め信号を形成する
。

今、非反転データ信号ｄｉｎがハイＬ・ベルで、反転デ
ータ信号ｄｉｎがロウレベルなら、トランジスタＧ）−
３１がオン、Ｑ３０がオフ状態とｆ、ｆ？７ため、トラ
ンジスタＱ４１にのみ定電流■が流れ、トランジスタＱ
５にはほとんど電流が泣第１ずトランジスタＱ６のベー
ス電流のみ流れる。その結里、出力電圧■１はロウレベ
ルとなり、出力電圧■２はトランジスタＱ５にほとんど
電流が流れないためハイレベルとなる。このとき、上記
非反転データ信号ｄｉｎを受ける差動トランジスタＱ３
１がオン状態となるので、上記出力電圧ｖ１を形成する
ための定電流■を流すものとなる。これにより、センス
ゲートトランジスタＱ７がオフ状態となってデータ線Ｄ
Ｏが選択されたとき書込みｍ流１ｒを流すので、ワード
線の選択動作によって選択されたメモリセルへの書込み
が行われる。このように本実施例の書込回路ＷＡは、ト
ランジスタＱ３１又はＱ３０のオン、オフ状態によりロ
ウレベルの出力電圧Ｖ１又はｖ２を形成する方の出力ト
ランジスタ側にのみ上記定電流Ｉを択一的に流すように
するものである。なお、上記の電流がほとんど流れない
出力トランジスタＱ５（又はＱ／ｌ）け、１！ｅ述する
基ｆ！ｆｌ圧Ｖｒｅｆｃより高いレベルの出力電圧Ｖ２
（又はＶｌ）を形成することにより、センスゲ−１・ト
ランジスタＱ６　（又はＱ　７　）をオン状態としζ、
上記選択されたデータ線ＤＯ（又はＤＯ）の書込み電流
Ｉｒを吸収してしまうものである。本願においては、こ
のような書込み方式を３値書込みと定義するものである
。

上記データ出力バッファＤＯＢは、端子ＷＥがハイレベ
ルとされ、端子Ｃ８がロウレベルとされた時に動作状態
にされる。この時、データ入力バッファＤＩＢは、端子
ＷＥのハイレベルにより上記ライトイネーブル信号ｗｅ
がハイレベルになっているため、トランジスタＱＩＯが
オフし、トランジスタＱｌｌがオンしてダイオードＤＩ
、Ｄ２を通して抵抗Ｒ４，Ｒ５に１／２づつの定電流を
流す。したがって、外部端子Ｄｉｎからの信号に無関係
にその出力レベルを中間レベルに固定する。

また、書込み回路ＷＡは、上記ライトイネーブル信号ｗ
ｅがハイレベルになっているため、１〜ランジスタＱｌ
、Ｑ２がオフし、トランジスタＱ３がオンして選択され
たメモリセルの保打電圧の中間レベルに設定された読み
出し基準電圧Ｖｒｅｆｃを形成して上記トランジスタＱ
６．Ｑ７のベースに伝える。そして、上記データ入力バ
ッファＤＩＢの出力の中間レベルにより、上記差動トラ
ンジスタＱ３０．Ｑ３１には、定電流■が１／２づつ流
れるので、上記基準電圧Ｖｒｅｆｃを形成することがで
きる。この実施例では、上記外部端子Ｄｉｎからの信号
が変化してもデータ入力バッファＤＩＢの出力が一定の
固定レベルになっているため、このような読み出し動作
モードにおいて、無意味な信号がトランジスタＱｌ、Ｑ
２のベースに伝えられないから、そのベース、コレクタ
間の寄生容量を介して基準電圧Ｖｒｅｆｃにノイズが発
生することを防止することもできる。

〔効　果〕

ｆｉｌ書込回路ＷＡにおいて、ロウレベルの書込み電圧
を形成するための定電流をその書込みデータ信号に従っ
て選択的に流すようにすることによって、必要な定電流
源の数を削減することができるという効果が得られる。

（２）上記（１１により、消費電流を削減することがで
きるから低消費電力化を達成することができるという効
果が得られる。らなみに、上記定電流■の電流値は、高
速書込み動作化を達成するためには、約４ｍＡ程度と大
きな電流値に設定されるものであり、特に、×４ビット
のように複数ビットからなるデータ信号を並列的に書込
み／読み出しを行うバイポーラ型ＲＡＭにあっては、１
６ｍＡもの消費電流の削減を図ることができるものであ
る。

（３）上記（１１により、同じ消費電力とする場合には
、定電流Ｉの電流値を２倍に大きくできるから、その高
速書込み動作化を達成することができるという効果か得
られる。

以上本発明考によってなされた発明を実施例に基づき具
体的に説明したが、この発明は」、記実施例に限定され
るものではなく、その要旨を逸脱しない糺囲で種々変更
可能であることはいうまでもない。例えば、上記出力Ｉ
−ランジズタＱ　＝１　及びＱ５ば、ダーリンＩ・ン形
態のトランジスタにより構成するものであってもよい。

また、読み出し動作モードにおい°ζ、上記基準電圧■
ｒ　ｅ　ｆ　ｃ’＞、−形成するために、再出力トラン
ジスタＱ４，０．５に高抵抗負荷等を設けるよ・）にす
るもってあってもよい。

この場合には、前記データ人カバノフ７・Ｉ）　Ｉ　Ｐ
、　Ｃ）中間し・−ルを形成する機能を省略する、〕と
がてきるものである。また、電流切り換え回路の具体的
Ｕ路構成は、種々の実施形態を採る１七ができるもので
ある。さらに、書込回路ＷＡは、２値（ロウレベルとＶ
ｒｅｆｃ）により書込み動作を行うものであってもよい
。

そして、バイポーラ型ＲＡＭを構成する他の周辺回路の
置体的回路構成も、種々の実施形態をとることができる
ものである。

〔利用分野〕

、二の発明は、バイポーラ型ＲＡＭに広く適用すること
ができるものである。

【図面の簡単な説明】

第１図は、本願発明に先立って考えた書込み回路の一例
を示す回路図、第２図は、この発明の一実施例を示す回路図である。ＸＡＢＯないしＸＡＢｋ・・Ｘア１ルスバッファ、ＹＡ
ＢＯないしＹＡＢ　１・・Ｙアドレスバッファ、ＳＡ・
・センスアンプ、ＷＡ・・書込回路。ＤＯＢ・・データ出力バンファ、ＤＩＢ・・テータ入カ
バソファ、Ｃ０ＮＴ・・制御回路、　Ｘ−ＤＣＲ・・Ｘ
アドレスデコーダ、Ｙ−ＤＣＲ・・Ｙアドレスデコーダ

Claims

【特許請求の範囲】１、一対のデータ線にエミッタがそれぞれ接続されたセ
ンスゲートを構成する一対のトランジスタのベースに書
込み信号をそれぞれ供給するエミッタフォロワ出力トラ
ンジスタと、データ人力バッファからの書込みデータ信
号に従って上記出力トランジスタのエミッタに択一的な
定電流を流す電流切り換え回路とを含む書込回路を具備
することを特徴とするバイポーラ型ＲＡＭ。２、上記バイポーラ型ＲＡＭは、複数ビットのデータを
並列的に書込み及び読み出しを行うものであることを特
徴とする特許請求の範囲第１項記載のバイポーラ型ＲＡ
Ｍ。３、上記書込回路は、３値書込み方式により書込み信号
を形成するものであることを特徴とする特許請求の範囲
第１又は第２項記載のバイポーラ型ＲＡＭ、。