JPS61278098A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS61278098A JPS61278098A JP60120193A JP12019385A JPS61278098A JP S61278098 A JPS61278098 A JP S61278098A JP 60120193 A JP60120193 A JP 60120193A JP 12019385 A JP12019385 A JP 12019385A JP S61278098 A JPS61278098 A JP S61278098A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
多量のランダムなデータの書込み、読出しを高速に行う
ＳＲＡＭで、データ入力回路、書込み制御回路、ビット
線信号のレベル変換回路にバイポーラトランジスタを用
いることを特徴とし、その目的はメモリセルへの書込み
、読出しを小振幅信号で行うことにより、さらには、大
きな負荷容量を駆動する回路に電流駆動力の大きいバイ
ポーラトランジスタを用いることにより、高速なスタテ
ィックＲＡＭを構成することをねらった同一基板上にＭ
ＯＳトランジスタとバイポーラトランジスタを集積化し
たＭＯＳ・バイポーラ複合回路を用いたＥＣＬコンパチ
ブルＳＲＡＭ０ 〔従来の技術〕 マトリクス状に配置されたメモリセルに、高速にデータ
を書込み、読出す従来のＭＯＳ ＳＲＡＭ の実施例を
第５図に示す。第３図のＭＯＳ ＳＲＡＭは、 アドレ
スバッファ・デコーダ回路１．メモリセルアレイ２．ビ
ット線プルアップ回路３．書込み制御回路４．ビット線
信号のレベルシフト回路５．データ線プルアップ回路６
．データ入力回路７．センスアンプ８．出力バッファ回
路９が同一基板上に集積化されている。電源電圧は、高
電位電源Ｖｃｃ ” ＯＶ 、低電位電源１１ｖ ＝
−５，２Ｖである。アドレスバッファ・デコーダ回路１
は、ＥＣＬ入力信号（高レベル−０，８Ｖ、低レベル−
１，６Ｖ）Ａ、〜ＡｋをＭＯＳレベル（高レベルＯＶ、
低レベル−５，２Ｔ’）Ｋ変換１゜て、行選択信号（ワ
ード線選択信号） ＷＬ、〜ＷＬｒｂと列選択信号（ビ
ット線選択信号）ＣＩ−Ｃ飢を発生して、メモリセルの
番地を指定する回路である。
ＳＲＡＭで、データ入力回路、書込み制御回路、ビット
線信号のレベル変換回路にバイポーラトランジスタを用
いることを特徴とし、その目的はメモリセルへの書込み
、読出しを小振幅信号で行うことにより、さらには、大
きな負荷容量を駆動する回路に電流駆動力の大きいバイ
ポーラトランジスタを用いることにより、高速なスタテ
ィックＲＡＭを構成することをねらった同一基板上にＭ
ＯＳトランジスタとバイポーラトランジスタを集積化し
たＭＯＳ・バイポーラ複合回路を用いたＥＣＬコンパチ
ブルＳＲＡＭ０ 〔従来の技術〕 マトリクス状に配置されたメモリセルに、高速にデータ
を書込み、読出す従来のＭＯＳ ＳＲＡＭ の実施例を
第５図に示す。第３図のＭＯＳ ＳＲＡＭは、 アドレ
スバッファ・デコーダ回路１．メモリセルアレイ２．ビ
ット線プルアップ回路３．書込み制御回路４．ビット線
信号のレベルシフト回路５．データ線プルアップ回路６
．データ入力回路７．センスアンプ８．出力バッファ回
路９が同一基板上に集積化されている。電源電圧は、高
電位電源Ｖｃｃ ” ＯＶ 、低電位電源１１ｖ ＝
−５，２Ｖである。アドレスバッファ・デコーダ回路１
は、ＥＣＬ入力信号（高レベル−０，８Ｖ、低レベル−
１，６Ｖ）Ａ、〜ＡｋをＭＯＳレベル（高レベルＯＶ、
低レベル−５，２Ｔ’）Ｋ変換１゜て、行選択信号（ワ
ード線選択信号） ＷＬ、〜ＷＬｒｂと列選択信号（ビ
ット線選択信号）ＣＩ−Ｃ飢を発生して、メモリセルの
番地を指定する回路である。
メモリセルアレイ２は、メモリセルがマトリクス状（ｎ
行ｍ列）に配置されておシ、アドレスバッファ・デコー
ダ回路１で指定されたメモリセルに入力データが保持さ
れる。メモリセルは、第４図に示すように２個の負荷４
１．４２と４個のＭＯＳ ）ランジスタＴＩＯ＋ Ｔｌ
ｌ ｒ ＴＩ２ ｒ ＴＩ３ からなるフリップフロ
ップ回路で構成されておシ、負荷４１．４２としては抵
抗わるいはゲートが同一側の駆動トランジスタのゲート
に接続されたｐチャネル７１１０Ｓ）ランジスタで構成
される。ビット線プルアップ回路３は、データの読出し
時にメモリセルの出力レベルを決定する回路であｌ）、
ＭＯＳトランジスタＴ、 、 Ｔ、で構成され（ここで
は、第１列について説明する。）、そのソースは高電位
電源Ｖ。０に接続され、そのドレインはそれぞれビット
線対に接続され、そのゲートには低電位電源Ｖ□が接続
されている。書込み制御回路４は、ビット線列を選択し
てメモリセルに入力データの書込みを行う回路であわ、
ＭＯＳトランジスタのトランスファゲートで構成される
。
行ｍ列）に配置されておシ、アドレスバッファ・デコー
ダ回路１で指定されたメモリセルに入力データが保持さ
れる。メモリセルは、第４図に示すように２個の負荷４
１．４２と４個のＭＯＳ ）ランジスタＴＩＯ＋ Ｔｌ
ｌ ｒ ＴＩ２ ｒ ＴＩ３ からなるフリップフロ
ップ回路で構成されておシ、負荷４１．４２としては抵
抗わるいはゲートが同一側の駆動トランジスタのゲート
に接続されたｐチャネル７１１０Ｓ）ランジスタで構成
される。ビット線プルアップ回路３は、データの読出し
時にメモリセルの出力レベルを決定する回路であｌ）、
ＭＯＳトランジスタＴ、 、 Ｔ、で構成され（ここで
は、第１列について説明する。）、そのソースは高電位
電源Ｖ。０に接続され、そのドレインはそれぞれビット
線対に接続され、そのゲートには低電位電源Ｖ□が接続
されている。書込み制御回路４は、ビット線列を選択し
てメモリセルに入力データの書込みを行う回路であわ、
ＭＯＳトランジスタのトランスファゲートで構成される
。
ＭＯＳ ）ランジスタＴｓ、 Ｔ番はトランスフナゲー
トであす、ＭＯＳトランジスタＴ、 、 Ｔ、のドレイ
ンは、それぞれビット線対に接続され、そのソースはデ
ータ入力対り、ユ、更ｉに接続され、各ゲートには、列
選択信号と外部書込み制御信号とのＡＮＤ論理をとった
書込み制御信号ＷＥ、が入力される。ビット線信号のレ
ベルシフト回路５とデータ線プルアップ回路６は、デー
タの読出し時に後段のセンスアンプ回路８を高速に動作
させるために、ビット線信号をレベルシフトする回路で
ある。ビット線信号のレベルシフト回路５は、ＭＯＳト
ランジスタＴ、。
トであす、ＭＯＳトランジスタＴ、 、 Ｔ、のドレイ
ンは、それぞれビット線対に接続され、そのソースはデ
ータ入力対り、ユ、更ｉに接続され、各ゲートには、列
選択信号と外部書込み制御信号とのＡＮＤ論理をとった
書込み制御信号ＷＥ、が入力される。ビット線信号のレ
ベルシフト回路５とデータ線プルアップ回路６は、デー
タの読出し時に後段のセンスアンプ回路８を高速に動作
させるために、ビット線信号をレベルシフトする回路で
ある。ビット線信号のレベルシフト回路５は、ＭＯＳト
ランジスタＴ、。
Ｔ６． Ｔ、で構成され、ＭＯＳ ）ランジスタＴ、
、 Ｔ６のドレインは、それぞれデータ線対に接続され
、ＭＯＳトランジスタＴ、 、 Ｔ６のゲートは、それ
ぞれビット線対に接続され、ＭＯＳトランジスタＴ、
、 Ｔ６のソースはＭＯＳトランジスタＴｑのドレイン
に接続されている。また、ＭＯＳトランジスタＴ７のソ
ースは、低電位電源”ＩＩｇに接続されておシ、そのゲ
ートには列選択信号ＣＩが入力される。データ線プルア
ップ回路６は、ＭＯＳトランジスタＴ、 ’、 Ｔｏで
構成され、各ソースは高電位電源Ｖ。０に接続され、各
ドレインはデータ線対り、Ｄに接続され、各ゲートは低
電位電源ＶＲ８に接続されている。データ入力回路７は
、’ ＥＣＬレベルの外部データ入力Ｄ工、をＭＯＳレ
ヘレベ内部データ入力Ｄｉ、、、 Ｄｉ、に変換する回
路である。
、 Ｔ６のドレインは、それぞれデータ線対に接続され
、ＭＯＳトランジスタＴ、 、 Ｔ６のゲートは、それ
ぞれビット線対に接続され、ＭＯＳトランジスタＴ、
、 Ｔ６のソースはＭＯＳトランジスタＴｑのドレイン
に接続されている。また、ＭＯＳトランジスタＴ７のソ
ースは、低電位電源”ＩＩｇに接続されておシ、そのゲ
ートには列選択信号ＣＩが入力される。データ線プルア
ップ回路６は、ＭＯＳトランジスタＴ、 ’、 Ｔｏで
構成され、各ソースは高電位電源Ｖ。０に接続され、各
ドレインはデータ線対り、Ｄに接続され、各ゲートは低
電位電源ＶＲ８に接続されている。データ入力回路７は
、’ ＥＣＬレベルの外部データ入力Ｄ工、をＭＯＳレ
ヘレベ内部データ入力Ｄｉ、、、 Ｄｉ、に変換する回
路である。
上記のように、従来のＳＲＡＭはＭＯＳ ）ランジスタ
を用いて構成しているために、データの書込み時に、 （１）小振幅の入力データ信号を、データ入力回路で大
振幅に増幅してメモリセルに書込むため、大振幅に増幅
する分だけ遅延時間が増大する。
を用いて構成しているために、データの書込み時に、 （１）小振幅の入力データ信号を、データ入力回路で大
振幅に増幅してメモリセルに書込むため、大振幅に増幅
する分だけ遅延時間が増大する。
（２）書込み制御回路にトランスファゲートを用いるた
め、ビット線の負荷容量に依存して遅延時間が増大する
。
め、ビット線の負荷容量に依存して遅延時間が増大する
。
データの読出し時に、
（３） ビット線の信号レベルをＭＯｆ； ）ランジ
スタで構成した差動増幅回路でレベルシフトするため、
データ線の負荷容量に依存して遅延時間が増大する。
スタで構成した差動増幅回路でレベルシフトするため、
データ線の負荷容量に依存して遅延時間が増大する。
等の欠点があった。
本発明は従来の欠点を除去するため、メモリ回路の各列
を、列選択時に第１の電源でビット線を駆動し、列非選
択時に第２の電源でビット線を駆動するプルアップ回路
、メモリセル、データの読出し時にビット線信号をレベ
ルシフトするレベル変換回路、データの読出し時にビッ
ト線信号の低レベルを第２の電源レベルにレベルシフト
する読出し加速回路、ビット線の電流切り換えによりメ
モリセルにデータの書込みを行う書込み制御回路、およ
び外部データ信号を相補信号に変換してレベルシフトを
行うデータ入力回路で構成したことを特徴とする。
を、列選択時に第１の電源でビット線を駆動し、列非選
択時に第２の電源でビット線を駆動するプルアップ回路
、メモリセル、データの読出し時にビット線信号をレベ
ルシフトするレベル変換回路、データの読出し時にビッ
ト線信号の低レベルを第２の電源レベルにレベルシフト
する読出し加速回路、ビット線の電流切り換えによりメ
モリセルにデータの書込みを行う書込み制御回路、およ
び外部データ信号を相補信号に変換してレベルシフトを
行うデータ入力回路で構成したことを特徴とする。
本発明は、データ入力回路、書込み制御回路。
ビット線信号のレベル変換回路にバイボ宕ラン。
ジスタを用い、メモリセルへの書込み、読出しを小振幅
信号で行うことにより、さらには、大きな負荷容量を駆
動する回路に電流駆動力の大きいバイボーラトランジス
タを用いることにより、高速なスタティックＲＡＭを構
成することができる。以下図面により説明する。
信号で行うことにより、さらには、大きな負荷容量を駆
動する回路に電流駆動力の大きいバイボーラトランジス
タを用いることにより、高速なスタティックＲＡＭを構
成することができる。以下図面により説明する。
第１図は本発明の実施例であって、１０はビット線プル
アップ回路、１１はビット線のレベル変換回路、１２は
読出し加速回路、１３は書込み制御回路、１４はデータ
入力回路である。 ここでは、第１列について説明する
。ビット線プルアップ回路１０は、ＭＯＳ ）ランジス
タＴＩ４ ｒ Ｔｌｆｆ ＋ Ｔｉ１ｌ ｒ Ｔｉ７で
構成され、ＭＯＳ ）ランジスタＴＩ６＋ Ｔｌｆｆの
ソースは、第１の電源Ｖ。＋ （−０’、８ Ｖ ）に
接続され、ＭＯＳ トランジスタＴ、６． Ｔ、り の
ドレインはビット線対とＭＯＳトランジスタＴＩ４ ＋
７’！５ のドレインに接続されている。
アップ回路、１１はビット線のレベル変換回路、１２は
読出し加速回路、１３は書込み制御回路、１４はデータ
入力回路である。 ここでは、第１列について説明する
。ビット線プルアップ回路１０は、ＭＯＳ ）ランジス
タＴＩ４ ｒ Ｔｌｆｆ ＋ Ｔｉ１ｌ ｒ Ｔｉ７で
構成され、ＭＯＳ ）ランジスタＴＩ６＋ Ｔｌｆｆの
ソースは、第１の電源Ｖ。＋ （−０’、８ Ｖ ）に
接続され、ＭＯＳ トランジスタＴ、６． Ｔ、り の
ドレインはビット線対とＭＯＳトランジスタＴＩ４ ＋
７’！５ のドレインに接続されている。
また、ＭＯＳトランジスタＴ□＋Ｔｌ１ｆ のソース
は、第２の電源Ｖ引（−１，６Ｖ ）に接続されてい名
。ＭＯＳトランジスタＴ□＋ Ｔｌｆｆ ｒ Ｔｊ’６
＋’ＴＩ”Ｆのゲートには、列選択信号Ｃ１が入力さ
れる。ビット線信号のレベル変換回路１１は、バイポー
ラトランジスタＱｔ 、 Ｑａで構成され、バイポーラ
トランジスタＱ＋ 、 Ｑ２のコレクタは第５の電源Ｖ
。ｏ（ＯＶ）に接続され、各ベースはビット線対ＢＬ
、ＢＬに接続され、エミッタはデータ線対り、Ｄに接続
されている。読出し加速回路１２は、バイポーラトラン
ジスタＱｓ 、 Ｑａで構成され、バイポーラトランジ
スタＱ３．Ｑ４のコレクタは第３の電源Ｖ。０（ＯＴ’
） に接続され、ベースには外部書込み信号の反転論
理をとった内部読出し信号ＲＥが入力され、各エミッタ
にはビット線対ＢＬ、ＢＬが接続されている。書込み制
御回路１３は、バイポーラトランジスタ（ｈ 、 Ｑａ
で構成され、バイポーラトランジスタＱ！ｌ 、 Ｑｓ
のコレクタはビット線対ＢＬ。
は、第２の電源Ｖ引（−１，６Ｖ ）に接続されてい名
。ＭＯＳトランジスタＴ□＋ Ｔｌｆｆ ｒ Ｔｊ’６
＋’ＴＩ”Ｆのゲートには、列選択信号Ｃ１が入力さ
れる。ビット線信号のレベル変換回路１１は、バイポー
ラトランジスタＱｔ 、 Ｑａで構成され、バイポーラ
トランジスタＱ＋ 、 Ｑ２のコレクタは第５の電源Ｖ
。ｏ（ＯＶ）に接続され、各ベースはビット線対ＢＬ
、ＢＬに接続され、エミッタはデータ線対り、Ｄに接続
されている。読出し加速回路１２は、バイポーラトラン
ジスタＱｓ 、 Ｑａで構成され、バイポーラトランジ
スタＱ３．Ｑ４のコレクタは第３の電源Ｖ。０（ＯＴ’
） に接続され、ベースには外部書込み信号の反転論
理をとった内部読出し信号ＲＥが入力され、各エミッタ
にはビット線対ＢＬ、ＢＬが接続されている。書込み制
御回路１３は、バイポーラトランジスタ（ｈ 、 Ｑａ
で構成され、バイポーラトランジスタＱ！ｌ 、 Ｑｓ
のコレクタはビット線対ＢＬ。
ＢＬに接続され、ベースには列選択信号と外部書込み信
号とのＡＮＤ論理をとった書込み信号ＷＥ、が入力され
、エミッタはデータ線対Ｄｉｎ、 Ｄ；に接続されてい
る。データ入力回路１４は、外部データ入力Ｄ□９を相
補信号に変換して、該信号をレベルシフトして内部デー
タ入力Ｄ６ｎｒ Ｄｉｎを発生する回路であり、相補信
号発生回路１５とレベルシフト回路で構成され、レベル
シフト回路は、バイポーラトランジスタＱ？、 直列
接続されたダイオード病〜Ｄ、、抵抗Ｒ８の直列接続と
、バイポーラトランジスタＱ８ ＋直列接続されたダイ
オードＤ、〜Ｄ８．抵抗Ｒ４の直列接続で構成される。
号とのＡＮＤ論理をとった書込み信号ＷＥ、が入力され
、エミッタはデータ線対Ｄｉｎ、 Ｄ；に接続されてい
る。データ入力回路１４は、外部データ入力Ｄ□９を相
補信号に変換して、該信号をレベルシフトして内部デー
タ入力Ｄ６ｎｒ Ｄｉｎを発生する回路であり、相補信
号発生回路１５とレベルシフト回路で構成され、レベル
シフト回路は、バイポーラトランジスタＱ？、 直列
接続されたダイオード病〜Ｄ、、抵抗Ｒ８の直列接続と
、バイポーラトランジスタＱ８ ＋直列接続されたダイ
オードＤ、〜Ｄ８．抵抗Ｒ４の直列接続で構成される。
バイポーラトランジスタＱｔ、ＱＢのコレクタは、第
３の電源Ｖ。０（ＯＶ）に接続され、抵抗Ｒ，、Ｒ，は
第４の電源Ｖｍｕ （−５，２７）に接続されている。
３の電源Ｖ。０（ＯＶ）に接続され、抵抗Ｒ，、Ｒ，は
第４の電源Ｖｍｕ （−５，２７）に接続されている。
第２図はプルアップ回路の第２の実施例であって、書込
み制御回路１３のバイポーラトランジスタＱ、、Ｑ６の
飽和を防ぐために、ＭＯＳトランジスタＴ２０１ Ｔ２
１ と並列にダイオードＤ０〜ＤＩ２ ｒ Ｚ）＋ｓ
〜Ｄ１６を接続した回路である。
み制御回路１３のバイポーラトランジスタＱ、、Ｑ６の
飽和を防ぐために、ＭＯＳトランジスタＴ２０１ Ｔ２
１ と並列にダイオードＤ０〜ＤＩ２ ｒ Ｚ）＋ｓ
〜Ｄ１６を接続した回路である。
第１図によυ本発明の動作説明を行う一８以下では、第
１列について動作説明を行う。
１列について動作説明を行う。
まず、書込み動作を説明する。
アドレスバッファ・デコーダ回路１により、データを書
込むメモリセルの番地が決定すると、書込み制御回路１
３に入力する書込み信号ＷＥ、 （約Ｄｉｎレベル）に
よって、バイポーラトランジスタＱＩＩ。
込むメモリセルの番地が決定すると、書込み制御回路１
３に入力する書込み信号ＷＥ、 （約Ｄｉｎレベル）に
よって、バイポーラトランジスタＱＩＩ。
Ｑ６のベース電圧が上昇する。このとき、バイポーラト
ランジスタＱσｒ ０６のベース電圧とエミッタ電圧（
内部データ入力Ｄｉｎ、Ｄｉｎ ）のどちらか一方の電
位差がバイポーラトランジスタのビルトイン電圧以上と
なるため、バイポーラトランジスタＯｆｆ。
ランジスタＱσｒ ０６のベース電圧とエミッタ電圧（
内部データ入力Ｄｉｎ、Ｄｉｎ ）のどちらか一方の電
位差がバイポーラトランジスタのビルトイン電圧以上と
なるため、バイポーラトランジスタＯｆｆ。
Ｑ６のいずれか一方が導通してビット線に大振幅信号（
高レベルｏｖ、低しベル約ＷＥルベル）が発生し、メモ
リセルへの書込みが可能になる。
高レベルｏｖ、低しベル約ＷＥルベル）が発生し、メモ
リセルへの書込みが可能になる。
つぎに、読出し動作を説明する。
アドレスバッファ・デコーダ回路１により、データを読
出すメモリセルの番地が決定すると、読出し加速回路１
２に読出し信号ＲＥ （−０，８Ｖ ） が入力され
るので、ビット線の信号レベルカー １．６Ｖｖｃ上昇
する。また、ビット線プルアップ回路１０に列選択信号
ＣＩが入力されるため、ＭＯＳトランジスタＴ１６＋
ＴＩ’Ｆによるプルアップ動作を開始し、選択されたセ
ルの低電位電源にビット線を通して電流が流れるため、
ビット線には高レベルの小振幅信号（高レベル−ｏ、ｓ
ｙ、低レベル−１，６Ｖ以上）が発生する。ビット線に
発生した小振幅信号は、ビット線のレベルシフトを行う
レベル変換回路１１と抵抗Ｒ，、Ｒ，によりバイポーラ
トランジスタＱｌ ＋Ｑ２のビルトイン電圧だけレベル
シフトされ、データ線にその信号が発生する。データ線
に発生した小振幅信号は、センスアンプ回路８とＥＣＬ
出力回路９を通して、ＥＣＬレベルが発生する。
出すメモリセルの番地が決定すると、読出し加速回路１
２に読出し信号ＲＥ （−０，８Ｖ ） が入力され
るので、ビット線の信号レベルカー １．６Ｖｖｃ上昇
する。また、ビット線プルアップ回路１０に列選択信号
ＣＩが入力されるため、ＭＯＳトランジスタＴ１６＋
ＴＩ’Ｆによるプルアップ動作を開始し、選択されたセ
ルの低電位電源にビット線を通して電流が流れるため、
ビット線には高レベルの小振幅信号（高レベル−ｏ、ｓ
ｙ、低レベル−１，６Ｖ以上）が発生する。ビット線に
発生した小振幅信号は、ビット線のレベルシフトを行う
レベル変換回路１１と抵抗Ｒ，、Ｒ，によりバイポーラ
トランジスタＱｌ ＋Ｑ２のビルトイン電圧だけレベル
シフトされ、データ線にその信号が発生する。データ線
に発生した小振幅信号は、センスアンプ回路８とＥＣＬ
出力回路９を通して、ＥＣＬレベルが発生する。
このとき、非選択列のメモリセルのビット線は、ビット
線プルアップ回路１０で−１，６Ｖ に固定されるので
、データ線には選択されたメモリセルの情報だけが現れ
る。
線プルアップ回路１０で−１，６Ｖ に固定されるので
、データ線には選択されたメモリセルの情報だけが現れ
る。
上記のように本発明のＳＲＡＭは、小振幅の外部データ
入力（ＥＣＬレベル）を大振幅（ＭＯＳレベル）の内部
データ入力に変換せずに、レベルジットするだけでメモ
リセルへの書込みが可能になるので、入力データの書込
みを高速に行うことができる。
入力（ＥＣＬレベル）を大振幅（ＭＯＳレベル）の内部
データ入力に変換せずに、レベルジットするだけでメモ
リセルへの書込みが可能になるので、入力データの書込
みを高速に行うことができる。
また、負荷容量が大きくなるビット線やデータ線をバイ
ポーラトランジスタで駆動するので、ＭＯＳトランジス
タに比べて高速化が可能となる。
ポーラトランジスタで駆動するので、ＭＯＳトランジス
タに比べて高速化が可能となる。
ｒｙｅｓの効牙υの口順声町二
以上説明したように本発明のＳＲＡＭは、小振幅（ＥＣ
Ｌレベル）の外部データ信号を大振幅（ＭＯＳレベル）
に増幅せずに、小振幅の入力信号のままメモリに書込む
ことができるので、書込み動作の高速化がはかれる。ま
だ、負荷容量の大きいビット線とデータ線をバイポーラ
トランジスタで駆動するため、従来のＭＯＳトランジス
タに比べて、高速化がはかれるという利点がある。
Ｌレベル）の外部データ信号を大振幅（ＭＯＳレベル）
に増幅せずに、小振幅の入力信号のままメモリに書込む
ことができるので、書込み動作の高速化がはかれる。ま
だ、負荷容量の大きいビット線とデータ線をバイポーラ
トランジスタで駆動するため、従来のＭＯＳトランジス
タに比べて、高速化がはかれるという利点がある。
第１図は本発明によるＭＯＳ ＳＲＡＭの実施例、第２
図は本発明によるプルアップ回路の第２の実施例、 第３−は従来のＭＯＳ ＳＲＡＭ 。 第４図は第３図のメモリセル形式を示したものである。 １ニアドレスバツフア・デコーダ回路 ２：メモリセルアレイ ３ニブルアップ回路（１） ４：書込み制御回路（１１ ５：ビット線のレベルシフト回路（１）６：データ線駆
動回路（１） ７：データ入力回路（１） ８；センスアンプ ９：出カバソファ回路 １０：ビット線プルアップ回路（２） １１：ビット線のレベル変換回路（２）１２：読出し加
速回路 １５：書込み制御回路（２） １４：データ入力回路（２） １５：相補信号発生回路 １６：プルアップ回路（３） ４１．４２ ：負荷 Ｔ１〜Ｔ２． ： ＭＯＳ ）ランジスタＱＩ−Ｑｓ
：バイボーラトランジスタＤ！〜Ｄ、６：ダイオード Ｒ，ＷＲ，：抵抗 Ｖｏ。＝第３の電源（ＯＶ） Ｖ８８：第４の電源（−５，２Ｖ） Ｖｏｌ：第１の電源（−０，８Ｖ） Ｖ８１：第２の電源（−１，６Ｖ） Ｃｉ （ｉ＝１．？ＦＬ） ：列選択信号ＷＥｉ（ｉ
＝１．ｍ） ：書込み信号 ＲＥ：読出し信号 Ａ１〜Ａｋニアドレス入力信号 Ｄ力性：外部データ入力信号 Ｄｉｎ、仄ｉ ：内部データ入力信号ＷＬ、〜ＷＬｋ
：行選択信号 ＢＬ、ＢＬ ：ビット線対 り、Ｄ ：データ線対 ＶＢＯ’センスアンプの出力 Ｖｏｙｒ ： ＥＣＬ出力 特許出願人 日本電信電話株式会社 代理人 弁理士 玉蟲久五部（外２名）、 匂〕）
図は本発明によるプルアップ回路の第２の実施例、 第３−は従来のＭＯＳ ＳＲＡＭ 。 第４図は第３図のメモリセル形式を示したものである。 １ニアドレスバツフア・デコーダ回路 ２：メモリセルアレイ ３ニブルアップ回路（１） ４：書込み制御回路（１１ ５：ビット線のレベルシフト回路（１）６：データ線駆
動回路（１） ７：データ入力回路（１） ８；センスアンプ ９：出カバソファ回路 １０：ビット線プルアップ回路（２） １１：ビット線のレベル変換回路（２）１２：読出し加
速回路 １５：書込み制御回路（２） １４：データ入力回路（２） １５：相補信号発生回路 １６：プルアップ回路（３） ４１．４２ ：負荷 Ｔ１〜Ｔ２． ： ＭＯＳ ）ランジスタＱＩ−Ｑｓ
：バイボーラトランジスタＤ！〜Ｄ、６：ダイオード Ｒ，ＷＲ，：抵抗 Ｖｏ。＝第３の電源（ＯＶ） Ｖ８８：第４の電源（−５，２Ｖ） Ｖｏｌ：第１の電源（−０，８Ｖ） Ｖ８１：第２の電源（−１，６Ｖ） Ｃｉ （ｉ＝１．？ＦＬ） ：列選択信号ＷＥｉ（ｉ
＝１．ｍ） ：書込み信号 ＲＥ：読出し信号 Ａ１〜Ａｋニアドレス入力信号 Ｄ力性：外部データ入力信号 Ｄｉｎ、仄ｉ ：内部データ入力信号ＷＬ、〜ＷＬｋ
：行選択信号 ＢＬ、ＢＬ ：ビット線対 り、Ｄ ：データ線対 ＶＢＯ’センスアンプの出力 Ｖｏｙｒ ： ＥＣＬ出力 特許出願人 日本電信電話株式会社 代理人 弁理士 玉蟲久五部（外２名）、 匂〕）
Claims (2)
- （１）マトリクス状に配置されたメモリセルにランダム
なデータの書込み、読出しを行うメモリ回路において、
前記メモリ回路の各列に、前記列選択時にビット線を第
１の電源により駆動し、列非選択時にビット線を第２の
電源により駆動するビット線プルアップ回路と、前記マ
トリクス状に配置される複数のメモリセルと、前記デー
タを読出すときビット線信号のレベルをシフトするビッ
ト線のレベル変換回路と、前記データを読出したとき前
記ビット線信号の低レベルを前記第２の電源レベルに上
昇する読出し加速回路と、前記メモリセルにデータを書
込むときビット線の電流を大振幅信号により電流切り換
えを行う書込み制御回路と、外部データ入力信号を相補
信号に変換しレベルシフトを行い内部データ入力相補信
号を発生するデータ入力回路と、を備えてなるメモリ回
路。 - （２）前記ビット線プルアップ回路は、第１、第２、第
３、第４の電界効果トランジスタにより構成し、該第１
、第２の電界効果トランジスタのソースを第１の電源に
接続し、該第１、第２の電界効果トランジスタのドレイ
ンをそれぞれ該第３、第４の電界効果トランジスタのド
レインとビット線対に接続し、該第３、第４の電界効果
トランジスタのソースを前記第２の電源に接続し、該第
１、第２、第３、第４の電界効果トランジスタのゲート
に列選択信号を入力してなり、前記データ入力回路は、
相補信号発生回路とレベルシフト回路により構成し、該
レベルシフト回路は、第１のバイポーラトランジスタと
直列接続された複数のダイオードと第１の抵抗の直列回
路と、第２のバイポーラトランジスタと直列接続された
複数のダイオードと第２の抵抗の直列回路とを並列接続
して構成し、該第１および第２のバイポーラトランジス
タと直列接続された複数のダイオードのカソード側をそ
れぞれ相補信号の出力端子とし、該相補信号回路は、外
部データを入力し、相補信号の２出力をそれぞれ該レベ
ルシフト回路の第１および第２のバイポーラトランジス
タのベースに入力してなり、前記書込制御回路は、第３
、第４のバイポーラトランジスタにより構成し、該第３
、第４のバイポーラトランジスタのコレクタをビット線
対に接続し、該第３、第４のバイポーラトランジスタの
ベースに書込み信号を入力し、該第３、第４のバイポー
ラトランジスタのエミッタにそれぞれデータ入力対を接
続してなり、前記ビット線のレベル変換回路は、第５、
第６のバイポーラトランジスタにより構成し、該第５、
第６のバイポーラトランジスタのコレクタを第５の電源
に接続し、該第５、第６のバイポーラトランジスタのベ
ースにビット線対を接続し、 該第５、第６のバイポーラトランジスタのエミッタをデ
ータ線対に接続してなり、前記読出し加速回路は、第７
、第８のバイポーラトランジスタにより構成し、該第７
、第８のバイポーラトランジスタのコレクタを該第３の
電源に接続し、該第７、第８のバイポーラトランジスタ
のベースに高レベルが前記第２の電源レベルとなる読出
し信号を入力し、該第７、第８のバイポーラトランジス
タのエミッタをビット線対に接続してなることを特徴と
する特許請求の範囲第１項記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60120193A JP2532831B2 (ja) | 1985-06-03 | 1985-06-03 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60120193A JP2532831B2 (ja) | 1985-06-03 | 1985-06-03 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61278098A true JPS61278098A (ja) | 1986-12-08 |
| JP2532831B2 JP2532831B2 (ja) | 1996-09-11 |
Family
ID=14780211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60120193A Expired - Lifetime JP2532831B2 (ja) | 1985-06-03 | 1985-06-03 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2532831B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1985
- 1985-06-03 JP JP60120193A patent/JP2532831B2/ja not_active Expired - Lifetime
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| EP0628966A3 (en) * | 1993-06-10 | 1995-02-15 | Fujitsu Ltd | Semiconductor memory device. |
| US5475639A (en) * | 1993-06-10 | 1995-12-12 | Fujitsu Limited | Semiconductor memory device with improved speed for reading data |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2532831B2 (ja) | 1996-09-11 |
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