JP2849855B2 - メモリ回路 - Google Patents
メモリ回路Info
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- JP2849855B2 JP2849855B2 JP2092332A JP9233290A JP2849855B2 JP 2849855 B2 JP2849855 B2 JP 2849855B2 JP 2092332 A JP2092332 A JP 2092332A JP 9233290 A JP9233290 A JP 9233290A JP 2849855 B2 JP2849855 B2 JP 2849855B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタとMOSトランジス
タの複合回路を用いて構成したメモリ回路に関し、特
に、小振幅のデータ入力信号をMOSメモリセルに高速に
書き込むマルチプレクサ回路に関するものである。
タの複合回路を用いて構成したメモリ回路に関し、特
に、小振幅のデータ入力信号をMOSメモリセルに高速に
書き込むマルチプレクサ回路に関するものである。
ECLレベルのデータ入力信号をMOSメモリセルに書き込
む従来の制御回路を第７図に示す。これは、例えば文献
「電子情報通信学会誌72巻２号、197〜208号、1988年２
月」に記載されている。従来回路では、ECLレベルの入
力信号は周辺回路PHでMOSレベルに変換され、共通デー
タ入力信号腺L1はMOSレベルで駆動されている。なお、
１はトランスファ回路、CAはセルアレイ、BL,▲▼
はビット線、PH1はレベル変換回路、PH2はバッファ回路
を示す。また、Ｃはコラム選択信号、Dinはデータ入力
信号である。第７図で、列選択はトランスファ回路１に
より行なわれる。選択されたメモリセルのビット線に
は、トランスファ回路１を通してデータ入力信号が生
じ、セルの書込みが行なわれる。
む従来の制御回路を第７図に示す。これは、例えば文献
「電子情報通信学会誌72巻２号、197〜208号、1988年２
月」に記載されている。従来回路では、ECLレベルの入
力信号は周辺回路PHでMOSレベルに変換され、共通デー
タ入力信号腺L1はMOSレベルで駆動されている。なお、
１はトランスファ回路、CAはセルアレイ、BL,▲▼
はビット線、PH1はレベル変換回路、PH2はバッファ回路
を示す。また、Ｃはコラム選択信号、Dinはデータ入力
信号である。第７図で、列選択はトランスファ回路１に
より行なわれる。選択されたメモリセルのビット線に
は、トランスファ回路１を通してデータ入力信号が生
じ、セルの書込みが行なわれる。
上記の回路構成でセルの書込み時間を更に削減するた
めに、トランスファ回路のトランジスタのゲート幅を大
きくすると、あるいは第８図に示すようにセルアレイを
サブ・ブロックに分割すると、 （ｉ）共通データ入力信号線の負荷容量の増加による遅
延時間の増大 （ii）トランジスタ回路の多段接続による遅延時間の増
大 という問題があった。なお、第８図において、JCAは第
ｊブロック・セルアレイ、１は第１のトランスファ回
路、２は第２のトランスファ回路、Laはデータ入力信号
と書込み信号の論理積信号を伝送する主データ入力信号
線、Lbはデータ入力信号と書込み信号とブロック選択信
号の論理積信号を伝送する副データ入力信号線である。
また、C1（Ｍ）,C2（Ｍ）〜Ci（Ｍ）はコラム選択信
号、Bj（Ｍ）はブロック選択信号である。
めに、トランスファ回路のトランジスタのゲート幅を大
きくすると、あるいは第８図に示すようにセルアレイを
サブ・ブロックに分割すると、 （ｉ）共通データ入力信号線の負荷容量の増加による遅
延時間の増大 （ii）トランジスタ回路の多段接続による遅延時間の増
大 という問題があった。なお、第８図において、JCAは第
ｊブロック・セルアレイ、１は第１のトランスファ回
路、２は第２のトランスファ回路、Laはデータ入力信号
と書込み信号の論理積信号を伝送する主データ入力信号
線、Lbはデータ入力信号と書込み信号とブロック選択信
号の論理積信号を伝送する副データ入力信号線である。
また、C1（Ｍ）,C2（Ｍ）〜Ci（Ｍ）はコラム選択信
号、Bj（Ｍ）はブロック選択信号である。
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、データ入力信号線上の信号の
小振幅化による高速化、および高駆動力MOSインバータ
による書込み動作の高速化にある。
その目的とするところは、データ入力信号線上の信号の
小振幅化による高速化、および高駆動力MOSインバータ
による書込み動作の高速化にある。
このような課題を解決するために本発明は、書込み制
御回路をバイポーラ電流切換え回路とMOSインバータ回
路で構成し、書込み制御回路を各ビット線対毎あるいは
共通ビット線対毎に接続するようにしたものである。
御回路をバイポーラ電流切換え回路とMOSインバータ回
路で構成し、書込み制御回路を各ビット線対毎あるいは
共通ビット線対毎に接続するようにしたものである。
本発明によるメモリ回路においては、各ビット線はト
ランスファ回路を介さずに駆動力の大きいMOSインバー
タで駆動される。
ランスファ回路を介さずに駆動力の大きいMOSインバー
タで駆動される。
第１図に、本発明によるメモリ回路の一実施例を示
す。書込み制御回路３は、バイポーラ電流切換え回路４
と２段のCMOSインバータ3a,3bで構成される。書込み制
御回路３は各ビット線対に配置され、小振幅コラム選択
信号Ck（Ｂ）とデータ入力信号Dinを入力信号とし、各
ビット線にMOSレベルの信号を発生している。
す。書込み制御回路３は、バイポーラ電流切換え回路４
と２段のCMOSインバータ3a,3bで構成される。書込み制
御回路３は各ビット線対に配置され、小振幅コラム選択
信号Ck（Ｂ）とデータ入力信号Dinを入力信号とし、各
ビット線にMOSレベルの信号を発生している。
第２図はバイポーラ電流切換え回路の実施例を示す回
路図で、３段構成のシリーズ・ゲート回路で実現したも
のである。シリーズ・ゲート回路の第１ゲートおよび第
２ゲートには、それぞれ、小振幅相補入力データ信号Di
nとコラム選択信号Ck（Ｂ）を入力する。また、第３ゲ
ートはセルアレイ以外の共通ゲートであって、書込み信
号WE,WEを入力する。
路図で、３段構成のシリーズ・ゲート回路で実現したも
のである。シリーズ・ゲート回路の第１ゲートおよび第
２ゲートには、それぞれ、小振幅相補入力データ信号Di
nとコラム選択信号Ck（Ｂ）を入力する。また、第３ゲ
ートはセルアレイ以外の共通ゲートであって、書込み信
号WE,WEを入力する。
第１図，第２図を用いて本実施例の動作説明を行な
う。まず、書込み信号WEおよびコラム選択信号CK（Ｂ）
が選択された場合を説明する。上記の信号が選択される
と、シリーズ・ゲート回路の第2,第３ゲートを構成する
バイポーラトランジスタQ3,Q4に電流パスができる。ま
た、第１ゲートを構成するバイポーラトランジスタQ1,Q
2のベースには相補信号が入力されるため、どちらか一
方のトランジスタに電流パスができる。このため、シリ
ーズ・ゲート回路の負荷抵抗R1を調整すれば、MOSレベ
ルの相補信号（Vk,▲▼）を発生できる。MOSレベル
の相補信号は、第１のCMOSインバータ3aおよび駆動力の
大きい第２のCMOSインバータ3bによりビット線を高速に
駆動できる。
う。まず、書込み信号WEおよびコラム選択信号CK（Ｂ）
が選択された場合を説明する。上記の信号が選択される
と、シリーズ・ゲート回路の第2,第３ゲートを構成する
バイポーラトランジスタQ3,Q4に電流パスができる。ま
た、第１ゲートを構成するバイポーラトランジスタQ1,Q
2のベースには相補信号が入力されるため、どちらか一
方のトランジスタに電流パスができる。このため、シリ
ーズ・ゲート回路の負荷抵抗R1を調整すれば、MOSレベ
ルの相補信号（Vk,▲▼）を発生できる。MOSレベル
の相補信号は、第１のCMOSインバータ3aおよび駆動力の
大きい第２のCMOSインバータ3bによりビット線を高速に
駆動できる。
書込み信号WEあるいはコラム選択信号Ck（Ｂ）のどち
らか一方が非選択状態になると、シリーズ・ゲート回路
の第2,第３ゲートに電流パスができなくなるため、その
出力は高レベルとなり、ビット線はプルアップ状態（読
出し状態）になる。
らか一方が非選択状態になると、シリーズ・ゲート回路
の第2,第３ゲートに電流パスができなくなるため、その
出力は高レベルとなり、ビット線はプルアップ状態（読
出し状態）になる。
第３図は、バイポーラ電流切換え回路の第２の実施例
であって、２段構成のシリーズ・ゲート回路で実現した
ものである。シリーズ・ゲート回路の第１ゲートには小
振幅コラム選択信号Ck（Ｂ）、またセルアレイ以外の共
通ゲートには小振幅相補入力データ信号Dinを入力す
る。このとき、入力データ信号Dinの信号レベルは、そ
の中間レベルがコラム選択信号Ck（Ｂ）の高レベルに一
致するように信号レベルを設定する。シリーズ・ゲート
回路の第２ゲートは、セルアレイ以外の共通ゲートと
し、書込み信号WE,▲▼を入力する。
であって、２段構成のシリーズ・ゲート回路で実現した
ものである。シリーズ・ゲート回路の第１ゲートには小
振幅コラム選択信号Ck（Ｂ）、またセルアレイ以外の共
通ゲートには小振幅相補入力データ信号Dinを入力す
る。このとき、入力データ信号Dinの信号レベルは、そ
の中間レベルがコラム選択信号Ck（Ｂ）の高レベルに一
致するように信号レベルを設定する。シリーズ・ゲート
回路の第２ゲートは、セルアレイ以外の共通ゲートと
し、書込み信号WE,▲▼を入力する。
第３図の回路構成も第１の実施例と同様、コラム選択
信号と書込み信号が選択されたときのみMOSレベルの相
補出力（Vk,▲▼）を発生している。
信号と書込み信号が選択されたときのみMOSレベルの相
補出力（Vk,▲▼）を発生している。
第４図は、本発明の第２の実施例を示す回路図であっ
て、書込み制御回路３を共通ビット線L2に配置した場合
の例を示す。L1は共通データ入力信号線であり、nCAは
第ｎブロック・セルアレイを示す。
て、書込み制御回路３を共通ビット線L2に配置した場合
の例を示す。L1は共通データ入力信号線であり、nCAは
第ｎブロック・セルアレイを示す。
コラム選択回路６はバイポーラ差動増幅回路とトラン
スファゲートで構成され、MOSトランジスタM1,M2から成
るトランスファ回路の直前でバイポーラ小振幅信号をMO
Sレベルに増幅することによりコラム選択を行なう。
スファゲートで構成され、MOSトランジスタM1,M2から成
るトランスファ回路の直前でバイポーラ小振幅信号をMO
Sレベルに増幅することによりコラム選択を行なう。
書込み制御回路３は、第１の実施例と同様、ブロック
選択とデータ入力信号の増幅を行なう。
選択とデータ入力信号の増幅を行なう。
第４図の回路構成を用いると、第８図に示す従来回路
構成に比べて、 （ｉ）CMOSインバータによりM1,M2のトランスファ回路
を駆動するので、遅延時間を削減できる。
構成に比べて、 （ｉ）CMOSインバータによりM1,M2のトランスファ回路
を駆動するので、遅延時間を削減できる。
（ii）コラム選択回路６の入力が小振幅のため高速化で
きる。
きる。
という利点がある。なお、Bn（Ｂ）はブロック選択信
号、C1（Ｂ）,C2（Ｂ），〜,Cm（Ｂ）なコラム選択信号
である。
号、C1（Ｂ）,C2（Ｂ），〜,Cm（Ｂ）なコラム選択信号
である。
第５図はバイポーラ電流切換え回路の第３の実施例を
示す回路図で、２段構成のシリーズ・ゲート回路5Aと１
段構成のシリーズ・ゲート回路5Bで実現した回路であ
る。
示す回路図で、２段構成のシリーズ・ゲート回路5Aと１
段構成のシリーズ・ゲート回路5Bで実現した回路であ
る。
シリーズ・ゲート回路5Aは、第１ゲートに入力データ
信号Din、第２ゲートにブロック選択信号Bn（Ｂ）と書
込み信号WEの論理積信号を入力することにより、相補出
力（V2,▲▼）を発生している。
信号Din、第２ゲートにブロック選択信号Bn（Ｂ）と書
込み信号WEの論理積信号を入力することにより、相補出
力（V2,▲▼）を発生している。
シリーズ・ゲート回路5Bは、第１ゲートにブロック選
択信号Bn（Ｂ）を入力し、シリーズ・ゲート回路5Aの出
力を負荷抵抗R3と並列に接続したバイポーラトランジス
タQ6,Q7のベースに入力することにより、各エミッタか
ら出力（V1,▲▼）を発生している。
択信号Bn（Ｂ）を入力し、シリーズ・ゲート回路5Aの出
力を負荷抵抗R3と並列に接続したバイポーラトランジス
タQ6,Q7のベースに入力することにより、各エミッタか
ら出力（V1,▲▼）を発生している。
次に、第５図の回路の動作説明を行なう。まず、ブロ
ック選択信号Bn（Ｂ）と書込み信号WEが選択された場合
について説明する。シリーズ・ゲート回路5Aでは、第１
の実施例と同様、MOSレベルの相補信号（V2,▲▼）
が発生する。また、シリーズ・ゲート回路5Bでも、選択
状態となるため、MOSレベルの相補信号（V1,▲▼）
が発生する。
ック選択信号Bn（Ｂ）と書込み信号WEが選択された場合
について説明する。シリーズ・ゲート回路5Aでは、第１
の実施例と同様、MOSレベルの相補信号（V2,▲▼）
が発生する。また、シリーズ・ゲート回路5Bでも、選択
状態となるため、MOSレベルの相補信号（V1,▲▼）
が発生する。
書込み信号WEが非選択となると、シリーズ・ゲート回
路5Aの出力（V2,▲▼）はどちらも高レベルとなる
ため、シリーズ・ゲート回路5Bの出力は、バイポーラト
ランジスタQ6,Q7によりクランプされ、その信号振幅は
0.8Vとなる。バイポーラ電流切換え回路の後部には、第
４図に示すように、CMOSインバータが接続されるため、
その論理しきい値を−0.8V以下に設定すれば、そのビッ
ト線対は非選択（読出し）状態となる。本回路構成は、
シリーズ・ゲート回路２段で実現できるので、電流電圧
が低下した場合に有効となる。
路5Aの出力（V2,▲▼）はどちらも高レベルとなる
ため、シリーズ・ゲート回路5Bの出力は、バイポーラト
ランジスタQ6,Q7によりクランプされ、その信号振幅は
0.8Vとなる。バイポーラ電流切換え回路の後部には、第
４図に示すように、CMOSインバータが接続されるため、
その論理しきい値を−0.8V以下に設定すれば、そのビッ
ト線対は非選択（読出し）状態となる。本回路構成は、
シリーズ・ゲート回路２段で実現できるので、電流電圧
が低下した場合に有効となる。
0.8μmBiCMOSプロセスで本書込み制御回路を実現した
場合の効果を第６図に示す。○は従来回路、●は本書込
み制御回路の場合を示す。従来回路では、ビット線容量
が大きくなるとともにトランジスタ回路での遅延時間が
増大するため、書込み遅延時間の負荷容量依存性は大き
い。一方、本書込み制御回路では、ビット線を直接CMOS
インバータで駆動できるため、書込み遅延時間の負荷容
量依存性は小さい。ビット線の負荷容量が3pFの場合に
は、本書込み制御回路を用いることにより、書込み遅延
時間を従来回路に比べて約60％削減できる。
場合の効果を第６図に示す。○は従来回路、●は本書込
み制御回路の場合を示す。従来回路では、ビット線容量
が大きくなるとともにトランジスタ回路での遅延時間が
増大するため、書込み遅延時間の負荷容量依存性は大き
い。一方、本書込み制御回路では、ビット線を直接CMOS
インバータで駆動できるため、書込み遅延時間の負荷容
量依存性は小さい。ビット線の負荷容量が3pFの場合に
は、本書込み制御回路を用いることにより、書込み遅延
時間を従来回路に比べて約60％削減できる。
以上説明したように本発明は、書込み制御回路をバイ
ポーラ電流切換え回路とMOSインバータ回路で構成し、
書込み制御回路を各ビット線対毎あるいは共通ビット線
対毎に接続したことにより、各ビット線をトランジスタ
回路を介さずに駆動力の大きいMOSインバータで駆動で
きるので、メモリセルの書込み時間を削減できる。ま
た、メモリセルのビット線直前まで小振幅信号で駆動で
きるので、高速化が図れる利点がある。
ポーラ電流切換え回路とMOSインバータ回路で構成し、
書込み制御回路を各ビット線対毎あるいは共通ビット線
対毎に接続したことにより、各ビット線をトランジスタ
回路を介さずに駆動力の大きいMOSインバータで駆動で
きるので、メモリセルの書込み時間を削減できる。ま
た、メモリセルのビット線直前まで小振幅信号で駆動で
きるので、高速化が図れる利点がある。
第１図は本発明の第１の実施例を示す回路図、第２図，
第３図はバイポーラ電流切換え回路の実施例を示す断面
図、第４図は本発明の第２の実施例を示す回路図、第５
図はバイポーラ電流切換え回路の実施例を示す回路図、
第６図は本発明による書込み制御回路の効果を示すグラ
フ、第７図，第８図は従来のメモリ回路および書込み制
御回路を示す回路図である。 ３……書込み制御回路、3a、3b……CMOSインバータ、４
……バイポーラ電流切換え回路、BLk,BLk……ビット
線、L1……共通データ入力信号線。
第３図はバイポーラ電流切換え回路の実施例を示す断面
図、第４図は本発明の第２の実施例を示す回路図、第５
図はバイポーラ電流切換え回路の実施例を示す回路図、
第６図は本発明による書込み制御回路の効果を示すグラ
フ、第７図，第８図は従来のメモリ回路および書込み制
御回路を示す回路図である。 ３……書込み制御回路、3a、3b……CMOSインバータ、４
……バイポーラ電流切換え回路、BLk,BLk……ビット
線、L1……共通データ入力信号線。
Claims (1)
- 【請求項１】MOSメモリセルにECLレベルのデータ入力信
号を書き込むメモリ回路において、書込み制御回路をバ
イポーラ電流切換え回路とMOSインバータ回路で構成
し、前記書込み制御回路を各ビット線対毎あるいは共通
ビット線対毎に接続したことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2092332A JP2849855B2 (ja) | 1990-04-09 | 1990-04-09 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2092332A JP2849855B2 (ja) | 1990-04-09 | 1990-04-09 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03290896A JPH03290896A (ja) | 1991-12-20 |
| JP2849855B2 true JP2849855B2 (ja) | 1999-01-27 |
Family
ID=14051439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2092332A Expired - Fee Related JP2849855B2 (ja) | 1990-04-09 | 1990-04-09 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2849855B2 (ja) |
-
1990
- 1990-04-09 JP JP2092332A patent/JP2849855B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03290896A (ja) | 1991-12-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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|
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